CN101036131B - 支持时间上多路复用的纠错编码的存储器事务猝发操作和存储器组件 - Google Patents
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Abstract
各实施例中包括用于存储器系统和存储器模块的方法和装置。在示例性系统中，纠错编码(ECC)数据在猝发模式传输中在同一总线线路上与用户数据在时间上多路复用，使得不需要单独的芯片和数据线来支持ECC。模块上的存储器设备各自包含与设备的可寻址段相关联的附加的间接可寻址ECC段。时间上多路复用的ECC数据从与在猝发模式传输中发送的可寻址数据相关联的间接可寻址段中读取并写入其中。在某些实施例中，支持两种类型的猝发模式，一种包括ECC数据，而另一种不包括。这允许一种类型的存储器模块同时支持ECC和非ECC系统，且在某些情况下对某些数据使用ECC而对同一系统中的其它数据不使用ECC。描述并要求保护了其它实施例。
Description
发明领域
本发明一般涉及数字存储器系统、组件和方法，尤其涉及能够在猝发存储器事务中多路复用纠错编码数据的存储器系统组件。
背景
诸如微处理器等数字处理器使用计算机存储器子系统来储存数据和处理器指令。某些处理器直接与存储器通信，而其它则使用专用的控制器芯片(通常是“芯片组”的一部分)来访问存储器。
常规的计算机存储器子系统通常使用存储器模块来实现。参考图1所示的计算系统100，处理器120经由前端总线125与将处理器120耦合到各种外围设备的存储器控制器/集线器(MCH)130通信。这些外围设备之一是系统存储器，示为存储器模块MM0。尽管存储器无需在每一系统中都被排列在这一模块上，但是在许多系统中使用模块以通过用更大容量的模块替换一模块和/或在附加的存储器插槽中添加附加模块(未示出)来允许存储器扩展。当被连接时，只要MCH 130在地址/命令(ADD/CMD)总线150上将适当的信号置为有效，就从MCH 130寻址存储器模块MM0。MCH 130和存储器模块之一之间的数据传输可在数据总线140上发生。
通常，存储器模块是使用多个半导体存储器设备来制造的，其中每一单独的设备储存该模块上所储存的每一数据字的一部分。例如，存储器模块MM0示出五个动态随机存取存储器(DRAM)设备，即DRAM0到DRAM4。每一DRAM设备从ADD/CMD总线150接收相同的地址和命令信号。每一DRAM设备连接到构成数据总线140的信号(DQn)线的一个子集，其中DRAM0连接到16条总线线路DQ0-DQ15，DRAM1连接到DQ16-DQ31，DRAM2连接到DQ32-DQ47，DRAM3连接到DQ48-DQ63，而DRAM4连接到DQ64-DQ71。由此，当在一个数据周期期间经由数据总线140传输72位数据时，除DRAM4之外的每一DRAM负责这些位中的16位，而DRAM4负责8位(通常DRAM4的另外8个DQn输入简单地未连 接，且DRAM4的一半是不可访问的)。每一DRAM将72位字中其被分配的那一部分储存在与每一其它DRAM储存其在72位字中部分的相同的芯片位置中。
在图1的示例中，每一可寻址数据字的大小是72位，其中的64位用于储存数据。另外8位用于储存对应于具有相同地址的64位数据的纠错编码(ECC)信息。例如，DRAM4可专用于ECC存储，DQ64-71则用于储存和检索ECC信息。其它系统可使用其它总线宽度，其中36位也是常见的，这些总线被划分成32个数据位巷道和4个ECC位巷道。
许多当前的存储器设备和控制器提供了允许连同单个命令一起访问多个顺序储存的数据字的猝发模式。图2示出了用于使用图1的ECC存储器模块MM0的16字猝发模式数据传输的时序图。MCH 130向模块MM0提供一起始地址以及猝发模式16读或写命令。当该命令是读命令时，模块MM0上的DRAM各自读取连接到含有起始地址的字线的数据存储单元，然后在16个连续的数据周期中在数据总线140上驱动来自起始地址和15个连续的后续地址的数据。当该命令是写命令时，MCH 130通过16个连续的数据周期提供写数据，其中模块MM0上的DRAM在字线中从起始地址开始接收、缓冲然后将其写入连续的存储器位置。
DRAM4在这些猝发命令期间如所有其它DRAM一样工作，且无需知道其数据可用于对储存在DRAM0到DRAM3中的数据执行ECC功能。例如，在时隙T0期间，发送数据“A”和ECC数据“A”，其中“A”表示由MCH 130指定的起始地址处的数据。在时隙T1期间，发送数据“B”和ECC数据“B”，其中“B”表示在“A”地址之后连续的地址处的数据。
并非所有的系统都使用了上述ECC保护，因为ECC保护需要更宽的数据总线且通常对每一存储器组需要一额外的存储器芯片(例如，DRAM4和DQ64-DQ7 1在64位非ECC系统中将是不需要的)。此外，ECC一般增加了等待时间(由于检错功能)和功耗(由于需要额外的芯片)。另外，非ECC系统如上所述地工作，不同之处在于例如存储器控制器将相信在读操作中从DRAM0-DRAM3接收的数据的数据完整性。由此，ECC和非ECC存储器模块不是可互换的。当前，生产的非ECC系统比ECC系统多，这主要是由于以上列出的缺点。
附图简述
各实施例可通过参考附图阅读以下公开内容来最好地理解，附图中：
图1示出了现有技术的计算机系统的处理器和某些存储器系统组件；
图2示出了用于图1的数据总线上的猝发模式数据传输的时序图；
图3包含根据本发明的一个实施例的计算机系统的处理器和某些存储器系统组件的框图；
图4A、4B、5、6A、6B和6C描绘了用于根据本发明的若干实施例的经纠错的猝发模式数据传输的时序图；以及
图7包含根据本发明的一个实施例的DRAM设备的框图。
实施例的详细描述
本描述涉及一种提供能够进行ECC的存储器系统组件的新方法。该方法可避免对专用ECC存储器设备和专用ECC位巷道的需求，从而在至少某些实施例中允许ECC和非ECC模块之间的可互换性。代替专用的ECC设备和位巷道，此处描述的实施例在经由数据位巷道的猝发模式传输期间将ECC数据在时间上与系统数据多路复用，其中存储器控制器和存储器设备负责以预定义方式处理混合的数据/ECC猝发传输。在某些实施例中，存储器设备被设计成具有ECC和非ECC猝发传输模式，从而允许模块在ECC和非ECC系统，或甚至在对于某些关键数据而非其它数据依赖ECC保护的系统中都能互换使用。较佳实施例使用了其中ECC数据不直接占据可寻址存储器空间，而是被储存在与可寻址存储器空间相关联的内部可寻址存储器区域中的存储器结构。
作为对各实施例的引言，图3示出了结合了耦合到存储器控制器330的处理器320的计算系统300。处理器320和存储器控制器330可被集成在单个电路上，或者可驻留在通过前端总线以类似于对图1所描述的方式连接的分开的电路上。存储器控制器330进而通过地址/命令总线350和数据总线340连接到双模态存储器模块BMM0。数据总线340被示为具有64位巷道DQ0-DQ63，然而这只是示例性的，其它实施例可采用例如16、32或128条数据总线位巷道。双模态存储器模块BMM0包含四种经纠错的猝发模式(ECB)DRAM，即ECB-DRAM0、ECB-DRAM1、ECB-DRAM2和ECB-DRAM3，这将在以下本发明的存储器设备实施例中进一步描述。在使用经纠错的猝发模式的系统实施例中，存储器控制器330被设计成接收和发送经纠错的猝发模式数据。然而，在仅使用现有技术的非ECC猝发模式的某些系统实施例中，可将模块BMM0耦合到现有技术的非ECC存储器控制器。
存储器控制器330和ECB DRAM的系统级功能可通过仔细观察用于经由数据总线340的经纠错的猝发模式数据传输的时序图来较好地理解。首先参考图4A和 4B，描述了“经纠错的猝发模式18A”的18个数据周期T0-T17。在该示例中，这18个数据周期传输由图2中的现有技术计算机系统100所传输的相同的16个72位数据字A到P。然而，显然图4使用了64个位巷道和18个数据周期来进行传输，而非根据现有技术的72个位巷道和16个数据周期。同样，并非在与数据字同时传输用于数据字的ECC编码，而是从图2中修改了数据的时间排列。
接着考虑从BMM0对数据的读和写。首先仔细观察图4A的读数据周期T0，可以看到在T0期间仅传输ECC数据。在数据周期T0期间，ECC数据A和C从ECB-DRAM0传输—该ECC数据分别对应于将由所有ECB DRAM在数据周期T2期间传输的数据A以及将由所有ECB DRAM在数据周期T4期间传输的数据C。同样在数据周期T0期间，ECC数据E和G由ECB-DRAM1传输—该ECC数据分别对应于将由所有ECB DRAM在数据周期T6期间传输的数据E以及将由所有ECB DRAM在数据周期T8期间传输的数据G。同样，在T0期间，ECB-DRAM2和ECB-DRAM3发送分别对应于将由所有ECB DRAM在数据周期T10、T12、T14和T16期间传输的数据的ECC数据I、K、M和O。
接着仔细观察数据周期T1，可以看到在T1期间同样只传输ECC数据。所传输的ECC数据对应于将在剩余的奇数数据周期，例如T3、T5、T7、T9、T11、T13、T15和T17期间传输的数据。
当存储器控制器330在T0和T1期间接收到ECC数据时，它将该数据传输到含有16个8位ECC寄存器的ECC寄存器组335。然后，当数据由存储器控制器330在T2时接收时，ECC数据“A”从其在组335中的寄存器中检索，并用于对数据A执行纠错。当数据由存储器控制器330在T3时接收时，ECC数据“B”从其在组335中的寄存器中检索，并用于对数据B执行纠错。该过程继续到数据周期T17，此时ECC数据“P”从最后一个ECC寄存器中读取并用于对数据P执行纠错。经纠错的数据字A到P由存储器控制器330传输给处理器320或用直接存储器存取(DMA)命令请求该数据的某一其它外围设备。
现在可以看到，如果对数据字A到P不需要纠错，则可使用图4描述的同一数据传输，但没有前两个数据周期。
对于将数据写入BMM0，在一个实施例中使用图4B所示的数据周期结构。数据字A到P分别在数据周期T0到T15中被传输到所有ECB DRAM。当存储器控制器330准备好每一数据字用于传输时，它计算对应的ECC数据并将该ECC数据储存在先前描述的组355中的16个ECC寄存器之一中。然后，在数据周期T16 期间，ECC数据A、C、E、G、I、K、M和O如图所示被传输到ECB DRAM。在数据周期T17期间，剩余的ECC数据B、D、F、H、J、L、N和P如图所示被传输到ECB DRAM。
可以认识到，ECC数据的该特定排列是示例性的。例如，在第一ECC数据周期期间，可传输ECC数据值A-H，而在第二ECC数据周期期间，可传输ECC数据值I-P。只要存储器控制器330与读和写一致，就可利用任何便利的排列。如将简要解释的，在所描述的实施例中，ECC DRAM只需理解数据周期格式，而无需理解ECC数据如何由存储器控制器在存储器设备之间分配。
图5示出了一个替换的猝发模式18B。在此猝发模式中，一个ECC数据周期中散布着对应的8个数据周期。在ECC数据周期期间，发送用于对应的8个周期中的每一个的ECC数据。在一个实施例中，在数据周期T0中，传输与要在接下来的8个周期T1-T8中发送的数据字A-H相对应的ECC数据。然后，在数据周期T9期间，传输与数据字I-P相对应的ECC数据，然后在数据周期T10-T17中传输数据字I-P。注意，图5由两个连接的9数据周期猝发串组成，这意味着该模式通过执行一半传输也可用于猝发模式9传输。同样，猝发模式18B可对写操作修改，使得首先传输8个数据周期的用户数据，接着是对应于这8个数据周期的用户数据的1个数据周期的ECC数据。
以上时序实施例示出了其中在可在数据周期中传输的ECC值的个数与对应的数据的猝发串长度之间存在一整数关系的情形。图6A-6C示出这一情形不适用的实施例。
在图6A中，存储器控制器330请求经纠错的猝发模式5传输，它从ECB DRAM传输一个数据周期的ECC数据和4个数据周期的用户数据。该传输与图5的前5个数据周期相同，但是在数据周期T4之后截断。注意，从ECB-DRAM2和ECB-DRAM3接收的ECC数据E-H是“随意”数据—尽管它由存储器控制器330传输并在ECC寄存器组335中加载，但它从不被使用。
对于本示例，假定提供给ECB-DRAM的列地址是0xC80，其中0x表示十六进制记数法，且用户数据“A”被储存在列地址0xC80和某一行地址RA处。ECC数据“A”和“B”在ECB-DRAM0中与行地址RA和列地址0xC80-87相关联。从ECB-DRAM0存储器阵列对该地址范围中的任何用户数据的检索也可引起从与行地址RA和列地址0xC8[0b0XXX]相关联的ECC存储器阵列元件对ECC数据“A”和“B”的检索，其中括号中的值是二进制(0b)记数法，且“X”表示无关位。 同样，ECC数据“I”和“J”被储存在与行地址RA和列地址0xC8[0blXXX]相关联的ECC存储器阵列元件中。在正常的用户ECC猝发模式中，存储器控制器无法明确地寻址这些ECC存储器阵列元件，但是它理解这些ECC存储器阵列元件将在提供对应的用户地址空间地址处的用户数据时在ECC模式中进行访问。
还要注意，如果猝发串跨两个ECC关联(例如，请求图4A的4字猝发串G-J)，则存储器系统可被设计成将猝发串增加一个数据周期并提供两个ECC关联。
在图6A、6B和6C的每一个中，存储器模块BMM0返回相同的ECC数据但不同的用户数据。取决于列地址的较低位，存储器控制器将选择要使用哪一ECC数据以及要丢弃哪一ECC数据。例如，在图6B中，起始列地址是0xC82，使得从ECB-DRAM1和ECB-DRAM2返回的ECC数据将被使用，而从ECB-DRAM0和ECB-DRAM3返回的ECC数据将被丢弃。在图6C中，起始列地址是0xC84，使得从ECB-DRAM2和ECB-DRAM3返回的ECC数据将被使用。
尽管未示出其它猝发串长度，但是本领域的普通技术人员可以将以上原理应用于例如猝发串长度3(包括一个ECC数据周期)猝发模式、用于传输来自单个地址的用户数据的猝发串长度2(包括一个ECC数据周期)猝发模式、以及未具体提到的任何其它猝发串长度。
在某些实施例中，还可写入包括某些无效ECC数据的猝发串长度的用户数据和ECC数据。在一个实施例中，存储器设备包括数据掩码(DM)信令输入，且存储器控制器在ECC数据周期期间将适当的掩码线置为有效以防止ECC数据被写入不与所写入的用户数据相对应的ECC位置。例如，在图6B中，存储器控制器可在T0期间将用于ECB-DRAM0和ECB-DRAM3的DM输入置为有效，使得仅ECB-DRAM1和ECB-DRAM2在T0期间实际拾取ECC数据，并将该ECC数据保存到ECC存储器。
在另一实施例中，DM信令输入或者是不存在的，或者不用于控制数据总线线路上的ECC数据。相反，用每一存储器设备在BMM0上的位置来对该存储器设备的模式寄存器组(MRS)中的模块位置寄存器编程，或者当构建模块时该选项是硬编码。每一存储器设备中的逻辑将请求写的列地址范围与模块位置寄存器进行比较以判定提供给该设备的ECC数据是应被写入还是应被忽略。例如，在ECB-DRAM0上，用值000和001来对MRS模块位置寄存器编程。当写猝发串的列地址范围包括较低的地址000时，ECB-DRAM0将在T0时在DQ0-DQ7上接收的ECC数据保存到其ECC存储器空间中，否则它不保存该数据。用于较低地址 001的类似的逻辑确定在T0时在DQ8-DQ15上接收的ECC数据是否将被保存到ECC存储器空间。
ECB DRAM 700的一个实施例在图7的框图中示出。ECB DRAM 700包括地址和控制逻辑710、地址寄存器720、行解码器730、列解码器740、猝发/ECC控制器/计数器750、I/O寄存器、驱动器和接收器760、I/O门控和掩码逻辑770、读出放大器780以及存储单元阵列790。这些块中的一些对于本领域的普通技术人员而言是熟悉的，但其它块被修改以适应如上所述的纠错猝发操作。以下描述集中于块和支持纠错猝发操作的新功能之间的协同操作。
地址和控制逻辑块710从例如存储器控制器接收信号输入CMD上的命令。典型的命令包括选择存储单元阵列790中的一条字线的ACTIVE命令、指定存储单元阵列790中要从其读取的列的READ命令、指定存储单元阵列790中要向其写入的列的WRITE命令、刷新命令以及各种模式设置命令。
在ACTIVE命令期间，在信号输入ADD上接收行地址，并由地址寄存器720锁存—该行地址通过来自地址和控制逻辑710的信号传输到行解码器730，然后用于激活存储单元阵列790中相应的行。读出放大器780响应于ACTIVE命令读取并刷新存储单元阵列的内容。
在READ命令期间，在信号输入ADD上接收列地址并由地址寄存器720锁存。该列地址通过来自地址和控制逻辑710的信号传输到猝发/ECC控制器/计数器750。猝发/ECC控制器/计数器750将使用该列地址来控制在READ操作的数据阶段期间对从读出放大器780通过I/O门控和掩码逻辑770到I/O寄存器和驱动器760的选择和传输。
在WRITE命令期间，在信号输入ADD上接收列地址并由地址寄存器720锁存。该列地址通过来自地址和控制逻辑710的信号被传输到猝发/ECC控制器/计数器750。猝发/ECC控制器/计数器750将使用该列地址来控制在WRITE操作的数据阶段期间数据从I/O寄存器和接收器760到I/O门控和掩码逻辑770的传输。
在至少某些模式设置命令中，在信号输入ADD上接收模式寄存器值并由地址寄存器720锁存。模式寄存器值被传输给图7中示为地址和控制逻辑710的一部分的模式寄存器715。在某些实施例中，模式寄存器值之一是ECC MODE，它指示READ和WRITE猝发命令是否包括用于传输ECC数据的额外数据周期。模式寄存器值ECC MODE被提供给猝发/ECC控制器/计数器750，并确定猝发/ECC控制器/计数器750在读和写命令数据传输期间如何选择数据列。
列解码器740对每一读或写数据周期，选择存储单元阵列790中的n列用于在I/O门控和掩码逻辑770与I/O寄存器760之间传输数据。n个所选的列取决于由猝发/ECC控制器/计数器对该数据周期所提供的地址。对于写数据，对列的选择还取决于与该写数据一起接收的一个或多个数据掩码(DM)输入-当写数据被指示为掩码时，I/O门控和掩码逻辑770阻断该数据向存储单元阵列790的传输。
I/O寄存器、驱动器和接收器760以常规方式操作，不同之处在于猝发串长度可由猝发/ECC控制器/计数器750调整以支持ECC猝发串长度和非ECC猝发串长度。在写猝发串期间，接收器760在每一数据周期期间接收I/O管脚DQ1-DQn上的数据以及管脚DM上的数据掩码输入，其中数据周期由选通I/O管脚DQS上的选通信号指示，并将所接收的数据和数据掩码输入锁存到I/O寄存器以传输到I/O门控和掩码逻辑770。在读猝发串期间，I/O寄存器760接收来自I/O门控和掩码逻辑770的数据，并且驱动器驱动DQ1-DQn上的数据和DQS上的选通信号。
存储单元阵列790的排列有益于ECB DRAM 700在ECC和非ECC模式中工作的能力。对于每8个数据列，也存在一ECC列。这一排列用于示出其中可实现本发明的一个实施例的一种方式，其中可寻址列段与附加的ECC列相关联；其它排列和数据与ECC列之比是可能的，只要猝发/ECC控制器计数器和列解码器与这些其它排列相匹配。
现在将结合图6A来描述ECB DRAM 700的进一步操作，其中假定ECBDRAM 700是在该图中所指的ECB-DRAM0。首先，响应于ACTIVE命令，读出放大器780从存储单元阵列790的一行读取数据，该行由行解码器730选择。由读出放大器780读取的数据包括来自ECC列的ECC数据和来自数据列的用户数据。
接着，假定选择了经纠错的猝发模式5，则被提供了READ命令的列地址0xC80被传输到猝发/ECC控制器/计数器750(注意，尽管图7示出一组存储器，但是ECB DRAM 700可具有多组，并使用列地址的某些位作为组选择)。猝发/ECC控制器/计数器750首先用信号通知列解码器740选择与列地址0xC80相关联的ECC列。这一信号通知例如可包括提供CA上的起始列地址0xC80，同时将ECC地址覆盖信号ECC-AO置为有效。当将ECC-AO信号置为有效时，列解码器740忽略出现在CA上的地址的三个较低位，而是选择与外部可寻址段0xC80-87相关联的第9个地址。该第9个地址不是可通过外部提供的列地址直接可寻址的，而是可由列解码器在ECC模式中内部寻址。存储器控制器因而只能通过在ECC模式中对相应的数据段寻址来对ECC数据间接寻址。
在选择了第9个地址之后，I/O门控和掩码逻辑770将来自与外部列地址0xC80-87相关联的ECC列的数据传输到I/O寄存器和驱动器760用于在数据周期T0中驱动到DQ1-DQn上。
猝发/ECC控制器/计数器接着从ECC地址状态转换到数据地址状态。它继续向列解码器提供起始列地址0xC80，但将ECC-AO解除置为有效。这导致列解码器740选择与该外部地址相关联的数据列用于通过I/O门控和掩码逻辑770传输到I/O寄存器和驱动器760以在数据周期T1期间驱动到DQ1-DQn上。
猝发/ECC控制器/计数器将其内部列地址递增到0xC81，并重复上述操作以为数据周期T2提供数据。该过程再继续两次以完成图6A的5数据周期猝发读操作。
当模式寄存器715指示未启用ECC模式时，猝发/ECC控制器/计数器750从不进入ECC地址状态，且从不将ECC-AO置为有效。数据地址状态保持相同，导致在4数据周期猝发读操作中读取数据列而非ECC列。
在经纠错的写猝发模式中，操作是类似的。在适当的一个或多个数据周期处，猝发/ECC控制器/计数器750将ECC-AO置为有效以使与由CA指示的数据列的段相关联的ECC列被选中用于写入。在经纠错的写猝发模式中，写猝发串的长度被延长以容纳额外的一个或多个数据周期。如上所述，ECC数据可依赖于数据掩码信号DM，这简化了逻辑并允许存储器控制器在细粒度的基础上确定将写入哪一ECC数据。
描述了指示ECC和非ECC模式的模式寄存器方法。在这一系统中，可选择一个模式(例如，非ECC)作为默认模式，除非由存储器控制器改变。指示ECC和非ECC模式的另一种方法可以是提供两个不同的命令。该方法允许存储器控制器取决于例如由处理器所指示的数据的关键性来有效地混合ECC和非ECC数据猝发操作。
尽管示出了4芯片模块和64位数据总线，但是这些仅仅是示例性的，并且可使用其它数目的芯片或数据总线宽度。例如，根据以上所述的原理也可实现1芯片、2芯片或8芯片模块。模块也无需具有单组存储器设备一例如，两组8芯片的每一组可被包括在一个模块上。本发明也可用于存储器设备与使用存储器设备的处理器一起安装在同一电路板上的系统。
本领域的普通技术人员将认识到，此处所教导的概念可用许多其它有利的方式对特定的应用调整。具体地，本领域的技术人员将认识到，所示的实施例是从在阅读了本发明公开之后将变得显而易见的许多替换实现中选择的。例如，用于猝发串中的用户数据和ECC数据的许多不同的时间排列都是可能的，甚至其中的某一些可在某些或全部数据周期中混合ECC数据和用户数据。尽管描述了DRAM实施例，但是此处所描述的原理同样可应用于其它类型的半导体存储器，诸如静态、闪速等，因为这些原理应用于存储单元排列和数据传输而不是应用于存储器类型。此处所描述的设备实施例的特定功能排列呈现了一种可能的功能分组，但是功能在落入所附权利要求书的范围之内的许多其它组合中可被细分和/或组合。
所描述的对本发明的使用是纠错编码。然而，本领域的技术人员将认识到，用于ECC的辅助存储器空间和猝发传输数据周期可替换地用于储存和检索配置处理器和/或存储器控制器来将其与可寻址存储器地址范围相关联的任何辅助数据。
此处所示的具体特征中的许多都是设计选择，并且对许多其它设计选择的解释被省略，因为它们在本领域中的技术之内和/或是实现相关的。这些细小的修改被包含在本发明等的实施例中，并且旨在落入权利要求书的范围之内。
前述实施例是示例性的。尽管说明书在若干位置引用了“一”、“一个”、“另一”或“某一”实施例，但这不一定意味着每一这样的引用是针对相同的实施例，也不意味着这些特征仅适用于单个实施例。
Claims (22)
1.一种存储器设备，包括：
被安排成在存储单元的多个可寻址段中储存数据的存储单元阵列，每一可寻址段与至少一个附加存储单元相关联，所述至少一个附加存储单元在至少一个猝发读模式中是在读取所述相关联的可寻址段时从所述存储单元阵列读取的，用于纠错码数据的每个附加存储单元与所述相关联的可寻址存储段相关；以及
控制在第一猝发读模式中从所述存储单元的可寻址段的第一个中读取的输出数据的猝发排序的猝发控制器，所述第一猝发读模式包括通过第一多个数据周期从所述存储单元的可寻址段的第一个输出数据，其中在所述第一多个数据周期的至少一个期间，输出来自与所述存储单元的可寻址段的第一个相关联的所述至少一个附加存储单元的数据，其中对从与所述存储单元的可寻址段的第一个相关联的所述至少一个附加存储单元输出的数据的一部分进行掩码。
2.如权利要求1所述的存储器设备，其特征在于，所述猝发控制器至少在所述第一猝发读模式和第二猝发读模式之间是可配置的，所述第二猝发读模式包括通过比所述第一多个数据周期短的第二多个数据周期从所述存储单元的可寻址段的第一个输出数据，其中来自所述至少一个附加存储单元的数据在所述第二多个数据周期期间不被输出。
3.如权利要求1所述的存储器设备，其特征在于，还包括耦合到所述存储单元阵列的写电路，所述猝发控制器还控制由所述存储器设备在第一猝发写模式中接收的输入数据的分布，所述第一猝发写模式包括所述存储器设备通过第三多个数据周期接收数据以及所述猝发控制器发信号通知所述写电路将所接收的数据的一部分写入所述存储单元的可寻址段的第二个内的可寻址位置，并将所接收数据的一部分写入与所述存储单元的可寻址段的第二个相关联的所述至少一个附加存储单元。
4.如权利要求3所述的存储器设备，其特征在于，所述猝发控制器还控制由所述存储器设备在第二猝发写模式中接收的输入数据的分布，所述第二猝发写模式包括所述存储器设备通过比所述第三多个数据周期短的第四多个数据周期接收数据，以及所述猝发控制器发信号通知所述写电路将所接收的数据写入所述存储单元的可寻址段的第二个内的可寻址位置，而不将任何所接收的数据写入与所述存储单元的可寻址段的第二个相关联的所述至少一个附加存储单元。
5.如权利要求3所述的存储器设备，其特征在于，还包括可基于外部掩码信号来操作的写掩码电路，其中在所述第一猝发写模式中，所述外部掩码信号在连同要写入所述至少一个附加存储单元的所接收的数据的一部分被置为有效时，使得所述写掩码电路防止所述写电路将数据写入所述至少一个附加存储单元。
6.如权利要求3所述的存储器设备，其特征在于，在所述第一猝发写模式中，所述第三多个数据周期中的最后一个数据周期包含要写入与所述存储单元的可寻址段的第二个相关联的所述至少一个附加存储单元的数据。
7.如权利要求1所述的存储器设备，其特征在于，在所述第一猝发读模式中，所述猝发控制器在所述第一多个数据周期的第一个数据周期中对来自所述至少一个附加存储单元的数据排序。
8.如权利要求7所述的存储器设备，其特征在于，所述第一猝发读模式包括多个可配置猝发串长度。
9.一种存储器模块，包括：
包括形成N位宽数据总线的多条数据总线迹线的电路板；以及
耦合到所述多条数据总线迹线的至少一个存储器设备，所述至少一个存储器设备具有能够储存与可寻址存储器位置的段相关联的纠错码数据的多个间接可寻址存储器位置；
所述存储器模块可在第一猝发读模式中操作，所述第一猝发读模式包括将从所述可寻址存储器位置的段的第一个中读取的数据通过第一多个数据周期输出到所述N位宽数据总线上，其中在所述第一多个数据周期的至少一个期间，来自所述间接可寻址存储器位置的至少一个的数据被输出到所述数据总线迹线的至少一条上，其中对从所述间接可寻址存储器位置的至少一个输出的数据的一部分进行掩码。
10.如权利要求9所述的存储器模块，其特征在于，所述存储器模块还可在第二猝发读模式中操作，所述第二猝发读模式包括将从所述可寻址存储器位置的段的第一个读取的数据通过比所述第一多个数据周期短的第二多个数据周期输出到所述N位宽数据总线上，而不输出来自所述间接可寻址存储器位置的数据。
11.如权利要求9所述的存储器模块，其特征在于，所述至少一个存储器设备包括多个存储器设备，其每一个都连接到形成所述N位宽数据总线的所述数据总线迹线中一相应的子集，每一存储器设备具有能够储存与所述可寻址存储器位置的段相关联的纠错码数据的多个间接可寻址存储器位置。
12.如权利要求9所述的存储器模块，其特征在于，它可在两个猝发写模式中操作，第一猝发写模式通过第三多个数据周期经由所述N位宽数据总线接收猝发数据，第二猝发写模式通过比所述第三多个数据周期长的第四多个数据周期经由所述N位宽数据总线接收猝发数据和纠错码数据。
13.一种操作存储器系统的方法，所述方法包括：
发送数据周期猝发串，使得经差错保护的数据和与所述经差错保护的数据有关的纠错编码数据在时间上被多路复用到同一数据总线线路上；
接收所述数据周期猝发串；以及
对所述数据周期猝发串解除多路复用以将所述纠错编码数据与所述经差错保护的数据分开，
其中，所发送的数据周期猝发串由包括至少一个存储器设备的存储器设备组接收，所述存储器设备组将所述经差错保护的数据保存到所述存储器设备组的被寻址段，并将所述纠错编码数据保存到所述存储器设备组的间接可寻址段，所述存储器设备组的间接可寻址段由所述存储器设备组与所述存储器设备组的被寻址段相关联，
其中，对多个数据周期发送一个数据周期的纠错编码，所述方法还包括对在所述一个数据周期的纠错编码期间发送的数据的一部分进行掩码。
14.如权利要求13所述的方法，其特征在于，对每8个数据周期的经差错保护的数据发送一个数据周期的纠错编码。
15.如权利要求13所述的方法，其特征在于，还包括所述存储器设备组从所述被寻址段的地址中确定要对所述纠错编码数据的哪一部分掩码。
16.如权利要求13所述的方法，其特征在于，还包括在向所述存储器设备组发送所述纠错编码数据的所述设备处从所述被寻址段的地址中确定要将所述纠错编码数据的哪一部分掩码，以及对所述存储器设备组将相应掩码信号置为有效同时发送所述纠错编码数据。
17.如权利要求13所述的方法，其特征在于，所发送的数据周期猝发串是由包括至少一个存储器设备的存储器设备组发送的，所述方法还包括接收所述数据周期猝发串的所述设备使用所述纠错编码数据来检测和/或纠正所接收的经差错保护的数据中的差错。
18.如权利要求13所述的方法，其特征在于，从至少两个数据猝发模式中选择一具有在时间上多路复用的纠错编码数据和经差错保护的数据的数据猝发模式，所述数据猝发模式中的至少另一个使用相同的寻址但在不在时间上多路复用纠错编码数据的情况下发送数据。
19.一种操作存储器设备的方法，所述方法包括：
接收用于读取和发送所述存储器设备的可寻址段中的数据的命令；
从所述可寻址段中读取所述数据，并从与所述可寻址段相关联的至少一个间接可寻址存储器位置中读取纠错编码数据；以及
在多周期数据猝发串中发送所述可寻址段中的数据，所述数据在同一总线线路上与所述纠错编码数据在时间上多路复用，其中对多个数据周期发送一个数据周期的纠错编码，所述方法还包括对在所述一个数据周期的纠错编码期间发送的数据的一部分进行掩码。
20.如权利要求19所述的方法，其特征在于，所述纠错编码数据是否在时间上多路复用是从至少两个猝发模式中选择的猝发模式的类型的条件，所述至少两个猝发模式中的至少一个不在时间上多路复用所述纠错编码数据。
21.如权利要求19所述的方法，其特征在于，还包括：
接收用于接收和储存所述存储器设备的可寻址段中的数据的第二命令；
在多周期数据猝发串中接收所述可寻址段的数据，所述数据在同一总线线路上与纠错编码数据在时间上多路复用；以及
将所接收的数据写入所述可寻址段，并将所接收的纠错编码数据写入与所述可寻址段相关联的至少一个间接可寻址存储器位置。
22.一种操作存储器控制器的方法，所述方法包括：
将命令发送到存储器设备，所述命令指示所述存储器设备读取所述存储器设备的可寻址段中的数据；
在多周期数据猝发串中从所述存储器设备接收来自所述可寻址段的数据，所述数据在同一总线线路上与关联于所述可寻址段的纠错编码数据在时间上多路复用；以及
对来自所述可寻址段的数据和所述相关联的纠错编码数据解除多路复用，
其中，对于至少某些大小的多周期数据猝发串，所接收的纠错编码数据的一部分被所述存储器控制器忽略。
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