CN102084428A - 多模式存储器装置和方法 - Google Patents

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Abstract

本发明揭示存储器装置系统、系统和方法，例如涉及通过多个导体彼此连接的多个经堆叠存储器装置裸片和一逻辑裸片的存储器装置系统、系统和方法。所述逻辑裸片充当例如处理器等存储器存取装置的存储器接口装置。所述逻辑裸片可包含允许在两种模式中的任一种下选择性操作的命令寄存器。在直接模式下，将常规命令信号以及行和列地址信号施加到所述逻辑裸片，且所述逻辑裸片可基本上将这些信号直接耦合到所述存储器装置裸片。在间接模式下，将含有命令和复合地址的包施加到所述逻辑裸片，且所述逻辑裸片可对所述命令和复合地址进行解码，以将常规的命令信号以及行和列地址信号施加到所述存储器装置裸片。

Description

多模式存储器装置和方法
技术领域
本发明的实施例涉及存储器装置，且更确切地说，在一个或一个以上实施例中涉及可在直接模式或间接模式下操作的存储器装置，在直接模式下，将常规的存储器控制信号耦合到存储器装置，在间接模式下，将命令包耦合到存储器装置。
背景技术
随着所有类型的存储器装置已演进，已在多种方面在改进存储器装置的性能上取得了持续的进展。举例来说，存储器装置的存储容量已不断以几何比例增加。这种增加的容量配合上含有存储器装置的电子系统的以几何方式增高的操作速度，已使得存储器装置的高带宽变得日益关键。例如动态随机存取存储器(DRAM)装置等存储器装置要求较高带宽的一个应用是将所述存储器装置用作计算机系统中的系统存储器。因为处理器的操作速度已提高，所以处理器能够以对应较高的速度来读取和写入数据。但是常规的DRAM装置通常不具有用于以这些较高速度来读取和写入数据的带宽，因而使常规计算机系统的性能减慢。多核处理器和多处理器计算机系统的趋势使得这个问题进一步加剧。当前估计作为高端服务器而操作的计算机系统在每4个时钟周期中有多达3个时钟周期是闲置的，因为系统存储器装置的数据带宽有限。事实上，作为系统存储器而操作的DRAM装置的有限带宽可能使计算机系统的性能降低到低达其原本能够实现的性能的10％。
人们已进行了各种尝试来增加存储器装置的数据带宽。举例来说，已使用较宽的内部数据总线用较高带宽将数据传送到阵列或者从所述阵列传送数据。然而，这样做通常要求在存储器装置接口处使写入数据串行化和使读取数据解串行化。另一种方法是简单地将存储器装置的大小按比例放大，或者相反，使存储器装置的特征大小缩小，但出于多种原因，按比例缩放已无法跟上对较高数据带宽的需求的几何式增长。
更近些时候，还有人提出在同一封装中堆叠若干个集成电路存储器装置，但这样做可能会产生大量其它问题需要克服。可通过将经互连存储器装置的堆叠连接到上面堆叠有所述存储器装置的逻辑裸片来在很大程度上解决这些问题。逻辑裸片于是可用作向存储器装置的高速接口。然而，如果将存储器命令和地址信号放置在包中并通过高速总线将其耦合到逻辑裸片，那么可更容易地实现这种布置的增加能力的利用。但是许多计算机和其它系统被设计成使用常规存储器命令信号以及常规的行和列地址信号与存储器装置介接。通过将存储器装置堆叠在逻辑裸片上而形成的高级存储器系统因此将无法与所述系统一起使用。然而，存储器装置制造商一般想尽量使其产品供应标准化，以便减少所制造、销售等的不同存储器装置的数目。
因此，需要一种通过使用常规存储器命令和地址或通过使用含有命令和地址的包而允许借助于堆叠经互连存储器装置裸片而形成的高级存储器系统与若干系统介接的方法和系统。
附图说明
图1是包含根据本发明实施例的双模式存储器系统的计算机系统的框图。
图2是根据本发明实施例的双模式存储器系统的框图。
图3是根据本发明实施例的双模式存储器系统的更详细的框图。
图4是展示可耦合到图1、图2或图3的存储器系统或根据本发明某个其它实施例的存储器系统以用于间接操作模式的下游包的格式的包图。
图5是展示如何针对直接操作模式而修改图4的下游包的第一字段中的命令的图表。
图6是展示用于间接操作模式的图4的下游包中的命令的图表。
图7是展示可从图1、图2或图3的存储器系统或根据本发明的某个其它实施例的存储器系统耦合的上游包的格式的包图。
图8是展示用于间接操作模式的图7的上游包中的命令的图表。
具体实施方式
包含根据本发明实施例的高容量高带宽存储器装置10的计算机系统在图1中展示为通过相对较窄的高速总线14连接到处理器12，所述总线可分成下游支线和单独的上游支线(图1中未图示)。存储器装置10包含以一个在另一个顶部的方式堆叠的4个DRAM裸片20、22、24、26，其可彼此相同。虽然存储器装置10包含4个DRAM裸片20、22、24、26，但存储器装置的其它实施例使用更多或更少数目的DRAM裸片。DRAM裸片20、22、24、26与逻辑裸片30堆叠(例如，堆叠在其顶部)，逻辑裸片30充当与处理器12的接口。逻辑裸片30可实施存储器装置10中的多种功能，例如限制可在DRAM裸片20、22、24、26中实施的功能的数目。举例来说，逻辑裸片30可执行存储器管理功能，例如DRAM裸片20、22、24、26中的存储器单元的功率管理和刷新。在一些实施例中，逻辑裸片30可实施测试和/或修理能力，且可执行错误校验与校正(“ECC”)功能。
DRAM裸片20、22、24、26通过相对较宽的总线34彼此连接且连接到逻辑裸片30。总线34可实施有穿硅通孔(TSV)，其包括在DRAM裸片上的相同位置处延伸穿过DRAM裸片20、22、24、26且连接到形成于裸片20、22、24、26上的相应导体的大量导体。在一个实施例中，DRAM裸片20、22、24、26中的每一者划分成16个自主分区，其中的每一者可含有2个或4个独立的存储器组。在所述情况下，可针对读取和写入操作独立地存取每一裸片20、22、24、26的以一个在另一个顶部的方式堆叠的分区。每一组16个经堆叠分区可称为“保管库”(vault)。因此，存储器装置10可含有16个保管库。
如图2所示，在一个实施例中，总线34可分成16个36位双向子总线38a到38p，其中所述16个36位子总线中的每一者耦合到相应保管库中的4个分区。这些子总线中的每一者在逻辑裸片30与DRAM裸片20、22、24、26之间耦合数据的32个位以及4个ECC位。然而，经堆叠DRAM裸片20、22、24、26的数目、每一DRAM裸片中的分区的数目、每一分区中的组的数目以及子总线38a到38p每一者中的位的数目可按照需要改变。将处理器12连接到逻辑裸片的相对较窄的高速总线14可分成4个16位下游支线40a到40d以及4个单独的16位上游支线42a到42d。4个下游支线40a到40d可连接到单个处理器12(如图1所示，其可为多核处理器)、连接到多个处理器(未图示)，或连接到某个其它存储器存取装置，如存储器控制器。所述4个下游支线40a到40d可彼此独立操作，使得包(在间接模式下)或存储器命令、地址和数据信号(在直接模式下)通过支线40a到40d在不同时间耦合，且耦合到相同或不同的保管库。
如下文更详细地阐释，逻辑裸片30所执行的功能之一可为将从DRAM裸片20、22、24、26耦合的读取数据位串行化成16个串行数据位的串行流，其通过总线14的每一上游支线42a到42d的16个并行位而耦合。类似地，逻辑裸片30可执行将通过总线14的16位下游支线40a到40d中的一者而耦合的16个串行数据位解串行化以获得256个并行数据位的功能。逻辑裸片30接着通过8个位的串行流中的32位子总线38a到38p中的一者来耦合这256个位。然而，其它实施例可使用具有不同宽度的不同数目个支线40、42或具有不同宽度的不同数目个子总线38a到38p，且可耦合具有不同结构的数据位。如所属领域的技术人员将了解，多个DRAM裸片的堆叠产生具有非常大的容量的存储器装置。此外，使用连接DRAM裸片的非常宽的总线允许用非常高的带宽将数据耦合到DRAM裸片和从DRAM裸片耦合数据。
根据本发明实施例的逻辑裸片30在图3中展示为连接到处理器12和DRAM裸片20、22、24、26。如图3所示，所述4个下游支线40a到40d中的每一者可连接到相应的链路接口50a到50d。每一链路接口50a到50d包含一解串行化器54，其将16位支线40a到40d中的每一者上的16个数据位的每一串行流转换成256个并行位。只要有4个链路接口50a到50d，所述链路接口便可一起输出1024个输出并行位。
链路接口50a到50d中的每一者将其256个并行位施加到相应的下游目标60a到60d，下游目标60a到60d对接收到的包的命令和地址部分(在间接模式下)或命令和地址(在直接模式下)进行解码，且在存储器请求是针对写入操作的情况下缓冲写入数据。下游目标60a到60d将其相应命令、地址以及可能的写入数据输出到切换器62。切换器62含有16个多路复用器64，其中的每一者将来自下游目标60a到60d中的任一者的命令、地址和任何写入数据引导到DRAM裸片20、22、24、26的其相应保管库。因此，下游目标60a到60d中的每一者可存取DRAM裸片20、22、24、26中的16个保管库中的任一者。多路复用器64使用接收到的存储器请求中的地址来确定其相应保管库是否是存储器请求的目标。所述多路复用器64中的每一者将存储器请求应用于16个保管库控制器70a到70p中的相应一者。
每一保管库控制器70a到70p包含相应的存储器控制器80，存储器控制器80中的每一者包含写入缓冲器82、读取缓冲器84和命令管线86。将从切换器62接收到的存储器请求中的命令和地址加载到命令管线86中，命令管线86随后输出接收到的命令和对应的地址。将存储器请求中的任何写入数据存储在写入缓冲器82中。如下文将更详细地阐释，可使用读取缓冲器84来存储来自相应保管库的读取数据。将来自写入缓冲器82的写入数据施加到存储器接口88。
根据本发明的实施例，通过命令处理电路(例如命令寄存器90)将来自命令管线86的命令和地址施加到存储器接口88。命令寄存器90可为自由运行的接口寄存器。在直接模式下，将来自命令管线的命令和地址施加到存储器接口88。可将这些命令和地址按照存储器装置10接收到它们时的原样施加到存储器接口88。在间接模式下，命令寄存器90创建命令和地址，并将其发送到存储器接口88。命令寄存器90包含序列器(未图示)，其以适当次序并在适当时间将命令和地址发射到存储器接口。
存储器接口88通过命令/地址总线92将从命令寄存器90接收到的命令和地址信号耦合到DRAM裸片20、22、24、26。存储器接口88还耦合来自写入缓冲器82的32个位的写入数据。在一些实施例中，存储器接口88可包含ECC系统(未图示)，其使用ECC技术来校验和校正从DRAM裸片20、22、24、26读取的数据。在所述情况下，除了将写入数据耦合到DRAM裸片20、22、24、26以外，存储器接口88还通过36位数据总线94将来自ECC系统的4个位的ECC耦合到DRAM裸片20、22、24、26。
虽然将写入数据作为256个并行位加载到写入缓冲器82中，但写入数据以两组形式从缓冲器82输出，每一组是128个并行位。这128个位可接着由ECC系统(未图示)进一步串行化成4组32位数据，其通过数据总线94耦合。在图3所示的实施例中，将写入数据与500MHz时钟同步地耦合到写入缓冲器82，从而以每秒16千兆字节(“GB”)的速度将所述数据存储在写入缓冲器中。使用2GHz时钟将写入数据从写入缓冲器82耦合到DRAM裸片20、22、24、26，从而以8GB/s的速度从写入缓冲器82输出数据。因此，只要半数以上的存储器请求不是向同一保管库的写入操作，写入缓冲器82便将能够以至少与将数据耦合到写入缓冲器82一样快的速度将写入数据耦合到DRAM裸片20、22、24、26。
在存储器请求是针对读取操作的情况下，如上文所阐释，用与写入请求相同的方式将请求的命令和地址耦合到DRAM裸片20、22、24、26。响应于读取请求，通过36位数据总线94从DRAM裸片20、22、24、26输出32个位的读取数据以及4个ECC位。将所述ECC位传递到ECC系统(未图示)，ECC系统先使用ECC位来校验和校正读取数据，然后再将读取数据传递到读取缓冲器84。ECC系统还使32个位的读取数据解串行化成两组128位读取数据。然而，在一些实施例中，存储器系统不包含ECC系统。
在已将2组128位读取数据存储在读取缓冲器84中之后，读取缓冲器将256个位发射到切换器62。所述切换器包含4个输出多路复用器104，其耦合到相应的上游主装置110a到110d。每一多路复用器104可将来自保管库控制器70a到70p中的任一者的256个位的并行数据耦合到其相应的上游主装置110a到110d。所述上游主装置110a到110d将256个位的读取数据格式化成包数据(在间接模式下)，并将所述包耦合到相应的上游链路接口114a到114d。在直接模式下，简单地将读取数据耦合到相应的上游链路接口114a到114d。所述链路接口114a到114d中的每一者包含相应的串行化器120，其将传入的256个位转换成16位上游链路42a到42d中的相应一者的每一位上的16个位的串行流。
图4中展示可耦合到图1、图2或图3的存储器系统或根据本发明某个其它实施例的存储器系统的下游包150的格式。下游包150的宽度可如上文所阐释为32个位，且下游包150含有第一字段152。在间接操作模式下，第一字段152包含4位命令156(“Cmd 3:0”)以及28个位的上部地址158(“UAddress”)。将配合图6描述命令156和上部地址158的性质。
如图5所示，在直接模式下，可修改下游包150的第一字段152，以允许存储器存取装置直接存取DRAM裸片20、22、24、26。第一字段152的第一位可为行地址选通(“RAS”)信号160，第二位可为列地址选通(“CAS”)信号162，且第三位可为写入启用(“WE”)信号164。所述第一字段152还包含4位列地址166和14位行地址168。最后，第一字段152包含四位保管库地址170。保管库地址170指定正在存取16个保管库中的哪些保管库。
返回到图4，下游包150还含有第二字段180，其可在间接操作模式下使用。第二字段180含有第一群组的8个位182，其包含3位命令扩展(“Cmd Ext”)和5个位的下部地址(“LAddress”)。如随后阐释，Cmd Ext位182用于进一步定义四个命令位156所规定的命令。第二字段180的接下来的八个位184保留。接下来的八个位186包含2个保留位(“RSV”)以及6个标头错误校验与校正位(“HCRC”)，其允许检测且可能地校正第一字段152中的错误。第二字段180的最后八个位188是标签位(“Tag”)，其唯一地识别每一存储器请求。如下文更详细地阐释，这些标签位188被包含在含有读取数据的上游包中，使得例如可识别读取数据所对应的存储器请求。此外，如随后将阐释，在用于写入的上游包中包含这些标签位188还允许在上游包中确认数据的写入。
下游包150还含有第三字段190，其包含指定是否将屏蔽写入的屏蔽位192以及31个位的写入数据196。第三字段190之后是一个或一个以上字段的写入数据200。最后的字段含有一组错误校验位210，其可为循环冗余校验(“CRC”)位、ECC位或某个其它类型的错误校验位。错误校验位210对应于写入数据，以允许存储器系统确定写入数据的发射中是否存在任何错误。在错误校验位是ECC位且错误数目不太大的情况下，位210可允许校正写入数据中的错误。
图6中针对间接模式展示对应于第一字段152中的4个命令位156的潜在命令。对于直接模式，通过图5中所示的WE、CAD和RAS信号的组合来形成存储器命令。如图6所示，Cmd“0000”是针对无操作(“NOP”)命令，其不致使存储器系统10执行任何存储器存取。命令“0001”被解码为读取命令，其中读取中的字节数目由命令扩展位182规定。命令“0100”被解码为写入命令，其中字节数目再次由命令扩展位182写入。最后，命令“0101”被解码为被屏蔽的写入命令，其中字节的数目也由命令扩展位182写入。Cmd位156中的其余命令被保留以用于实施另外的功能。
进一步参看图6，位群组182中的28位上部地址158和5位下部地址指定存储器系统中的位置，其是存储器请求的主题。逻辑裸片30使用这些地址位将存储器请求路由到对应的保管库以及所述保管库中的对应的行和列地址。如上文所提到，群组182中的命令扩展“Cmd Ext”指定针对读取和写入或被屏蔽的写入而读取或写入的字节的数目。如果第一字段152中的命令156是针对读取，那么命令扩展“011”到“111”规定8到128个字节的读取请求。其余命令扩展用于实施另外的功能。如果第一字段152中的命令156是针对写入，那么命令扩展“011”到“111”类似地规定8到128个字节的写入请求。最后，如果第一字段152中的命令156是针对被屏蔽的写入，那么命令扩展“011”到“111”规定8到128个字节的被屏蔽写入请求。其余命令扩展用于实施另外的功能。
如图6还展示，群组186中的6个错误校验位“HCRC”检测第一字段152中的数据是否含有错误。如先前所阐释，最后的8位标签188唯一地识别每一存储器请求。
图7展示上游包250的格式。上游包250的第一字段260包含一个4位命令(“Cmd0”)262以及2个错误校验位264。接下来是2个保留位266，随后是8位标签268(“Tag0”)，其如先前所阐释对应于读取数据所响应于的下游包150中的标签。第一字段260还含有第二组上述位，即一个4位命令(“Cmd1”)272以及2个错误校验位274。这些错误校验位274以及2个错误校验位264允许检测和可能校正第一字段260的32个位中的错误。第一字段260还含有2个保留位276和一个8位标签278(“Tag1”)。上游包250一般不包含针对两个存储器请求的读取数据。然而，在第一字段260中包含第二标签278和命令272等的能力允许在与含有读取数据和相关联标签的上游包相同的上游包250中确认写入请求。在第一字段260之后是读取数据的一个或一个以上32位字段280，以及错误校验位的32位字段290。这些错误校验位允许存储器控制器或其它接收读取数据的存储器存取装置校验并可能校正读取数据中的任何发射错误。
图8中展示对应于上游包250中的Cmd位262、272的命令。如果上游包250将含有读取数据，那么4位命令“Cmd0”262对应于读取。同样，命令“0000”是针对无操作“NOP”命令。下一命令“0001”是裸命令(naked command，“NAK”)，其确认读取存储器请求，但指示因错误而无法读取数据。命令“0100”确认先前写入请求，且命令“0101”是裸命令，其确认先前写入请求，但指示写入数据出现错误。命令“1011”到“1111”指示上游包250含有分别为8、16、32、64或128个字节的读取数据。“Cmd0”的其余命令被保留以用于实施其它特征。
图8中还展示对应于Cmd1位272的命令。命令“0000”同样是针对无操作“NOP”命令，且命令“0001”同样是裸命令(“NAK”)，其确认读取存储器请求，但指示因错误而无法读取数据。命令“0100”确认先前写入请求，且命令“0101”是裸命令，其确认先前写入请求，但指示写入数据出现错误。“Cmd1”的其余命令被保留以用于实施其它特征。
通过上文将了解，虽然本文中已出于说明目的而描述了本发明的具体实施例，但在不偏离本发明的精神和范围的情况下可进行各种修改。举例来说，虽然在经堆叠DRAM裸片的背景下阐释了本发明的实施例，但将理解，经堆叠裸片可为其它类型的存储器装置裸片，例如快闪存储器装置裸片。因此，本发明不受除所附权利要求书以外的部分限制。

Claims (25)

1.一种存储器装置系统，其包括：
多个经堆叠存储器装置裸片，其通过多个导体彼此连接，所述存储器装置裸片中的每一者含有多个存储器单元；
逻辑裸片，其通过多个导体耦合到所述存储器装置裸片，所述逻辑裸片可操作以响应于接收到的存储器命令在对应于接收到的地址的位置将数据写入到所述存储器装置裸片和从所述存储器装置裸片读取数据；以及
命令处理电路，其经耦合以接收所述命令，且耦合到所述逻辑裸片和所述存储器装置裸片，所述命令处理电路根据第一操作模式或第二操作模式来操作，所述命令处理电路可在所述第一操作模式下操作以用第一方式处理所述接收到的命令，且可在所述第二操作模式下操作以用不同于所述第一方式的第二方式处理所述接收到的命令。
2.根据权利要求1所述的存储器装置系统，其中所述命令处理电路可在所述第一操作模式下操作以将所述接收到的命令转换成具有第一格式的存储器命令信号，且将具有所述第一格式的所述存储器命令信号施加到所述存储器装置裸片，所述命令处理电路可在所述第二操作模式下操作以将所述接收到的命令转换成具有不同于所述第一格式的第二格式的存储器命令信号，且将具有所述第二格式的所述存储器命令信号施加到所述存储器装置裸片。
3.根据权利要求1所述的存储器装置系统，其中具有所述第一格式的所述存储器命令信号包括标签信号，其识别含有所述命令信号所对应的所述命令的存储器请求。
4.根据权利要求3所述的存储器装置系统，其中所述存储器命令信号包括存储器读取命令信号，其具有识别含有所述读取命令的所述存储器请求的第一组标签信号，且其中所述存储器命令信号进一步包括确认含有写入命令的存储器请求的第二组标签信号。
5.根据权利要求1所述的存储器装置系统，其中所述命令处理电路包括经耦合以接收所述接收到的命令的命令寄存器。
6.根据权利要求1所述的存储器装置系统，其中所述命令处理电路进一步可操作以接收所述地址，且可在所述第一操作模式下操作以用第一方式处理所述接收到的地址，且可在所述第二操作模式下操作以用不同于所述第一方式的第二方式处理所述接收到的地址。
7.根据权利要求6所述的存储器装置系统，其中所述命令处理电路可在所述第一操作模式下操作以将所述接收到的命令和地址转换成具有第一格式的存储器命令和地址信号，且将具有所述第一格式的所述存储器命令和地址信号施加到所述存储器装置裸片，所述命令处理电路可在所述第二操作模式下操作以将所述接收到的命令和地址转换成具有不同于所述第一格式的第二格式的存储器命令和地址信号，且将具有所述第二格式的所述存储器命令和地址信号施加到所述存储器装置裸片。
8.根据权利要求7所述的存储器装置系统，其中具有所述第二格式的所述存储器命令信号包括行地址选通信号、列地址选通信号和写入启用信号，且其中所述地址信号包括行地址信号和列地址信号。
9.根据权利要求7所述的存储器装置系统，其中具有所述第二格式的所述存储器命令信号包括行地址选通信号、列地址选通信号和写入启用信号，且其中具有所述第二格式的所述地址信号包括行地址信号和列地址信号。
10.根据权利要求7所述的存储器装置系统，其中所述命令处理电路包含命令寄存器，其可在所述第一操作模式下操作以按预设次序且在预设时间将命令和地址发射到所述存储器装置裸片，且可在所述第二操作模式下操作以按命令和地址分别由所述命令寄存器接收的次序且在命令和地址分别由所述命令寄存器接收的时间将所述命令和地址发射到所述存储器装置裸片。
11.根据权利要求7所述的存储器装置系统，其中具有所述第二格式的所述地址信号包括识别所有所述存储器装置裸片的对应区域的保管库地址信号。
12.一种系统，其包括：
多个经堆叠存储器装置裸片，其通过多个导体彼此连接，所述存储器装置裸片中的每一者含有多个存储器单元，所述多个存储器单元具有对应于相应存储器地址的位置；
逻辑裸片，其上堆叠有所述存储器装置裸片，所述逻辑裸片经耦合以接收命令、地址和写入数据且发射读取数据，所述逻辑裸片通过多个导体耦合到所述存储器装置裸片，所述逻辑裸片含有双模式命令寄存器，其可响应于所述接收到的命令而操作，以当在第一模式下操作时将第一组命令信号施加到所述存储器装置裸片，且当在第二模式下操作时将第二组命令信号施加到所述存储器装置裸片，所述第二组中的所述命令信号至少部分地不同于所述第一组中的所述命令信号；以及
存储器存取装置，其耦合到所述逻辑裸片，所述存储器存取装置可操作以将所述命令、地址和写入数据施加到所述逻辑裸片，且从所述逻辑裸片接收所述读取数据。
13.根据权利要求12所述的系统，其中所述存储器存取装置在所述第二模式下施加到所述逻辑裸片的所述命令包括行地址选通信号、列地址选通信号和写入启用信号。
14.根据权利要求13所述的系统，其中所述命令寄存器可在所述第二模式下操作，以将所述命令寄存器从所述存储器存取装置接收到的所述行地址选通信号、所述列地址选通信号和所述写入启用信号耦合到所述存储器装置裸片。
15.根据权利要求12所述的系统，其中所述命令寄存器在所述第二模式下施加到所述存储器装置裸片的所述命令包括行地址选通信号、列地址选通信号和写入启用信号。
16.根据权利要求12所述的系统，其中所述存储器装置裸片中的所述存储器单元布置成分别对应于行地址和列地址的行和列，且其中所述存储器存取装置施加到所述逻辑裸片的所述地址不是所述存储器装置裸片中的任一存储器单元行或任一存储器单元列所特有的。
17.根据权利要求16所述的系统，其中所述命令寄存器可操作以接收不是任一存储器单元行或任一存储器单元列所特有的所述地址，且其中所述命令寄存器可在所述第一模式下操作，以响应于从所述存储器存取装置接收到的所述非特有地址而将非特有地址信号施加到所述存储器装置裸片，且其中接收到所述非特有地址信号的所述存储器装置裸片可操作以将所述非特有地址信号转换成行地址信号和列地址信号。
18.根据权利要求12所述的系统，其中所述存储器存取装置施加到所述逻辑裸片的所述地址由所述命令寄存器接收，且其中所述命令寄存器可操作以接收所述地址，且在所述第一模式下用第一方式处理所述接收到的地址，且在所述第二模式下用不同于所述第一方式的第二方式处理所述接收到的地址，所述命令寄存器可操作以将所述经处理的地址施加到所述存储器装置裸片。
19.根据权利要求12所述的系统，其中所述存储器存取装置包括处理器。
20.根据权利要求12所述的系统，其中所述逻辑裸片可在所述第一模式下操作以将从所述存储器装置裸片接收到的读取数据格式化成包，且将所述包发射到所述存储器存取装置；且可在所述第二模式下操作以用所述逻辑裸片从所述存储器装置裸片接收所述读取数据的相同格式将所述读取数据发射到所述存储器存取装置。
21.根据权利要求12所述的系统，其中所述存储器装置裸片被划分成多个保管库，其各自包括所述多个存储器装置裸片的对应组地址。
22.一种将数据写入到多个经堆叠存储器装置裸片和从所述存储器装置裸片读取数据的方法，所述存储器装置裸片彼此连接且连接到其上堆叠有所述存储器装置裸片的逻辑裸片，所述方法包括：
在所述逻辑裸片处接收命令、地址；
在第一操作模式下，响应于所述逻辑裸片所接收到的每一命令，将来自所述逻辑裸片的具有第一格式的命令信号发射到所述存储器装置裸片；
在第二操作模式下，响应于所述逻辑裸片所接收到的每一命令，将来自所述逻辑裸片的具有第二格式的命令信号发射到所述存储器装置裸片，所述第二格式不同于所述第一格式；
将来自所述逻辑裸片的所述命令信号发射到所述存储器装置裸片；
将对应于从所述逻辑裸片接收到的所述地址中的每一者的所述地址信号发射到所述存储器装置裸片；
响应于对应于写入操作的命令信号，在所述逻辑裸片处接收写入数据，并将所述接收到的写入数据发射到所述存储器装置裸片；
将从所述逻辑裸片接收到的所述写入数据存储在所述存储器装置裸片中对应于所述逻辑裸片施加到所述存储器装置裸片的所述地址信号的位置中；
响应于对应于读取操作的命令信号，发射来自所述存储器装置裸片中对应于施加到所述逻辑裸片的所述地址信号的位置的读取数据；以及
从所述逻辑裸片发射所述逻辑裸片所接收到的所述读取数据。
23.根据权利要求22所述的方法，其中将对应于从所述逻辑裸片接收到的所述地址中的每一者的所述地址信号发射到所述存储器装置裸片的所述动作包括：
在所述第一操作模式下，将来自所述逻辑裸片的具有第一格式的地址信号发射到所述存储器装置裸片；以及
在所述第二操作模式下，将来自所述逻辑裸片的具有不同于所述第一格式的第二格式的地址信号发射到所述存储器装置裸片。
24.一种在含有彼此连接且连接到上面堆叠有多个经堆叠存储器装置裸片的逻辑裸片的所述经堆叠存储器装置裸片的存储器装置中寻址所述存储器装置裸片的方法：
在直接模式下，将行和列地址施加到所述逻辑裸片；
在所述直接模式下，存取所述存储器装置裸片中对应于分别施加到所述逻辑裸片的所述行和列地址的存储器单元行和列；
在间接模式下，将复合地址施加到不单独识别所述存储器装置裸片中的存储器单元行或列的所述逻辑裸片；
在所述间接模式下，对所述复合地址进行解码以获得经解码的行地址和经解码的列地址；以及
在所述间接模式下，存取所述存储器装置裸片中分别对应于所述经解码的行地址和所述经解码的列地址的存储器单元行和列。
25.根据权利要求24所述的方法，其进一步包括：
在所述直接模式下，将保管库地址施加到所述逻辑裸片；
在所述直接模式下，使用所述保管库地址来寻址所有所述存储器装置裸片的多个区域中对应于所述保管库地址的一个区域；
在所述间接模式下，对所述复合地址进行解码以获得经解码的保管库地址；以及
在所述间接模式下，使用所述经解码的保管库地址来寻址所有所述存储器装置裸片的所述多个区域中对应于所述经解码的保管库地址的一个区域。
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