TWI615707B - 用於錯誤碼計算之設備及方法 - Google Patents

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TWI615707B
TWI615707B TW106100535A TW106100535A TWI615707B TW I615707 B TWI615707 B TW I615707B TW 106100535 A TW106100535 A TW 106100535A TW 106100535 A TW106100535 A TW 106100535A TW I615707 B TWI615707 B TW I615707B
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佩瑞 V 李
提摩西 P 芬克拜納
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美光科技公司
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    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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Abstract

本發明之實例提供用於錯誤碼計算之設備及方法。該設備可包含耦合至感測線之記憶體胞之一陣列。該設備可包含一控制器，該控制器經組態以控制耦合至該等感測線之一感測電路，以在不經由一輸入/輸出(I/O)線傳送資料之情況下執行若干運算。該感測電路可經控制以計算儲存於該記憶體胞陣列中之資料之一錯誤碼且比較該錯誤碼與該資料之一初始錯誤碼以判定該資料是否已被修改。

Description

用於錯誤碼計算之設備及方法
本發明大體上係關於半導體記憶體設備及方法，且更特定言之係關於與在感測電路上計算錯誤碼相關之設備及方法。
記憶體裝置通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型的記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可在未供電時藉由保持儲存資料而提供永久性資料，且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM))等。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干處理資源(例如，一或多個處理器)。一處理器可包括若干功能單元(例如，在本文中稱為功能單元電路)，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或一組合邏輯區塊，例如，其等可執 行指令以對資料(例如一或多個運算元)執行邏輯運算(諸如「及」、「或」、「非」、「反及」、「反或」及「互斥或」邏輯運算)。
一電子系統中之若干組件可涉及將指令提供至功能單元電路來執行。指令可由(例如)諸如一控制器及/或主機處理器之一處理資源產生。可將資料(例如將對其執行指令以執行邏輯運算之運算元)儲存於可由功能單元電路存取之一記憶體陣列中。指令及/或資料可自該憶體陣列擷取，且在功能單元電路開始對資料執行指令之前排序及/或緩衝。此外，因為可透過功能單元電路以一或多個時脈循環執行不同類型的運算，所以亦可排序及/或緩衝該等運算及/或資料之中間結果。
在諸多例項中，處理資源(例如處理器及/或相關聯之功能單元電路)可位於記憶體陣列之外部，且可(例如經由處理資源與記憶體陣列之間的一匯流排)存取資料以執行指令。資料可經由一匯流排從該記憶體陣列移動至該記憶體陣列外部的暫存器。
處理資源可用作安全目的。即，處理資源可用來判定一裝置是否已成為一安全漏洞之目標。
100‧‧‧計算系統
110‧‧‧主機
111‧‧‧虛線
118‧‧‧模組
120‧‧‧記憶體裝置
120-1至120-N‧‧‧記憶體裝置
130‧‧‧記憶體陣列
140‧‧‧記憶體控制器
140-0至140-7‧‧‧記憶體控制器
141‧‧‧高速介面(HSI)
141-1至141-N‧‧‧高速介面(HSI)
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧I/O電路
145‧‧‧庫仲裁器
145-1至145-N‧‧‧庫仲裁器
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧資料匯流排
157‧‧‧帶外(OOB)匯流排
157-N‧‧‧帶外(OOB)匯流排
160‧‧‧邏輯
161‧‧‧局域緩衝器
170‧‧‧邏輯電路
171‧‧‧快取區
202-1、202-2‧‧‧電晶體
203-1、203-2‧‧‧電容器
205-1、205-2‧‧‧資料線/感測線
206‧‧‧感測放大器
207-1、207-2‧‧‧傳遞閘
213‧‧‧邏輯運算選擇邏輯/汲入電晶體
214‧‧‧平衡電路
215‧‧‧鎖存器
224‧‧‧電晶體
225-1、225-2‧‧‧電晶體
226‧‧‧平衡(EQ)控制信號線
227-1、227-2‧‧‧n通道電晶體
229-1、229-2‧‧‧p通道電晶體
230‧‧‧記憶體陣列
231‧‧‧運算組件
250‧‧‧感測電路
264‧‧‧次鎖存器
305-1、305-2‧‧‧感測線
306‧‧‧感測放大器
307-1、307-2‧‧‧傳遞閘
313‧‧‧邏輯運算選擇邏輯
331‧‧‧運算組件
342‧‧‧交換電晶體
350-1、350-2‧‧‧隔離電晶體
352‧‧‧邏輯選擇電晶體
354‧‧‧邏輯選擇電晶體
362‧‧‧邏輯選擇電晶體
364‧‧‧邏輯選擇電晶體
444‧‧‧起始資料值
445‧‧‧起始資料值
447‧‧‧列
475‧‧‧連接路徑
476‧‧‧列
477‧‧‧列
478‧‧‧列
479‧‧‧列
480‧‧‧標頭
520‧‧‧記憶體裝置
543‧‧‧通道控制器
547‧‧‧級啟用位元(接腳)
549‧‧‧16個SQ(狀態輸出/接腳)
551‧‧‧4個SQS(狀態輸出選通)
557‧‧‧帶外(OOB)匯流排
643‧‧‧通道控制器
647‧‧‧級啟用位元
649‧‧‧16個SQ(狀態輸出)/狀態輸出位元
651‧‧‧四(4)個SQS(狀態輸出選通)/SQS選通接腳
657‧‧‧帶外(OOB)匯流排/單向狀態匯流排
743‧‧‧通道控制器
747‧‧‧級啟用輸入
757‧‧‧帶外(OOB)匯流排
820-1至820-16‧‧‧記憶體裝置
843‧‧‧通道控制器
857‧‧‧帶外(OOB)匯流排
A‧‧‧運算組件中之資料值
B‧‧‧感測放大器中之資料值
FF‧‧‧信號控制線/控制信號
FT‧‧‧信號控制線/控制信號
ISO‧‧‧信號控制線/控制信號
Pass‧‧‧邏輯運算選擇邏輯信號
Pass*‧‧‧邏輯運算選擇邏輯信號
TF‧‧‧信號控制線/控制信號
TT‧‧‧信號控制線/控制信號
圖1A係根據本發明之若干實施例之呈包含一記憶體裝置之一計算系統之形式之一設備之一方塊圖。
圖1B係根據本發明之若干實施例之呈包含一記憶體裝置之一計算系統之形式之一設備之一方塊圖。
圖2係根據本發明之若干實施例之一記憶體裝置之一庫之一方塊圖。
圖3係繪示根據本發明之若干實施例之至一記憶體裝置之感測電路之 一示意圖。
圖4係繪示根據本發明之若干實施例之由圖3中所示之一感測電路實施之可選擇邏輯運算結果之一邏輯表。
圖5至圖8繪示根據本發明之一記憶體裝置與一主機之間之經由一通道控制器之一高速介面之若干實施例。
本發明包含與在感測電路上計算錯誤碼相關之設備及方法。在若干實施例中，一設備包括耦合至感測線且儲存資料之記憶體胞之一陣列。設備亦包括感測電路，該感測電路耦合至感測線且經組態以執行指令以計算資料之一錯誤碼且比較該錯誤碼與資料之一初始錯誤碼以判定資料是否已被修改。
如本文中所用，一錯誤碼係用來判定儲存於陣列中之資料是否在一給定時段內已被修改之一碼。判定儲存於陣列中之資料是否已被修改可包含比較對應於儲存於陣列中之相同資料之兩個不同錯誤碼。例如，可在一第一時間處計算一第一錯誤碼且可在一第二時間處計算一第二錯誤碼。比較第一錯誤碼與第二錯誤碼可包含判定資料在開始於第一時間及終止於第二時間之時段期間是否已被修改。可如將在下文所述般從資料計算錯誤碼。
可經由併入至一記憶體陣列之感測電路中之複數個處理資源而計算第一錯誤碼及/或第二錯誤碼。例如，一些記憶體陣列可耦合至包括複數個感測組件之感測電路，該複數個感測組件各自對應於陣列之各自複數個感測線之一者且用作各自複數個處理資源(例如，複數個1位元處理器)之一者。在各種例項中，複數個1位元處理器可對儲存於一記憶體陣列中之 資料並行運算。資料可經儲存，使得一特定資料元素(例如，字組)之資料單元(例如，位元)之各者儲存於對應於一特定處理資源之記憶體空間中之連續位址處。以此方式，在包括16K行之一陣列中，16K垂直儲存之資料元素可由對應的16K 1位元處理器並行處理。
除其他益處外，本發明之實施例可提供諸如與先前方法相比以一更有效方式及/或使用較少的電路來產生一錯誤碼且判定資料是否已變化之益處。在本發明之以下實施方式中，參考形成本發明之一部分且其中藉由繪示而展示本發明之一或多項實施例可如何實踐之隨附圖式。此等實施例被足夠詳細地描述以使一般技術者能夠實踐本發明之該等實施例，且應理解：可利用其他實施例，且可在不脫離本發明之範疇之情況下作出程序、電及/或結構變化。如本文中所使用，標示符「N」、「X」、「Y」等(尤其相對於圖式中之參考數字)指示：可包含如此標示之若干特定特徵。如本文中所使用，「若干」特定事物可係指此等事物之一或多者(例如，若干記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖式遵循一編號慣例，其中首位數字對應於圖式圖號且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字而識別不同圖之間之類似元件或組件。例如，130可指涉圖1A中之元件「30」，且一類似元件可在圖2B中指涉為230。如將瞭解，可添加、交換及/或剔除本文中在各種實施例中所展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對尺度意欲繪示本發明之某些實施例，且不應被視為限制性意義。
圖1A係根據本發明之若干實施例之呈包含一記憶體裝置120之一計算系統100之形式之一設備之一方塊圖。如本文中所用，一記憶體裝置 120、記憶體控制器140、記憶體陣列130、感測電路150及邏輯電路170亦可被單獨視為一「設備」。
系統100包含一主機110，該主機110耦合(例如，連接)至包含一記憶體陣列130之記憶體裝置120。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶卡讀取器，以及各種其他類型的主機。主機110可包含一系統主機板及/或背板且可包含若干處理資源(例如，一或多個處理器、微處理器或一些其他類型的控制電路)。系統100可包含個別積體電路，或主機110及記憶體裝置120兩者可在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其之一部分。儘管圖1A及圖1B中所示之實例繪示具有一范紐曼(Von Neumann)架構之一系統，然本發明之實施例可以非范紐曼架構實施，其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等)。
為明確起見，系統100已被簡化以關注與本發明具有特定相關性之特徵。記憶體陣列130可係(例如)DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(本文中可稱為字線或選擇線)耦合之列及由感測線(本文中可稱為資料線或數位線)耦合之行之記憶體胞。儘管圖1中展示一單一陣列130，然實施例不受限於此。例如，記憶體裝置120可包含若干陣列130(例如，若干DRAM胞庫、NAND快閃胞庫等)。
記憶體裝置120包含用以鎖存經由一匯流排156(例如，一I/O匯流排)透過I/O電路144提供之位址信號之位址電路142。狀態及/或例外資訊可透 過包含一帶外(OOB)匯流排之一高速介面(HSI)自記憶體裝置120上之控制器140提供至一通道控制器，狀態及/或例外資訊繼而可自通道控制器提供至主機110。控制器140可包含用於儲存資料之一快取區171。快取區171可包含若干記憶體胞(例如，SRAM胞陣列)及解碼電路(例如，多工器、閘極及列解碼器)。位址信號透過位址電路142接收，且藉由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。位址信號亦可提供至控制器140。可藉由使用感測電路150感測資料線上之電壓及/或電流變化而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取及鎖存一資料頁(例如，列)。I/O電路144可用於經由資料匯流排156與主機110進行雙向資料通信。寫入電路148用來將資料寫入至記憶體陣列130。
控制器140(例如，庫控制邏輯及/或排序器)解碼由控制匯流排154自主機110提供之信號。此等信號可包含用以控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制器140負責執行來自主機110之指令且對陣列130存取進行排序。記憶體控制器140可為一狀態機、一排序器或一些其他類型的控制器。控制器140可控制一陣列(例如，記憶體陣列130)中之移位資料(例如，右或左)，以及提供至感測電路150及邏輯170之使感測電路150及邏輯170能夠藉由執行邏輯運算而計算錯誤碼之若干指令。
感測電路150之實例可包括若干感測放大器及若干對應的運算組件，其等可用作且在本文中稱為累加器且可用來(例如，對與互補資料線相關聯之資料)執行邏輯運算。
在若干實施例中，感測電路150可用來使用儲存於陣列130中之資料 作為輸入而執行邏輯運算，且將邏輯運算之結果儲存回至陣列130而不經由一感測線位址存取傳送資料(例如，不觸發一行解碼信號)。因而，各種計算功能可使用感測電路150且在感測電路150內執行，而非(或結合)藉由感測電路外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或定位於裝置120上(例如，在控制器140上或別處)之其他處理電路，諸如ALU電路)執行。
在各種先前方法中，例如與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由局域I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含若干暫存器且將使用運算元執行計算功能，且將經由I/O線將結果傳送回至陣列。相比之下，在本發明之若干實施例中，感測電路150經組態以對儲存於記憶體陣列130中之資料執行邏輯運算且將結果儲存回至記憶體陣列130，而不啟用耦合至感測電路150之一I/O線(例如，一局域I/O線)。感測電路150可形成於與陣列之記憶體胞之間距上。額外邏輯電路170可耦合至感測電路150且可用來儲存(例如，快取及/或緩衝)本文中描述之運算之結果。
因而，在若干實施例中，陣列130及感測電路150外部之電路不必執行計算功能，此係因為感測電路150可執行適當邏輯運算以執行此等計算功能，而無需使用一外部處理資源。因此，感測電路150可用來至少在某種程度上補充及/或取代此一外部處理資源(或至少此一外部處理資源之帶寬消耗)。
然而，在若干實施例中，感測電路150可用來執行除由一外部處理資源(例如，主機110)執行之邏輯運算外之邏輯運算(例如，以執行指令)。例如，主機110及/或感測電路150可限於僅執行特定邏輯運算及/或特定數目 個邏輯運算。
啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至該I/O線之一源極/汲極之一電晶體。然而，實施例不限於不啟用一I/O線。例如，在若干實施例中，感測電路(例如，150)可用來執行邏輯運算而不啟用陣列之行解碼線；然而，除傳送回至陣列130之外，可啟用(若干)局域I/O線以將一結果傳送至一適合位置(例如，至一外部暫存器)。
在若干實例中，記憶體陣列130可儲存可經監測以判定資料是否已被修改之資料。儲存於記憶體陣列130中之資料可包含敏感型資料。如本文中所用，敏感型資料描述放置於記憶體中且固定(例如，未經換出)之資料。固定資料包含在一給定時段內未經修改之資料。敏感型資料可包含密碼、文件及檔案，以及其他類型的敏感型資料。敏感型資料亦可包含碼儲存。如本文中所用，碼儲存包含可由一主機110及/或由感測電路150以及其他處理資源執行之靜態機器可執行指令。靜態機器可執行指令係指不變化之機器可執行指令。碼儲存可包含例如一作業系統或作業系統(OS)之部分。例如，敏感型資料可包含網路服務、一任務排程器、記憶體管理單元及/或一核心，以及OS之其他部分。
主機110可將指令儲存於記憶體陣列130中以提供判定記憶體陣列130中之資料是否已被修改之能力。主機110亦可藉由指示控制器140起始感測電路150中之經儲存之指令之執行而起始經儲存之指令之執行。主機110可提供對應於陣列中之記憶體胞之一位址範圍。經儲存之指令可經執行以監測由所提供之位址範圍識別之記憶體胞，以判定記憶體陣列130中之資料是否已被修改。主機110可將位址範圍提供至控制器140。
例如，作為一開機序列之部分，主機110可將一OS儲存於記憶體中。主機110可將其中開機序列及/或OS系統儲存於記憶體中之位址範圍提供至控制器140。主機110亦可將資料儲存於記憶體中且將其中資料儲存於記憶體中之一位址範圍提供至控制器140。
主機110亦可向控制器140指示控制器140及/或感測電路150可回應於經監測之資料已被修改之一判定而實施之若干回應。在若干實例中，主機110可實施對經監測之資料已被修改之一判定之一回應。例如，主機110可停止系統100。停止系統100可包含中斷主機110、控制器140及/或感測電路150上之指令之執行。
控制器140可自記憶體陣列130接收記憶體位址範圍且可擷取指令(PIM指令)以判定儲存於對應於記憶體位址範圍之記憶體胞中之資料是否已被修改。控制器140可將PIM指令提供至感測電路150以判定經儲存之資料是否已被修改。
控制器140可一次性及/或連續地將PIM指令提供至感測電路150。例如，控制器140可以特定時間間隔重複地將PIM指令提供至感測電路150。例如，一時間間隔可係一秒以及其他時間間隔，使得控制器140可每秒將PIM指令提供至感測電路150。
若判定敏感型資料已被修改，則控制器140回應判定。例如，控制器140可通知主機110：停止PIM指令之進一步執行、開始不同數目之PIM指令之執行及/或繼續監測敏感型資料。控制器140可經由一資料收集系統而與主機110通信。資料收集系統可包含諸如控制匯流排154、OOB 157及/或資料匯流排156之一高速介面。資料收集系統亦可包含具有未落入經監測之記憶體位址範圍內之一位址之記憶體胞。例如，控制器140可將敏感 型資料已被修改之一通知儲存於記憶體陣列130之記憶體胞中。主機110可監測記憶體陣列130之記憶體胞以判定資料是否已被修改。
感測電路150可接收並執行由控制器140提供之指令。感測電路150可計算一錯誤碼以判定敏感型資料是否已被修改。一錯誤碼可包含經由循環冗餘檢查(CRC)而產生之一檢查值及/或經由一雜湊函數而產生之一訊息摘要，以及其他錯誤碼。錯誤碼可表示敏感型資料，使得敏感型資料之一變化可導致錯誤碼之一變化。
錯誤碼可自敏感型資料產生。即，敏感型資料可經操縱以產生錯誤碼。在若干實例中，可針對敏感型資料之不同部分產生一不同錯誤碼。例如，可針對敏感型資料之一第一部分產生一第一錯誤碼且可針對敏感型資料之一第二部分產生一第二錯誤碼。敏感型資料之部分可與記憶體陣列130之結構相關。例如，敏感型資料之一部分可包含儲存於耦合至一存取線之記憶體胞中之資料。使得例如儲存於耦合至一第一存取線之記憶體胞中之資料可用來產生一第一錯誤碼且儲存於耦合至一第二存取線之記憶體胞中之資料可用來產生一第二錯誤碼。在若干實例中，在一特定時間處自敏感型資料產生之複數個錯誤碼可經組合以產生敏感型資料之一個錯誤碼。例如，表示敏感型資料之一第一部分之第一錯誤碼及表示敏感型資料之一第二部分之一第二錯誤碼可經組合以產生表示敏感型資料之一錯誤碼。
可以若干不同時間間隔產生錯誤碼。例如，可在一第一時間(例如，t1)處回應於將敏感型資料儲存於記憶體陣列130中而產生敏感型資料之一第一錯誤碼。可在一第二時間(例如，t2)處回應於來自主機110之一請求而產生敏感型資料之一第二錯誤碼。經產生之錯誤碼可儲存於記憶體陣列 130及/或快取區171中，以及用於經產生之錯誤碼之其他可能儲存位置。可自記憶體陣列130擷取經產生之錯誤碼以比較該錯誤碼與最新產生的錯誤碼。例如，第一錯誤碼可經產生且儲存於記憶體陣列130中。第二錯誤碼可經產生且儲存於感測電路150(例如，圖2中之運算組件231)中。第一錯誤碼可自記憶體陣列130擷取且儲存於感測電路150(例如，圖2中之感測放大器206)中。可在感測電路150上比較第一錯誤碼與第二錯誤碼。
可比較錯誤碼以判定第一錯誤碼及第二錯誤碼是否係一相同錯誤碼。即，可比較錯誤碼以判定錯誤碼在產生第一錯誤碼及產生第二錯誤碼之時間間隔內是否已變化。錯誤碼之一變化可指示敏感型資料已被修改。敏感型資料之一變化可係由例如惡意軟體產生之一非所要變化。錯誤碼之一變化亦可指示系統之一故障。系統可回應於例如系統中之錯誤而發生故障。
感測電路150可在不經由一輸入/輸出(I/O)線傳送資料之情況下藉由執行若干「及」運算、「或」運算、「移位」運算及/或「反相」運算以及其他邏輯運算而計算一錯誤碼及/或比較錯誤碼。在圖3及圖4中描述使用感測電路150來實施「及」運算、「或」運算、「移位」運算及/或「反相」運算。
經執行以計算一錯誤碼及/或比較錯誤碼之邏輯運算可在感測電路150上不間斷地執行。即，可執行第一數目之邏輯運算以計算一錯誤碼及/或比較錯誤碼，而不停止第一數目之邏輯運算之執行以執行用以執行與錯誤碼之計算及/或錯誤碼之比較無關之不同動作之第二數目之邏輯運算。
用以計算一錯誤碼及/或比較錯誤碼之第一數目之邏輯運算之執行可分配於第二數目之邏輯運算之一執行之間。例如，來自第一數目之邏輯運 算之一第一群組的邏輯運算可在來自第二數目之邏輯運算之一第一群組的邏輯運算執行之前執行。來自第一數目之邏輯運算之一第二群組的邏輯運算可在來自第二數目之邏輯運算之第一群組的邏輯運算執行之後執行。
在若干實例中，作為執行一不同動作之邏輯運算之部分，判定資料是否已被修改可包含計算錯誤碼及/或比較錯誤碼。例如，作為陣列130之一刷新之部分，可比較錯誤碼及/或可計算錯誤碼。
執行儲存於記憶體陣列130中之資料之一刷新可包含將資料儲存於感測電路150中。記憶體控制器可判定經刷新之記憶體胞是否落入由主機110提供之記憶體位址範圍內。若記憶體胞未落入記憶體位址範圍內，則可繼續刷新其他記憶體胞。若記憶體胞在記憶體位址範圍內，則針對儲存於在記憶體位址範圍內之記憶體胞中之資料，可產生一錯誤碼且可比較錯誤碼。
一刷新可包含將資料儲存於感測電路150中。一旦將資料儲存於感測電路150中，則可針對經儲存之資料產生一錯誤碼。可比較該錯誤碼與資料之一先前產生的錯誤碼以判定資料是否已被修改。
作為刷新之部分，判定資料是否已被修改可分別縮短刷新資料及判定資料是否已被修改所需之時間，因為兩個動作(例如，刷新及判定資料是否已被修改)包含將資料儲存於感測電路150中。一次性將資料儲存於感測電路150中以刷新資料及判定資料是否已被修改減少將資料儲存於感測電路150中之次數，此繼而縮短刷新資料及判定資料是否已被修改所花費之時間。
圖1B係根據本發明之若干實施例之呈包含經由一通道控制器143而耦合至一主機110之複數個記憶體裝置120-1、...、120-N之一計算系統之形 式之一設備架構之一方塊圖。在至少一項實施例中，通道控制器143可以一整合方式耦合至複數個記憶體裝置120-1、...、120-N，而呈例如與複數個記憶體裝置120-1、...、120-N形成於相同晶片上之一模組118之形式。在一替代實施例中，通道控制器143可與主機110整合(如由虛線111繪示)，例如與複數個記憶體裝置120-1、...、120-N形成於不同晶片上。如圖1A中所描述，通道控制器143可經由一控制匯流排(例如，位址及控制(A/C)匯流排)154而耦合至複數個記憶體裝置120-1、...、120-N之各者，該控制匯流排154繼而可耦合至主機110。如圖1A中所描述，通道控制器143亦可經由一資料匯流排156而耦合至複數個記憶體裝置120-1、...、120-N之各者，該資料匯流排156繼而可耦合至主機110。此外，如結合圖5至圖8更多地描述，通道控制器143可經由與一高速介面(HSI)141相關聯之一OOB匯流排157而耦合至複數個記憶體裝置120-1、...、120-N之各者，該OOB匯流排157經組態以將狀態、例外及其他資料資訊報告至通道控制器143以與主機110交換。例如，通道控制器143可通知主機110：一第一錯誤碼及一第二錯誤碼並非係相同的，從而指示儲存於特定數目個記憶體胞中之資料已被修改。通道控制器143可經由控制匯流排154、資料匯流排156及/或OOB匯流排157通知主機110。
如圖1B中所示，通道控制器143可自與複數個記憶體裝置120-1、...、120-N之各者中之一庫仲裁器145相關聯之一高速介面(HSI)(本文中亦稱為一狀態通道介面)141接收狀態及例外資訊。在圖1B之實例中，複數個記憶體裝置120-1、...、120-N之各者可包含用以運用複數個庫(例如，Bank零(0)、Bank一(1)、...、Bank六(6)、Bank七(7)等)排序控制及資料之一庫仲裁器145。複數個庫(Bank 0、...、Bank 7)之各者可包含如 結合圖1A所描述之一記憶體控制器140及其他組件(包含一記憶體胞陣列130及感測電路150、周邊邏輯170等)。
即，複數個記憶體裝置120-1、...、120-N中之複數個庫(例如，Bank 0、...、Bank 7)之各者可包含圖1A中之用以鎖存經由一資料匯流排156(例如，一I/O匯流排)透過I/O電路144提供之位址信號之位址電路142。狀態、例外資訊及/或儲存於特定數目個記憶體胞中之資料已變化之一通知可使用OOB匯流排157自記憶體裝置120上之記憶體控制器140提供至通道控制器143，繼而可自複數個記憶體裝置120-1、...、120-N提供至主機110。針對複數個庫(例如，Bank 0、...、Bank 7)之各者，位址信號可透過圖1A中之位址電路142接收，且藉由圖1A中之一列解碼器146及一行解碼器152解碼以存取圖1A中之記憶體陣列130。可藉由使用圖1A中之感測電路150感測資料線上之電壓及/或電流變化而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取及鎖存一資料頁(例如，列)。圖1A中之I/O電路144可用於經由資料匯流排156與主機110進行雙向資料通信。圖1A中之寫入電路148可用來將資料寫入至記憶體陣列130，且OOB匯流排157可用來將狀態、例外及其他資料資訊報告至通道控制器143。
通道控制器143可包含用以儲存程式指令之一或多個局域緩衝器161，且可包含用以分配各各自庫之陣列中之複數個位置(例如，子陣列)以儲存與複數個記憶體裝置120-1、...、120-N之各者之操作相關聯之各種庫之庫命令及引數(PIM命令)之邏輯160。通道控制器143可將命令(例如，PIM命令)調度至複數個記憶體裝置120-1、...、120-N以將該等程式指令儲存於一記憶體裝置之一給定庫內。
如上文結合圖1A所描述，記憶體陣列130可為例如一DRAM陣列、 SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(本文中可稱為字線或選擇線)耦合之列及由感測線(本文中可稱為資料線或數位線)耦合之行之記憶體胞。
如圖1A中，與一給定記憶體裝置120-1、...、120-N中之任何特定庫Bank 0、...、Bank 7相關聯之一記憶體控制器140(例如，庫控制邏輯及/或排序器)可解碼由控制匯流排154自主機110提供之信號。此等信號可包含用以控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，記憶體控制器140負責執行來自主機110之指令。且如上文，記憶體控制器140可為一狀態機、一排序器或一些其他類型的控制器。即，控制器140可控制一陣列(例如，記憶體陣列130)中之移位資料(例如，右或左)。
圖2係繪示根據本發明之若干實施例之感測電路250之一示意圖。感測電路250可對應於圖1A中所示之感測電路150。感測電路250之感測放大器206可對應於圖2中所示之感測放大器206，且感測電路250之運算組件231可對應於感測電路(包含運算組件)。
一記憶體胞包括一儲存元件(例如，電容器)及一存取裝置(例如，電晶體)。例如，一第一記憶體胞包括電晶體202-1及電容器203-1，且一第二記憶體胞包括電晶體202-2及電容器203-2，等等。在此實例中，記憶體陣列230係1T1C(一電晶體一電容器)記憶體胞之一DRAM陣列。在若干實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於胞中之資料破壞該資料，使得最初儲存於胞中之資料在讀取之後被刷新)。
記憶體陣列230之胞可配置成由字線204-X(Row X)、204-Y(Row Y)等耦合之列及由互補感測線對(例如，資料線DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_)耦合之行。對應於各對互補感測線之個別感測線亦可分別稱為資料線205-1(D)及205-2(D_)。儘管圖2中僅展示一對互補資料線，然本發明之實施例不限於此，且一記憶體胞陣列可包含記憶體胞及/或資料線之額外行(例如，4096個、8192個、16384個等)。
記憶體胞可耦合至不同資料線及/或字線。例如，一電晶體202-1之一第一源極/汲極區域可耦合至資料線205-1(D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-X。一電晶體202-2之一第一源極/汲極區域可耦合至資料線205-2(D_)，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-Y。胞板(如圖2中所示)可耦合至電容器203-1及203-2之各者。胞板可為可在各種記憶體陣列組態中施加一參考電壓(例如，接地)之一共同節點。
根據本發明之若干實施例，記憶體陣列230耦合至感測電路250。在此實例中，感測電路250包括對應於記憶體胞之各自行(例如，耦合至各自互補資料線對)之一感測放大器206及一運算組件231。感測放大器206可耦合至互補感測線對205-1及205-2。運算組件231可經由傳遞閘207-1及207-2耦合至感測放大器206。傳遞閘207-1及207-2之閘極可耦合至邏輯運算選擇邏輯213。
邏輯運算選擇邏輯213可經組態以包含：傳遞閘邏輯，其用於控制將未轉置之互補感測線對耦合於感測放大器206與運算組件231之間(如圖2中 所示)之傳遞閘；及/或交換閘邏輯，其用於控制將經轉置之互補感測線對耦合於感測放大器206與運算組件231之間之交換閘。邏輯運算選擇邏輯213亦可耦合至互補感測線對205-1及205-2。邏輯運算選擇邏輯213可經組態以基於一選定邏輯運算而控制傳遞閘207-1及207-2之連續性，如下文針對邏輯運算選擇邏輯413之各種組態所詳細描述。
感測放大器206可經操作以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存器，其在本文中可稱為一主鎖存器。在圖2中繪示之實例中，對應於感測放大器206之電路包括一鎖存器215，該鎖存器215包含耦合至一對互補資料線D 205-1及D_205-2之四個電晶體。然而，實施例不限於此實例。鎖存器215可為一交叉耦合鎖存器(舉例而言，諸如n通道電晶體(例如，NMOS電晶體)227-1及227-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)229-1及229-2之另一對電晶體之閘極交叉耦合)。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可稱為一主鎖存器。
在操作中，當感測(例如，讀取)一記憶體胞時，資料線205-1(D)或205-2(D_)之一者上之電壓將略大於資料線205-1(D)或205-2(D_)之另一者上之電壓。可將一ACT信號及RNL*信號驅動為降以啟用(例如，觸發)感測放大器206。與PMOS電晶體229-1或229-2之一者相比，具有較低電壓之資料線205-1(D)或205-2(D_)將在更大程度上接通PMOS電晶體229-1或229-2之另一者，藉此與將資料線205-1(D)或205-2(D_)驅動為高相比，在更大程度上將具有較高電壓之另一資料線205-1(D)或205-2(D_)驅動為高。
類似地，與NMOS電晶體227-1或227-2之一者相比，具有較高電壓 之資料線205-1(D)或205-2(D_)將在更大程度上接通NMOS電晶體227-1或227-2之另一者，藉此與將資料線205-1(D)或205-2(D_)驅動為降相比，在更大程度上將具有較低電壓之另一資料線205-1(D)或205-2(D_)驅動為降。因此，在一短暫延遲之後，透過流出電晶體(source transistor)211將具有略大電壓之資料線205-1(D)或205-2(D_)驅動為供應電壓之電壓VCC，且透過汲入電晶體(sink transistor)213將另一資料線205-1(D)或205-2(D_)驅動為參考電壓之電壓(例如，接地)。因此，交叉耦合NMOS電晶體227-1及227-2以及PMOS電晶體229-1及229-2用作一感測放大器對，其等放大資料線205-1(D)及205-2(D_)上之差動電壓且操作以鎖存自選定記憶體胞感測之一資料值。如本文中所使用，感測放大器206之交叉耦合鎖存器可稱為一主鎖存器215。
實施例不限於圖2中繪示之感測放大器206組態。作為一實例，感測放大器206可為電流模式感測放大器及/或單端感測放大器(例如，耦合至一資料線之感測放大器)。再者，本發明之實施例不限於諸如圖2中所示之架構之一折疊資料線架構。
感測放大器206可連同運算組件231一起操作以使用來自一陣列之資料作為輸入而執行各種邏輯運算。在若干實施例中，可將一邏輯運算之結果儲存回至陣列而不經由一資料線位址存取傳送資料(例如，不觸發一行解碼信號，使得資料經由局域I/O線傳送至陣列及感測電路外部之電路)。因而，與各種先前方法相比，本發明之若干實施例可使用較少電力實現執行邏輯運算及其相關聯之計算功能。另外，由於若干實施例無需跨I/O線傳送資料以執行計算功能(例如，在記憶體與離散處理器之間)，故與先前方法相比，若干實施例可實現一增加的並行處理能力。例如，聯合運算組 件231，感測放大器206可操作以計算儲存於一陣列中之資料之一錯誤碼且比較該錯誤碼與資料之一初始錯誤碼以判定資料是否已被修改。
感測放大器206進一步可包含平衡電路214，該平衡電路214可經組態以平衡資料線205-1(D)及205-2(D_)。在此實例中，平衡電路214包括耦合於資料線205-1(D)與205-2(D_)之間之一電晶體224。平衡電路214亦包括電晶體225-1及225-2，其等各具有耦合至一平衡電壓(例如，VDD/2)之一第一源極/汲極區域，其中VDD係與陣列相關聯之供應電壓。電晶體225-1之一第二源極/汲極區域可耦合資料線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合資料線205-2(D_)。電晶體224、225-1及225-2之閘極可耦合在一起且耦合至一平衡(EQ)控制信號線226。因而，啟動EQ啟用電晶體224、225-1及225-2，此將資料線205-1(D)及205-2(D_)有效地短路在一起且短路至一平衡電壓(例如，VCC/2)。
儘管圖2展示包括平衡電路214之感測放大器206，然實施例不限於此，且平衡電路214可與感測放大器206離散地實施、以與圖2中所示之組態不同之一組態實施或完全不實施。
如下文進一步描述，在若干實施例中，感測電路(例如，感測放大器206及運算組件231)可經操作以執行一選定邏輯運算且最初將結果儲存於感測放大器206或運算組件231之一者中，而不經由一I/O線自感測電路傳送資料(例如，不經由例如一行解碼信號之啟動執行一資料線位址存取)。
邏輯運算(例如，涉及資料值之布林邏輯函數)之執行係基本及常用的。在許多較高階函數中使用布林邏輯函數。因此，用改良的邏輯運算實現之速度及/或功率效率可轉化成較高階功能性之速度及/或功率效率。
如圖2中所示，運算組件231亦可包括一鎖存器，該鎖存器在本文中 可稱為一次鎖存器264。次鎖存器264可以類似於上文關於主鎖存器215描述之方式之一方式組態及操作，惟包括次鎖存器之交叉耦合p通道電晶體(例如，PMOS電晶體)對可使其等各自源極耦合至一供應電壓(例如，VDD)，且次鎖存器之交叉耦合n通道電晶體(例如，NMOS電晶體)對可使其等各自源極選擇性地耦合至一參考電壓(例如，接地)，使得連續啟用次鎖存器除外。運算組件之組態不限於圖2中在231處展示之組態，且下文進一步描述各種其他實施例。
圖3係繪示根據本發明之若干實施例之能夠實施一XOR邏輯運算之感測電路之一示意圖。圖3展示耦合至一對互補感測線305-1及305-2之一感測放大器306，及經由傳遞閘307-1及307-2耦合至感測放大器306之一運算組件331。圖3中所示之感測放大器306可對應於圖2中所示之感測放大器206。圖3中所示之運算組件331可對應於例如圖1A中所示之感測電路(包含運算組件)150。圖3中所示之邏輯運算選擇邏輯313可對應於例如圖4中所示之邏輯運算選擇邏輯413。
傳遞閘307-1及307-2之閘極可受控於一邏輯運算選擇邏輯信號Pass。例如，邏輯運算選擇邏輯之一輸出可耦合至傳遞閘307-1及307-2之閘極。運算組件331可包括經組態以使資料值左移位及右移位之一可載入移位暫存器。
圖3中所示之感測電路亦展示耦合至若干邏輯選擇控制輸入控制線(包含ISO、TF、TT、FT及FF)之一邏輯運算選擇邏輯313。自邏輯選擇控制輸入控制線上之邏輯選擇控制信號之條件以及在經由確證ISO控制信號啟用隔離電晶體時存在於互補感測線對305-1及305-2上之資料值而判定自複數個邏輯運算選擇一邏輯運算。
根據各種實施例，邏輯運算選擇邏輯313可包含四個邏輯選擇電晶體：邏輯選擇電晶體362，其耦合於交換電晶體342之閘極與一TF信號控制線之間；邏輯選擇電晶體352，其耦合於傳遞閘307-1及307-2之閘極與一TT信號控制線之間；邏輯選擇電晶體354，其耦合於傳遞閘307-1及307-2之閘極與一FT信號控制線之間；及邏輯選擇電晶體364，其耦合於交換電晶體342之閘極與一FF信號控制線之間。邏輯選擇電晶體362及352之閘極透過隔離電晶體350-1(具有耦合至一ISO信號控制線之一閘極)耦合至真感測線。邏輯選擇電晶體364及354之閘極透過隔離電晶體350-2(亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線。
存在於互補感測線對305-1及305-2上之資料值可經由傳遞閘307-1及307-2載入至運算組件331中。運算組件331可包括一可載入移位暫存器。當傳遞閘307-1及307-2開啟時，互補感測線對305-1及305-2上之資料值被傳遞至運算組件331且藉此被載入至可載入移位暫存器中。互補感測線對305-1及305-2上之資料值可為在觸發感測放大器時儲存於感測放大器306中之資料值。邏輯運算選擇邏輯信號Pass為高以開啟傳遞閘307-1及307-2。
ISO、TF、TT、FT及FF控制信號可操作以基於感測放大器306中之資料值(「B」)及運算組件331中之資料值(「A」)選擇一邏輯函數進行實施。特定言之，ISO、TF、TT、FT及FF控制信號經組態以選擇邏輯函數來獨立於存在於互補感測線對305-1及305-2上之資料值實施，然而所實施邏輯運算之結果可取決於存在於互補感測線對305-1及305-2上之資料值。即，ISO、TF、TT、FT及FF控制信號選擇邏輯運算來直接實施，此係因為存在於互補感測線對305-1及305-2上之資料值未被傳遞穿過邏輯以操作 傳遞閘307-1及307-2之閘極。
另外，圖3展示經組態以在感測放大器306與運算組件331之間交換互補感測線對305-1及305-2之定向之交換電晶體342。當交換電晶體342開啟時，交換電晶體342之感測放大器306側上之互補感測線對305-1及305-2上之資料值相反耦合至交換電晶體342之運算組件331側上之互補感測線對305-1及305-2，且藉此載入至運算組件331之可載入移位暫存器中。
當ISO控制信號線被啟動且TT控制信號在真感測線上之資料值為「1」之情況下被啟動(例如，為高)或FT控制信號在互補感測線上之資料值為「1」之情況下被啟動(例如，為高)時，邏輯運算選擇邏輯信號Pass可被啟動(例如，為高)以開啟傳遞閘307-1及307-2(例如，傳導)。
真感測線上之資料值係一「1」開啟邏輯選擇電晶體352及362。互補感測線上之資料值係一「1」開啟邏輯選擇電晶體354及364。若ISO控制信號或對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至之感測線)上之各自TT/FT控制信號或資料值並非為高，則傳遞閘307-1及307-2將不會由一特定邏輯選擇電晶體開啟。
當ISO控制信號線被啟動且TF控制信號在真感測線上之資料值為「1」之情況下被啟動(例如，為高)或FF控制信號在互補感測線上之資料值為「1」之情況下被啟動(例如，為高)時，邏輯運算選擇邏輯信號PassF可被啟動(例如，為高)以開啟交換電晶體342(例如，傳導)。若對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至之感測線)上之各自控制信號或資料值並非為高，則交換電晶體342將不會由一特定邏輯選擇電晶體開啟。
Pass*控制信號不一定與Pass控制信號互補。可同時啟動或撤銷啟動Pass及Pass*控制信號兩者。然而，Pass及Pass*控制信號兩者之同時啟動使互補感測線對短路在一起，此可為應避免之一破壞性組態。
圖3中繪示之感測電路經組態以直接自四個邏輯選擇控制信號選擇複數個邏輯運算之一者來實施(例如，邏輯運算選擇並不取決於存在於互補感測線對上之資料值)。邏輯選擇控制信號之一些組合可引起傳遞閘307-1及307-2以及交換電晶體342兩者同時開啟，此使互補感測線對305-1及305-2短路在一起。根據本發明之若干實施例，可由圖3中繪示之感測電路實施之邏輯運算可為圖4中所示之邏輯表中所概述之邏輯運算。
圖4係繪示根據本發明之若干實施例之由圖3中所示之一感測電路實施之可選擇邏輯運算結果之一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上之一特定資料值一起可用以選擇複數個邏輯運算之一者進行實施，此涉及儲存於感測放大器806及運算組件831中之起始資料值。四個控制信號連同存在於互補感測線上之一特定資料值一起控制傳遞閘807-1及807-2以及交換電晶體842之連續性，此繼而在觸發之前/之後影響運算組件831及/或感測放大器806中之資料值。可選擇地控制交換電晶體842之連續性之能力有利於實施涉及反相資料值(例如，反相運算元及/或反相結果)等之邏輯運算。
圖4中繪示之邏輯表4-1在444處展示行A中所示之儲存於運算組件631中之起始資料值，且在445處展示行B中所示之儲存於感測放大器606中之起始資料值。邏輯表4-1中之其他3個行標頭指代傳遞閘307-1及307-2以及交換電晶體342之連續性，其等可取決於四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態，結合存在於互補感測線對305-1及305-2 上之一特定資料值而分別控制為開啟或關閉。「Not Open」行對應於傳遞閘307-1及307-2以及交換電晶體342皆處於一非傳導條件，「Open True」對應於傳遞閘307-1及307-2處於一傳導條件，且「Open Invert」對應於交換電晶體342處於一傳導條件。邏輯表4-1中未反映對應於傳遞閘307-1及307-2以及交換電晶體342皆處於一傳導條件之組態，此係因為此導致感測線短路在一起。
經由對傳遞閘307-1及307-2以及交換電晶體342之連續性之選擇性控制，邏輯表4-1之上部分之三個行之各者可與邏輯表4-1之下部分之三個行之各者組合，以提供對應於九個不同邏輯運算之3×3=9種不同結果組合，如由475處所示之各種連接路徑所指示。圖4中繪示之邏輯表4-2中概述可由感測電路850實施之九種不同可選擇邏輯運算，包含一XOR邏輯運算。
圖4中繪示之邏輯表4-2之行展示包含邏輯選擇控制信號之狀態之一標頭480。例如，在列476中提供一第一邏輯選擇控制信號之狀態，在列477中提供一第二邏輯選擇控制信號之狀態，在列478中提供一第三邏輯選擇控制信號之狀態，且在列479中提供一第四邏輯選擇控制信號之狀態。在列447中概述對應於結果之特定邏輯運算。
圖5繪示通道控制器543與呈x64DQ一(1)級組態之一記憶體裝置520之一庫仲裁器之間之一OOB匯流排(HSI)557之一實例。如圖5之實例中所示，一級啟用位元(接腳)547自通道控制器543提供至記憶體裝置520。在此實例中，可針對通道，自記憶體裝置520接收16個SQ(狀態輸出/接腳)549且可接收4個SQS(狀態輸出選通)551。
圖6繪示通道控制器643與呈x64DQ四(4)級組態之一記憶體裝置620之一庫仲裁器之間之一OOB匯流排(HSI)657之一實例。在此實例中，四 (4)個單獨級啟用位元647(0、1、2及3)之各者展示於針對一個通道獨立連接至四個記憶體裝置620-1、620-2、...、620-4之通道控制器643上。在此實例中，仍接收16個SQ(狀態輸出)649，但現在係針對通道自四個記憶體裝置620-1、620-2、...、620-4接收。同樣地，在針對四個記憶體裝置620-1、620-2、...、620-4之通道上接收四(4)個SQS(狀態輸出選通)651。
在此情況中，正如劃分一雙倍資料率(DDR)介面之帶寬般劃分狀態通道之帶寬，其有效地經時域多工以避免OOB 657之爭用。各記憶體裝置620(例如，620-1、620-2、...、620-4)輪流地在其之級啟用輸入被啟動時，被授權存取單向狀態匯流排657。當選定x64模式(融合選項或測試選項)時，各記憶體裝置620可在級啟用輸入之一主動邊緣處傳輸一個資料封包。狀態輸出位元649可被串流傳輸出去，每個時脈循環1位元，與SQS選通接腳651同步。第一位元可係一前置位元。在一項實例中，若前置位元係一邏輯0，則記憶體裝置(例如，620-1、620-2、...、620-4)將依八(8)個連續時脈傳輸關於16個DQ之一128位元狀態訊息。在此訊息之結尾處，SQ及SQS接腳將轉變為一三狀態模式，且介面電路將等待級啟用輸入上之下一主動邊緣來傳輸額外訊息。若無訊息在一記憶體控制器(例如，一給定記憶體裝置620之記憶體控制器640)的輸出佇列中等待，則前置位元之意義將係邏輯1。SQ及SQS驅動器將在下一連續時脈關斷。記憶體裝置將恢復至等待級啟用輸入上之另一主動邊緣。
圖7繪示通道控制器743與呈一x32DQ一(1)級組態之一記憶體裝置720之庫仲裁器之間之一OOB匯流排(HSI)757之一實例。在關於記憶體720之一x32 DQ組態之情況中，正如可拆分資料通道般，可如圖7中所示 拆分狀態通道，其中狀態輸出740之一半(以及DQ及DQS之一半)前往架構中之記憶體裝置720之各者。
在此實例中，第一級之級啟用輸入747皆捆綁在一起。因此，其等將全部開始在較低八(8)個SQ接腳749上傳輸其等之狀態訊息。協定與在x64情況中大體相同，其中資料緊接在SQS之連續主動時脈邊緣上之一前置碼之後被發送。與先前實例之一不同在於，由於資料匯流排係各記憶體裝置720之一半寬，所以訊息長度將從八(8)個資料時脈增大至十六(16)個，以適應相同的128位元訊息大小。
圖8繪示通道控制器843與呈一x16 DQ四(4)級組態之一記憶體裝置820之庫仲裁器之間之一OOB匯流排(HSI)857之一實例。在關於記憶體820之一x16DQ組態之情況中，如圖8中所示，狀態通道可劃分成四(4)個部分，其中各記憶體裝置(例如，820-1、820-5、820-9及820-13)經由一給定記憶體裝置的SQ匯流排849之最低四(4)個位元而連接至通道控制器843。在實例中，每訊息之時脈循環之數目再次增長，現在增長至三十二(32)個以適應相同的128位元訊息大小。
儘管已在本文中圖解及描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明意欲涵蓋本發明之一或多項實施例之調適或變動。應瞭解，已依一繪示性方式而非一限制性方式進行以上描述。熟習此項技術者在檢視上述描述後將明白未在本文中具體描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上文結構及方法之其他應用。因此，應參考隨附發明申請專利範圍連同此等發明申請專利範圍所授權之等效物之全部範圍而判定本發明之一或多項實施例之範疇。
在前述實施方式中，為簡化本發明之目的將一些特徵一起集合於一單一實施例中。本發明之此方法不應解釋為反映以下意圖：本發明之所揭示實施例必須使用多於各發明申請專利範圍中所明確陳述之特徵。實情係，如以下發明申請專利範圍反映，發明標的物在於少於一單一所揭示實施例之所有特徵。因此，以下發明申請專利範圍以此方式併入實施方式中，其中每一發明申請專利範圍單獨作為一獨立實施例。
820-1至820-16‧‧‧記憶體裝置
843‧‧‧通道控制器
857‧‧‧帶外(OOB)匯流排

Claims (21)

  1. 一種用於錯誤碼計算之設備，其包括：多個記憶體胞之一陣列，該等記憶體胞耦合至多個感測線；及一控制器，其經組態以：控制耦合至該等感測線之一感測電路，以在不經由一輸入/輸出(I/O)線傳送資料之情況下執行若干運算以：計算儲存於該等記憶體胞之該陣列中之該資料之一錯誤碼；及比較該錯誤碼與該資料之一初始錯誤碼以判定該資料是否已被修改。
  2. 如請求項1之設備，其中用以計算該錯誤碼及比較該錯誤碼之指令包含在不經由一輸入/輸出(I/O)線傳送該資料之情況下用以執行AND運算、OR運算、SHIFT運算及INVERT運算之多個指令。
  3. 如請求項1之設備，其中該感測電路包括用於耦合至該等感測線之一者之各感測組件之一感測放大器及一運算組件。
  4. 如請求項3之設備，其中該感測放大器進一步包括一主鎖存器且該運算組件包括一次鎖存器。
  5. 如請求項1之設備，其中該資料包括資料及碼儲存之至少一者。
  6. 如請求項5之設備，其中該碼包括一作業系統。
  7. 一種用於錯誤碼計算之方法，其包括：在一控制器處接收對應於一陣列中之多個記憶體胞之一記憶體位址範圍；在該控制器處存取儲存於該等記憶體胞中之資料之一第一錯誤碼；經由一感測電路計算該資料之一第二錯誤碼，其中用以計算該第二錯誤碼之複數個運算之一執行分配於不同複數個運算之一執行之間；在該控制器處判定該第一錯誤碼及該第二錯誤碼是否係一相同錯誤碼；及通知一主機該第一錯誤碼及該第二錯誤碼並非一相同錯誤碼。
  8. 如請求項7之方法，其中經由一資料收集系統通知該主機。
  9. 如請求項8之方法，其中該資料收集系統包括一高速介面。
  10. 如請求項8之方法，其中該資料收集系統包括具有未落入該記憶體位址範圍內之一位址之多個資料收集記憶體胞。
  11. 如請求項7之方法，其進一步包括回應於該第一錯誤碼及該第二錯誤碼係不同錯誤碼之一判定而停止該感測電路上之該複數個運算及該不同複數個運算之該執行。
  12. 如請求項7之方法，其中：該第一錯誤碼包括第一複數個錯誤碼，該第一複數個錯誤碼之各者對應於儲存於耦合至一特定存取線之多個記憶體胞中之資料；及計算該第二錯誤碼包括計算第二複數個錯誤碼，該第二複數個錯誤碼之各者對應於儲存於耦合至一特定存取線之多個記憶體胞中之資料。
  13. 如請求項12之方法，其中判定該第一錯誤碼及該第二錯誤碼是否係該相同錯誤碼包括判定來自該第一複數個錯誤碼及該第二複數個錯誤碼之相關聯的多個錯誤碼是否彼此相同。
  14. 如請求項13之方法，其中通知該主機該第一錯誤碼及該第二錯誤碼並非該相同錯誤碼包括：識別對應於並非彼此相同之相關聯的多個錯誤碼之該記憶體位址範圍之一部分；及在該通知中包含該記憶體位址範圍之該部分。
  15. 一種用於錯誤碼計算之方法，其包括：在一控制器處接收對應於一陣列中之多個記憶體胞之一記憶體位址範圍；在該控制器處存取儲存於該等記憶體胞中之資料之一第一錯誤碼；在一感測電路上計算該資料之一第二錯誤碼，其中用以計算該第二錯誤碼之複數個運算不間斷地執行；在該控制器處判定該第一錯誤碼及該第二錯誤碼是否係一相同錯誤 碼；及通知一主機該第一錯誤碼及該第二錯誤碼並非一相同錯誤碼。
  16. 如請求項15之方法，其中該第一錯誤碼及該第二錯誤碼係由一雜湊函數產生之多個訊息摘要。
  17. 如請求項15之方法，其中該第一錯誤碼及該第二錯誤碼係多個循環冗餘檢查(CRC)。
  18. 如請求項15之方法，其進一步包括回應於該第一錯誤碼及該第二錯誤碼並非該相同錯誤碼之一判定而停止該感測電路之運算。
  19. 如請求項15之方法，其進一步包括回應於該第一錯誤碼及該第二錯誤碼並非該相同錯誤碼之一判定而停止一主機。
  20. 如請求項15之方法，其進一步包括回應於該第一錯誤碼及該第二錯誤碼並非該相同錯誤碼之一判定而在該感測電路上執行不同複數個運算。
  21. 一種用於錯誤碼計算之設備，其包括：多個記憶體胞之一陣列，該等記憶體胞耦合至多個感測線且儲存資料，其中該等感測線耦合至感測電路；及一控制器，其經組態以：刷新儲存於該等記憶體胞之該陣列中之該資料；及 控制該感測電路以：作為該刷新之部分，將該資料儲存於一感測放大器中；計算該資料之一第一錯誤碼；及比較該第一錯誤碼與該資料之一第二錯誤碼以判定該資料是否已被修改。
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