TWI792218B - 偵測電路和偵測方法 - Google Patents

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Abstract

本發明公開一種偵測電路和偵測方法。偵測電路適用於系統單晶片中，系統單晶片通過連接墊耦接第四代雙倍資料率(DDR4)記憶體的警報接腳，且偵測電路包括控制電路耦接連接墊。在DDR4記憶體進行刷新程序或者特定事件發生時，控制電路輸出具有第一電壓準位的測試信號到連接墊，並且判斷連接墊上的電壓準位是否被綁定到第二電壓準位。當判斷連接墊上的電壓準位被綁定到第二電壓準位時，控制電路輸出中斷信號至系統單晶片的中央處理器，且中斷信號指示DDR4記憶體的警報接腳並非正常由DDR4記憶體所控制。

Description

偵測電路和偵測方法
本發明涉及一種偵測電路和偵測方法，特別涉及一種能夠主動偵測第四代雙倍資料率(Double-Data-Rate Fourth Generation，DDR4)記憶體的ALERT_n接腳是否正常由DDR4記憶體所控制的電路和方法。
當循環冗餘校驗(Cyclic Redundancy Check，CRC)錯誤或者命令/地址/奇偶校驗(Command/Address/Parity)錯誤發生時，DDR4記憶體會將一警報接腳，即ALERT_n接腳的電壓準位由高(High)拉至低(Low)，以通知主機有錯誤發生。換句話說，ALERT_n接腳可用來確認命令與資料是否被正確寫入DDR4記憶體。然而，當ALERT_n接腳被無意或惡意，例如被駭客強制導通至工作電壓VDD時，將導致ALERT_n接腳無法被DDR4記憶體拉低電壓準位，這時候DDR4記憶體的偵錯功能就失效，且這時候DDR4記憶體的資料內容還有可能被抹除或修改。由此可見，如何提供出一種能夠主動偵測ALERT_n接腳是否正常由DDR4記憶體所控制的電路和方法則成為本領域的一項重要課題。
有鑑於此，本發明實施例提供一種偵測電路，適用於系統單晶片(System-on-a-Chip，SoC)中，系統單晶片通過連接墊(PAD)耦接DDR4記憶體的警報接腳，且偵測電路包括控制電路耦接連接墊。在DDR4記憶體進行刷新(Refresh)程序或者特定事件發生時，控制電路輸出具有第一電壓準位的測試信號到連接墊，並且判斷連接墊上的電壓準位是否被綁定到(tied to)第二電壓準位。當判斷連接墊上的電壓準位被綁定到第二電壓準位時，控制電路輸出中斷信號至系統單晶片的中央處理器，且中斷信號指示DDR4記憶體的警報接腳並非正常由DDR4記憶體所控制。
另外，本發明實施例提供一種偵測方法，適用於系統單晶片中，系統單晶片通過連接墊耦接DDR4記憶體的警報接腳，且偵測方法包括如下步驟。在DDR4記憶體進行刷新程序或者特定事件發生時，利用控制電路輸出具有第一電壓準位的測試信號到連接墊，並且判斷連接墊上的電壓準位是否被綁定到第二電壓準位。當判斷連接墊上的電壓準位被綁定到第二電壓準位時，利用控制電路輸出中斷信號至系統單晶片的中央處理器，且中斷信號指示DDR4記憶體的警報接腳並非正常由DDR4記憶體所控制。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明的實施方式，本領域技術人員可由本說明書所提供的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所提供的內容並非用以限制本發明的保護範圍。
應當理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包含相關聯的列出項目中的任一個或者多個的組合。
請參閱圖1，圖1是本發明實施例所提供的偵測電路的方塊圖。如圖1所示，當有駭客從外部電路將DDR4記憶體2的Alert_n接腳22(即警報接腳)導通至工作電壓VDD時，駭客就可偽造命令或地址以企圖修改或破壞DDR4記憶體2中特定位址的保護區域(Protection Region)，且這時候Alert_n接腳22則因已無法被DDR4記憶體2拉低電壓準位，所以失去了通知有異常發生的功能。
由此可見，若以上述情況為考量的話，希望在不需要從外部電路做額外修改或者增加硬體，以及不違反DDR傳輸協議的條件下，本實施例需要用內部電路來主動偵測ALERT_n接腳22是否正常由DDR4記憶體2所控制。因此，偵測電路10適用於系統單晶片1中，且系統單晶片1通過連接墊12耦接DDR4記憶體2的ALERT_n接腳22。
在本實施例中，DDR4記憶體2可為DDR4動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，但本發明不以此為限制，且本發明不限制系統單晶片1的具體實現方式。總而言之，系統單晶片1還可具有記憶體控制器14和中央處理器16，且偵測電路10耦接連接墊12、記憶體控制器14和中央處理器16。
偵測電路10包括控制電路102以及遮罩電路104。控制電路102耦接連接墊12，在DDR4記憶體2進行刷新程序或者特定事件發生時，輸出具有第一電壓準位的測試信號TS到連接墊12，並且判斷連接墊12上的電壓準位是否被綁定到第二電壓準位。以本實施例而言，第一電壓準位和第二電壓準位分別為低電壓準位和高電壓準位，但在其他實施例中，若以ALERT_n接腳22被無意或惡意強制接到接地電壓為考量的話，第一電壓準位和第二電壓準位可分別改為高電壓準位和低電壓準位。總而言之，第一電壓準位和第二電壓準位為相反的電壓準位，且下文中將使用括號標註L或H來表示其為低電壓準位或高電壓準位。
需說明的是，當控制電路102輸出具有第一電壓準位(L)的測試信號TS到連接墊12時，若Alert_n接腳22沒有從外部電路被強制接到工作電壓VDD的話，測試信號TS就會經由連接墊12回饋至內部電路，以至於中央處理器16會因收到具有第一電壓準位(L)的測試信號TS，而誤判這是DDR4記憶體2所發出有CRC錯誤或者命令/地址/奇偶校驗錯誤的通知。因此，遮罩電路104耦接連接墊12，在控制電路102輸出測試信號TS到連接墊12的期間，遮蔽經由連接墊12所回饋的測試信號TS，使得中央處理器16將無法收到測試信號TS。
在本實施例中，當判斷連接墊12上的電壓準位被綁定到第二電壓準位(H)時，則代表連接墊12和Alert_n接腳22可能被外部電路強制接到工作電壓VDD。因此，控制電路102輸出中斷信號IS(圖1尚未繪示，但可請參閱圖2)以通知中央處理器16，Alert_n接腳22並非正常由DDR4記憶體2所控制。也就是說，控制電路102輸出中斷信號IS至中央處理器16，且中斷信號IS指示Alert_n接腳22並非正常由DDR4記憶體2所控制。
具體地，DDR4記憶體2為依據主機發出的刷新命令(圖1均未繪示)來進行刷新程序。另外，特定事件可為DDR4記憶體2尚未被初始化或者處於閒置狀態的情況，但本發明不以此為限制。雖然在上述情況發生時，主機並沒有發出刷新命令，但因為這時候不會對DDR4記憶體2進行讀寫操作，所以控制電路102也可在特定事件發生時，輸出具有第一電壓準位(L)的測試信號TS到連接墊12，並且判斷連接墊12上的電壓準位是否被綁定到第二電壓準位(H)。
換句話說，在控制電路102輸出具有第一電壓準位(L)的測試信號TS到連接墊12，並且判斷連接墊12上的電壓準位是否被綁定到第二電壓準位(H)之前，偵測電路10將等待主機發出刷新命令或者特定事件發生。另外，連接墊12雖屬於雙向傳輸的介面，但在正常操作下，連接墊12就只會用來接收DDR4記憶體2所傳送的Alert_n信號，所以在控制電路102輸出測試信號TS到連接墊12之前，控制電路102可先產生輸出致能(Output Enable)信號OES至連接墊12，以開啟連接墊12的輸出模式。
為了方便以下說明，本實施例的連接墊12將使用到輸入輸出(I/O)單元122和124來表示其輸出模式和輸入模式。如圖1所示，輸入輸出單元122除了包含輸入端和輸出端外，還包含輸出致能端以接收控制電路102所產生的輸出致能信號OES。在連接墊12的輸出模式已開啟後，輸入輸出單元122的輸入端則接收控制電路102所輸出的測試信號TS，並且經由其輸出端輸出測試信號TS。另外，輸入輸出單元124的輸入端耦接輸入輸出單元122的輸出端，以將測試信號TS回饋至內部電路。
相對地，在本實施例中，當判斷連接墊12上的電壓準位未被綁定到第二電壓準位(H)時，則代表連接墊12和Alert_n接腳22沒有從外部電路被強制接到工作電壓VDD。因此，控制電路102可產生輸出禁能信號(圖1未繪示)來關閉連接墊12的輸出模式，以避免匯流排衝突，並且偵測電路10將返回等待主機發出刷新命令或者特定事件發生的步驟中。總而言之，在正常操作下，連接墊12的輸出模式要被關閉，使得輸入輸出單元124的輸入端只接收DDR4記憶體2所傳送的Alert_n信號，並且經由其輸出端來將Alert_n信號輸入至內部電路。
應當理解的是，輸入輸出單元122相當於一個三態邏輯緩衝器，且輸出致能信號OES和輸出禁能信號可以是由單一個數位信號來實現。舉例來說，可用以邏輯準位為1的數位信號代表輸出致能信號OES，且用以邏輯準位為0的數位信號代表輸出禁能信號，但本發明不以此為限制。另外，可請一併參閱圖2，圖2是圖1的偵測電路10的電路示意圖。
如圖2所示，控制電路102可包括D型正反器1022、1024和互斥或閘(Exclusive-OR Gate)1026。D型正反器1022用以產生輸出致能信號OES，D型正反器1024則用以輸出具有第一電壓準位(L)的測試信號TS，且互斥或閘1026的兩輸入端分別接收D型正反器1024所輸出的測試信號TS與經由輸入輸出單元124所回饋的測試信號TS。換句話說，控制電路102可藉由檢查輸出的具有第一電壓準位(L)的測試信號TS與經由連接墊12所回饋的測試信號TS是否相異(例如，是否具有相同的電壓準位)，進而判斷連接墊12上的電壓準位是否被綁定到第二電壓準位(H)。
若控制電路102輸出的具有第一電壓準位(L)的測試信號TS與經由連接墊12所回饋的測試信號TS相異，控制電路102則可判斷連接墊12上的電壓準位被綁定到第二電壓準位(H)，並通過互斥或閘1026來輸出具有高邏輯準位(1)的中斷信號IS以通知中央處理器16，Alert_n接腳22並非正常由DDR4記憶體2所控制。相對地，若控制電路102輸出的具有第一電壓準位(L)的測試信號TS與經由連接墊12所回饋的測試信號TS相同，控制電路102則可判斷連接墊12上的電壓準位未被綁定到第二電壓準位(H)，並通過互斥或閘1026來輸出具有低邏輯準位(0)的中斷信號IS(即相當於無輸出中斷信號IS)，但本發明的中斷信號IS的邏輯準位不以此為限制。
另外，遮罩電路104可包括D型正反器1042和數據多工器1044。數據多工器1044的一輸入端耦接輸入輸出單元124的輸出端，另一輸入端則接收工作電壓VDD，且選擇端耦接D型正反器1042的資料輸出端。也就是說，在控制電路102輸出測試信號TS到連接墊12的期間，數據多工器1044可通過D型正反器1042來選擇工作電壓VDD作為輸出，使得中央處理器16將無法收到測試信號TS。相對地，在正常操作下，數據多工器1044則通過D型正反器1042來選擇輸出經由連接墊12所傳來的信號。
由於D型正反器、互斥或閘和數據多工器的運作原理已皆為本技術領域中具有通常知識者所習知，因此有關控制電路102和遮罩電路104的細節於此就不再多加贅述。總而言之，控制電路102使用D型正反器1022、1024和互斥或閘1026，且遮罩電路104使用D型正反器1042和數據多工器1044來實現都只是舉例，其並非用以限制本發明。最後，請一併參閱圖3，圖3是本發明實施例所提供的偵測方法的步驟流程圖。由於詳細步驟流程已如同前述實施例所述，故於此僅作概述而不再多加冗述。
如圖3所示，在步驟S310中，系統單晶片1的偵測電路10將等待主機發出刷新命令或者特定事件發生，並且在DDR4記憶體2進行刷新程序(即主機發出刷新命令)或者特定事件發生時，系統單晶片1的偵測電路10就開始執行步驟S320。在步驟S320中，利用控制電路102產生輸出致能信號OES以開啟連接墊12的輸出模式，並且在步驟S330中，利用控制電路102輸出具有第一電壓準位(L)的測試信號TS到連接墊12。接著，在步驟S340中，利用控制電路102判斷連接墊12上的電壓準位是否被綁定到第二電壓準位(H)。
如前所述，本實施例的第一電壓準位和第二電壓準位雖分別為低電壓準位(L)和高電壓準位(H)，但在以ALERT_n接腳22被無意或惡意強制導通至接地電壓為考量的其他實施例中，第一電壓準位和第二電壓準位就改分別為高電壓準位(H)和低電壓準位(L)。另外，為了避免中央處理器16收到測試信號TS而產生誤判，所以在控制電路102輸出測試信號TS到連接墊12的期間，利用遮罩電路104遮蔽經由連接墊12所回饋的測試信號TS，但圖3的流程圖則省略這步驟。
然後，當判斷連接墊12上的電壓準位被綁定到第二電壓準位(H)時，系統單晶片1的偵測電路10就執行步驟S350，而判斷連接墊12上的電壓準位未被綁定到第二電壓準位(H)時，系統單晶片1的偵測電路10則執行步驟S360。在步驟S350中，利用控制電路102輸出中斷信號IS至中央處理器16，且中斷信號IS指示Alert_n接腳22並非正常由DDR4記憶體2所控制。
另外，在步驟S360中，利用控制電路102產生輸出禁能信號來關閉連接墊12的輸出模式，並且返回步驟S310中。如前所述，由於連接墊12在正常操作下不會開啟輸出模式，所以在偵測電路10執行步驟S350之後，控制電路102也可產生輸出禁能信號來關閉連接墊12的輸出模式，並且返回步驟S310中，但圖3的流程圖省略這步驟。
綜上所述，因為記憶體需要週期性地進行刷新程序，所以本發明的偵測電路和偵測方法可在固定週期或特定事件發生時，主動偵測ALERT_n接腳是否正常由DDR4記憶體所控制。另外，本發明的偵測電路和偵測方法可在不需要從外部電路做額外修改或者增加硬體，以及不違反DDR傳輸協議的條件下來實現。
以上所提供的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1:系統單晶片 10:偵測電路 102:控制電路 104:遮罩電路 TS:測試信號 12:連接墊 122, 124:輸入輸出單元 14:記憶體控制器 16:中央處理器 2:DDR4記憶體 22:Alert_n接腳 VDD:工作電壓 OES:輸出致能信號 1022, 1024, 1042:D型正反器 1026:互斥或閘 1044:數據多工器 IS:中斷信號 S310~S360:流程步驟
圖1是本發明實施例所提供的偵測電路的方塊圖。
圖2是圖1的偵測電路的電路示意圖。
圖3是本發明實施例所提供的偵測方法的步驟流程圖。
1:系統單晶片
10:偵測電路
102:控制電路
104:遮罩電路
TS:測試信號
12:連接墊
122,124:輸入輸出單元
14:記憶體控制器
16:中央處理器
2:DDR4記憶體
22:Alert_n接腳
VDD:工作電壓
OES:輸出致能信號

Claims (10)

  1. 一種偵測電路，適用於一系統單晶片中，該系統單晶片通過一連接墊耦接一第四代雙倍資料率(DDR4)記憶體的一警報接腳，且該偵測電路包括： 一控制電路，耦接該連接墊，在該DDR4記憶體進行刷新程序或者一特定事件發生時，輸出具有一第一電壓準位的一測試信號到該連接墊，並且判斷該連接墊上的一電壓準位是否被綁定到一第二電壓準位； 其中當判斷該連接墊上的該電壓準位被綁定到該第二電壓準位時，該控制電路輸出一中斷信號至該系統單晶片的一中央處理器，且該中斷信號指示該DDR4記憶體的該警報接腳並非正常由該DDR4記憶體所控制。
  2. 如請求項1所述的偵測電路，其中該特定事件為該DDR4記憶體尚未被初始化或者處於閒置狀態的情況，且該偵測電路更包括： 一遮罩電路，耦接該連接墊，在該控制電路輸出該測試信號到該連接墊的期間，遮蔽經由該連接墊所回饋的該測試信號，使得該系統單晶片的該中央處理器將無法收到該測試信號。
  3. 如請求項1所述的偵測電路，其中在該控制電路輸出該測試信號到該連接墊之前，該控制電路更產生一輸出致能信號以開啟該連接墊的一輸出模式，並且當判斷該連接墊上的該電壓準位未被綁定到該第二電壓準位時，該控制電路則產生一輸出禁能信號來關閉該連接墊的該輸出模式。
  4. 如請求項1所述的偵測電路，其中該控制電路藉由檢查輸出的具有該第一電壓準位的該測試信號與經由該連接墊所回饋的該測試信號是否相異，而判斷該連接墊上的該電壓準位是否被綁定到該第二電壓準位。
  5. 如請求項4所述的偵測電路，其中若該控制電路輸出的具有該第一電壓準位的該測試信號與經由該連接墊所回饋的該測試信號相異，該控制電路判斷該連接墊上的該電壓準位被綁定到該第二電壓準位，並輸出具有一高邏輯準位的該中斷信號至該中央處理器。
  6. 一種偵測方法，適用於一系統單晶片中，該系統單晶片通過一連接墊耦接DDR4記憶體的一警報接腳，且該偵測方法包括： 在該DDR4記憶體進行刷新程序或者一特定事件發生時，利用一控制電路輸出具有第一電壓準位的一測試信號到該連接墊，並且判斷該連接墊上的電壓準位是否被綁定到第二電壓準位；以及 當判斷該連接墊上的該電壓準位被綁定到該第二電壓準位時，利用該控制電路輸出一中斷信號至該系統單晶片的一中央處理器，且該中斷信號指示該DDR4記憶體的該警報接腳並非正常由該DDR4記憶體所控制。
  7. 如請求項6所述的偵測方法，其中該特定事件為該DDR4記憶體尚未被初始化或者處於閒置狀態的情況，且該偵測方法更包括： 在該控制電路輸出該測試信號到該連接墊的期間，利用一遮罩電路遮蔽經由該連接墊所回饋的該測試信號，使得該系統單晶片的該中央處理器將無法收到該測試信號。
  8. 如請求項6所述的偵測方法，其中在利用該控制電路輸出該測試信號到該連接墊，並且判斷該連接墊上的該電壓準位是否被綁定到該第二電壓準位之前，該偵測方法更包括： 等待一主機發出刷新命令或者該特定事件發生。
  9. 如請求項8所述的偵測方法，其中在該控制電路輸出該測試信號到該連接墊之前，該偵測方法更包括： 利用該控制電路產生一輸出致能信號以開啟該連接墊的一輸出模式。
  10. 如請求項9所述的偵測方法，更包括： 當判斷該連接墊上的該電壓準位未被綁定到該第二電壓準位時，利用該控制電路產生一輸出禁能信號來關閉該連接墊的該輸出模式，並且返回等待該主機發出該刷新命令或者該特定事件發生的步驟中。
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