TWI452831B - 具有輸出保護之驅動電路及其驅動保護電路 - Google Patents

Description

具有輸出保護之驅動電路及其驅動保護電路

本發明係關於一種驅動電路及其驅動保護電路，尤指一種具有輸出保護功能之驅動電路及其驅動保護電路。

請參見第一圖，為傳統的驅動電路之電路示意圖。驅動電路包含一時鐘訊號發生器10和一個驅動級電路20，用以驅動一負載30。時鐘訊號發生器10產生原始驅動訊號Sc，再經過驅動級電路20增強驅動能力後輸出一驅動訊號Sdr驅動負載30。在正常操作時，驅動訊號Sdr的波形應該與原始驅動訊號Sc的波形一致。但是，當負載30出現短路或超載時，驅動訊號Sdr可能被負載30強行拉低或者拉高，從而導致驅動級電路20所提供的電流Ic或者電流Idc過大而將驅動級電路20燒毀。

鑑於先前技術中的驅動電路，會因負載短路或超載而有燒毀之可能，本發明提供了驅動保護電路，偵測驅動電路所輸出的驅動訊號之准位，當判斷驅動訊號准位異常時，驅動保護電路使驅動電路停止輸出訊號，以避免驅動電路因此輸出過大的功率而燒毀。

為達上述目的，本發明提供了一種驅動保護電路，用以保護一驅動電路，而驅動電路根據一控制訊號位於一第一邏輯准位或一第二邏輯准位對應控制一驅動訊號之准位以驅動一負載。驅動保護電路包含一驅動訊號偵測電路、一延遲判斷電路以及一邏輯控制電路。驅動訊號偵測電路偵測驅動訊號之准位並產生一負載異常訊號以對應負載是否異常。延遲判斷電路耦接驅動訊號偵測電路，並產生一第一訊號以對應於是否負載異常且持續產生超過一預定時間長度。邏輯控制電路耦接延遲判斷電路及驅動電路，根據第一訊號決定是否調整驅動訊號之准位。其中，當控制訊號位於第一邏輯准位、負載異常且持續產生超過預定時間長度，邏輯控制電路將驅動訊號之准位調整成對應控制訊號位於第二邏輯准位之准位。

本發明也提供了一種具有輸出保護之驅動電路，包含一控制電路、一驅動級電路以及一驅動保護電路。控制電路產生一控制訊號且控制訊號具有一第一邏輯准位及一第二邏輯准位。驅動級電路，對應控制訊號之邏輯准位產生一驅動訊號以驅動一負載。驅動保護電路耦接控制電路及驅動級電路，並執行下述至少其中之一之操作：a.控制訊號於第一邏輯准位時，判斷驅動訊號是否低於一第一預定准位持續超過一預定時間長度，若是則使驅動級電路將驅動訊號之准位調整成對應控制訊號於第二邏輯准位時之准位；以及b.控制訊號於第二邏輯准位時，判斷驅動訊號是否高於一第二預定准位持續超過一預定時間長度，若是則使驅動級電路將驅動訊號之准位調整成對應控制訊號於第二邏輯准位時之准位。

以上的概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍。而有關本發明的其他目的與優點，將在後續的說明與圖示加以闡述。

請參見第二圖，為根據本發明之一第一較佳實施例之驅動電路之電路方塊圖。驅動電路包含一控制電路110、一驅動級電路120以及一驅動保護電路100，用以產生一驅動訊號Sdr以驅動一負載130。控制電路110產生一控制訊號Scl且控制訊號具有一第一邏輯准位及一第二邏輯准位，例如：邏輯准位”1”及”0”。驅動保護電路100根據控制訊號Scl及驅動訊號Sdr來判斷驅動電路操作是否正常。在正常操作時，驅動保護電路100根據控制訊號Scl來產生邏輯控制訊號Slo，使驅動級電路120對應控制訊號Scl之邏輯准位產生驅動訊號Sdr，例如：當控制訊號Scl位於第一邏輯准位時，驅動訊號Sdr為高准位；而當控制訊號Scl位於第二邏輯准位時，驅動訊號Sdr為低准位。

然而，當負載130與一電源(未繪出)之間發生短路，使驅動訊號Sdr於控制訊號Scl位於第二邏輯准位時為異常之高准位；或者當負載130與接地之間發生短路或負載130超載，使驅動訊號Sdr於控制訊號Scl位於第一邏輯准位時，為異常之低准位。當驅動保護電路100判斷出上述異常情況且持續超過一預定時間時，驅動保護電路100根據控制訊號Scl的邏輯准位情況來產生邏輯控制訊號Slo至驅動級電路120，使驅動級電路120改變驅動訊號Sdr之准位，以避免異常情況持續產生。說明如下：

當控制訊號Scl於第一邏輯准位時，而驅動訊號Sdr低於一第一預定准位持續超過一預定時間長度，代表可能發生對地短路或超載，驅動級電路120將驅動訊號Sdr的准位改變為對應控制訊號Scl於第二邏輯准位的低准位，以避免為驅動訊號Sdr的准位拉高而持續提供過大之能量而毀損之風險。當控制訊號Scl於第二邏輯准位時，而驅動訊號Sdr高於一第二預定准位持續超過一預定時間長度，代表可能發生對電源短路，驅動級電路120將驅動訊號Sdr的准位改變為對應控制訊號Scl於第一邏輯准位的高准位，以避免為降低驅動訊號Sdr的准位而持續提供過大之能量而毀損之風險。如上所述，預定時間長度的設定可以根據驅動級電路120的最大承受電流或/及最大功耗來決定，以避免驅動級電路因耐流或散熱能力的不足而毀損。另外，預定時間長度的設定同時可避免一些雜訊或電路操作的暫態所造成的誤判。

本發明之驅動保護電路可根據實際應用環境，對上述兩種異常狀態之一或全部提供偵測及保護之功能而達到保護驅動電路之作用。

接著請參見第三圖，為實現第二圖所示實施例之驅動電路之電路示意圖。驅動電路包含一控制電路210、一驅動級電路220以及一驅動保護電路，用以產生一驅動訊號Sdr以驅動一負載230，其中驅動保護電路包含一驅動訊號偵測電路240、一延遲判斷電路250以及一邏輯控制電路260。驅動電路可以應用至一般常見切換式電源供應器中的切換控制器，例如：脈衝寬度調變控制器(Pulse Width Modulation Controller)、脈衝頻率調變控制器(Pulse Frequency Modulation Controller)、固定導通時間控制器(Constant On time Controller)、固定截止時間控制器(Constant Off time Controller)等，使上述控制器驅動內建或外部的電晶體開關時，避免電晶體開關的操作異常導致控制器的毀損。

在本實施例，驅動級電路220包含P型金氧半場效電晶體222、226以及N型金氧半場效電晶體224、228。P型金氧半場效電晶體222及N型金氧半場效電晶體224串聯於一電源VDD及接地之間以組成一第一驅動單元，而P型金氧半場效電晶體226及N型金氧半場效電晶體228也串聯於電源VDD及接地之間以組成一第二驅動單元。P型金氧半場效電晶體222及N型金氧半場效電晶體224的閘極耦接邏輯控制電路260所輸出之邏輯控制訊號Slo。P型金氧半場效電晶體222及N型金氧半場效電晶體224的連接點耦接P型金氧半場效電晶體226及N型金氧半場效電晶體228的閘極。邏輯控制訊號Slo控制P型金氧半場效電晶體222及N型金氧半場效電晶體224之一被導通而另一被截止，以於其中連接點產生一第二訊號Sld。而第二訊號Sld控制P型金氧半場效電晶體226及N型金氧半場效電晶體228之一被導通而另一被截止，以產生驅動訊號Sdr。在正常操作下，驅動訊號Sdr的波形大致上與控制訊號Scl相同，而與第二訊號Sld大致上反相。

驅動訊號偵測電路240包含兩反相器242、246以及一反互斥閘(XNOR Gate)248，以偵測驅動訊號Sdr之准位以產生一負載異常訊號Sdt。反相器246之輸入端接收第二訊號Sld，而輸出端耦接反互斥閘248之輸入端。反相器242之輸入端接收驅動訊號Sdr，而輸出端耦接反互斥閘248之輸入端。驅動訊號偵測電路240透過反相器242、246的邏輯判斷准位可判斷第二訊號Sld及驅動訊號Sdr是否處於正常操作時的准位。在正常操作時，第二訊號Sld與驅動訊號Sdr反相，故反互斥閘248輸出低准位之負載異常訊號Sdt。然而在異常狀況時，驅動訊號Sdr無法被完全拉到高准位或低准位，而使反相器242的輸出訊號的邏輯與反相器246的輸出訊號同為高准位或低准位，而使反互斥閘248產生高准位之負載異常訊號Sdt。

延遲判斷電路250包含一電阻252、一延遲電容256以及反相器254、258，用以判斷負載異常訊號Sdt在代表異常之高准位是否持續超過一預定時間長度，並據此對應產生一第一訊號Sdj。在正常操作時，驅動訊號偵測電路240產生低准位之負載異常訊號Sdt，故反相器254也輸出低准位之第一訊號Sdj。在異常狀況時，驅動訊號偵測電路240產生高准位之負載異常訊號Sdt，透過電阻252對延遲電容256充電，使電容電壓Cv上升。若負載異常訊號Sdt的高准位為雜訊或電路操作的暫態(例如：金氧半場效電晶體的寄生電容造成第二訊號Sld及驅動訊號Sdr的上升及下降有時間延遲)時，則持續時間不會超過預定時間長度，使負載異常訊號Sdt再度轉為低准位。當負載異常訊號Sdt持續於高准位超過預定時間長度時，延遲電容256的電容電壓Cv將超過反相器254的邏輯判斷准位而輸出高准位之第一訊號Sdj。

邏輯控制電路260耦接控制電路210、延遲判斷電路250及驅動級電路220，包含一上下緣偵測電路261、一RS正反器262、一或閘264、一反相器266、一及閘268以及一多工器269，於接收到高准位的第一訊號Sdj(即代表負載230異常且持續超過預定時間)時，調整驅動級電路220所輸出的驅動訊號之准位，以避免電路異常之情況持續發生而毀損電路。

為更清楚瞭解本實施例之電路操作，請同時參見第四圖，為第三圖所示實施例的訊號波形圖。RS正反器262之重設端R耦接延遲判斷電路250中的反相器254之輸出端，設定端S耦接上下緣偵測電路261。上下緣偵測電路261耦接控制電路210，於偵測到控制訊號Scl的上升緣及下降緣時，均產生一脈衝訊號至RS正反器262的設定端S，使RS正反器262於輸出端Q重新輸出高准位之第三訊號Sq。在時間點t1之前，驅動電路操作正常，故第一訊號Sdj為低准位，此時RS正反器262於輸出端Q輸出高准位之第三訊號Sq。或閘264接收第三訊號Sq及控制訊號Scl，以據此產生一選擇訊號Sel。此時由於第三訊號Sq為高准位，故或閘264輸出高准位之選擇訊號Sel，使多工器269將一第一選擇輸入端s1所接收的訊號作為邏輯控制訊號Slo輸出。及閘268接收第三訊號Sq及控制訊號Scl，以據此產生一第四訊號Sa至多工器269的第一選擇輸入端s1。由於第三訊號Sq為高准位，第四訊號Sa與控制訊號Scl一致，而且第四訊號Sa也與邏輯控制訊號Slo一致，也就是說，此時，驅動級電路220為等於根據控制訊號Scl來產生驅動訊號Sdr。

然而，當負載230出現對地短路或超載之情況，若控制訊號Scl的邏輯准位為高准位，驅動訊號Sdr應該也為高准位。請參見第四圖，負載230出現對地短路或超載之情況而使驅動訊號Sdr被下拉而於時間點t1低於反相器242之邏輯判斷准位。因此，造成反相器242、246同時輸出高准位之訊號，使反互斥閘248產生高准位之負載異常訊號Sdt。經預定時間長度後，電容電壓Cv超過反相器254之邏輯判斷准位，延遲判斷電路250因而於時間點t2產生高准位之第一訊號Sdj。此時第一訊號Sdj觸使RS正反器262產生低准位之第三訊號Sq。由於在時間點t3之前，控制訊號Scl的邏輯准位為高准位，或閘264輸出高准位之選擇訊號Sel而使多工器269仍選擇第四訊號Sa輸出。時間點t2-t3，及閘268所產生的第四訊號Sa轉為低准位，使驅動級電路220將驅動訊號Sdr的准位拉低，以避免驅動級電路220持續高功率輸出。此時，由於邏輯輸出訊號Slo轉為低准位後，反相器242、246輸出相反之准位，使驅動訊號偵測電路240輸出低准位之負載異常訊號Sdt。此時，延遲電容256開始放電，延遲判斷電路250輸出低准位之第一訊號Sdj。在時間點t3，控制訊號Scl轉為低准位之邏輯准位，觸發上下緣偵測電路261產生脈衝訊號使RS正反器622於輸出端Q再度輸出高准位之第三訊號Sq。因此，時間點t3到時間點t4的時間範圍內，也就是控制訊號Scl的邏輯准位為低准位時，或閘264輸出仍高准位之選擇訊號Sel，使多工器269仍以控制訊號Scl作為邏輯控制訊號Slo。時間點t5、t6時，負載230出現對地短路或超載之情況仍未解除，故重複時間點t1、t2的運作。

時間點t6到時間點t7，驅動電路短暫恢復正常。但於時間點t7開始，負載230出現對電源短路之情況。若控制訊號Scl的邏輯准位為低准位，驅動訊號Sdr應該為低准位，但被上拉致使反相器242、246同時輸出低准位之訊號，使反互斥閘248產生高准位之負載異常訊號Sdt。經預定時間長度後，電容電壓Cv超過反相器254之邏輯判斷准位，延遲判斷電路250因而於時間點t8產生高准位之第一訊號Sdj。此時高准位之第一訊號Sdj觸使RS正反器262產生低准位之第三訊號Sq。由於在時間點t9之前，控制訊號Scl的邏輯准位為低准位，或閘264輸出低准位之選擇訊號Sel而使多工器269改選擇第二選擇輸入端s0所接收的訊號作為邏輯控制訊號Slo。反相器266的輸入端耦接及閘268的輸出端，而反相器266的輸出端耦接多工器269的第二選擇輸入端s0。此時，控制訊號Scl的邏輯准位為低准位而第三訊號Sq也為低准位，故反相器266輸出高准位之一第五訊號Sna，使多工器269輸出的邏輯控制訊號Slo仍為高准位，以避免驅動級電路220持續高功率輸出。此時，由於邏輯輸出訊號Slo為高准位可避免異常狀態之發生，因此反相器242、246輸出相反之准位，使驅動訊號偵測電路240輸出低准位之負載異常訊號Sdt。此時，延遲電容256開始放電，延遲判斷電路250也輸出低准位之第一訊號Sdj。在時間點t9，控制訊號Scl轉為邏輯准位為高准位，觸發上下緣偵測電路261產生脈衝訊號重設RS正反器262，使第三訊號Sq轉為高准位。因此，時間點t9到時間點t10的時間範圍內，也就是控制訊號Scl的邏輯准位為高准位時，或閘264輸出高准位之選擇訊號Sel，使多工器269改選擇第一選擇輸入端s1所接收的訊號作為邏輯控制訊號Slo，即驅動訊號Sdr仍維持高准位。時間點t10、t11時，負載230出現對電源短路之情況仍未解除，故重複時間點t7、t8的運作。

因此，本發明之驅動電路會根據發生異常時的控制訊號Scl之邏輯准位，對應調整此時的驅動訊號Sdr之准位。也就是說，於控制訊號Scl於高准位之邏輯准位時，發生電路異常使驅動訊號Sdr過低持續超過預定時間長度時，則使驅動級電路220將驅動訊號Sdr之准位調整成對應控制訊號Scl於低准位之邏輯准位。於控制訊號Scl於低准位之邏輯准位時，發生電路異常使驅動訊號Sdr過高持續超過預定時間長度時，則使驅動級電路220將驅動訊號Sdr之准位調整成對應控制訊號Scl於高准位之邏輯准位。而且，本發明之驅動電路會隨控制訊號Scl之邏輯准位變化，重新偵測驅動電路的異常狀態是否解除。於異常狀態解除後，驅動電路則可恢復正常操作。

另外，電容性負載具有電容特性，例如：金氧半場效電晶體，在驅動或者切換驅動狀態的開始瞬間，會有極大的電流峰值，而驅動訊號也無法立即被提升。因此，傳統的偵測方式，例如：偵測負載流經的電流等方式並無法正確地判斷出電容性負載的驅動是否異常。本發明之精神係利用偵測驅動訊號的准位並設定一延遲時間，透過判斷電壓變化率以判斷驅動電路的操作是否異常。這樣的判斷方式尤其適合負載為電容性負載時。

本發明也可僅對對電源短路或對地短路、超載之單向驅動異常來進行保護，以避免部分負載，例如：金氧半場效電晶體因雙向保護反而出現驅動錯誤之情況。請參見第五圖，為根據本發明之一第二較佳實施例之驅動電路之電路示意圖。相較於第三圖所示之實施例，第五圖之實施例的主要差異點為將驅動訊號偵測電路240及延遲判斷電路250中的反相器改為比較器，以配合電路實際操作設定適當的判斷准位。而在本實施例，負載330為金氧半場效電晶體，故本實施例針對金氧半場效電晶體最常發生的對地短路或超載進行偵測與保護。說明如下。

驅動訊號偵測電路340包含兩比較器342、346以及一反及閘348，以偵測驅動訊號Sdr之准位以決定一負載異常訊號Sdt之準位。比較器342之反相輸入端接收驅動訊號Sdr，非反相輸入端接收一第一參考電壓Vth1，而輸出端耦接反及閘348。比較器346之反相輸入端接收第二訊號Sld，非反相輸入端接收一第二參考電壓Vth2，而輸出端耦接反及閘348。在正常操作時，第二訊號Sld與驅動訊號Sdr反相，故反及閘348輸出高准位負載異常訊號Sdt，在本實施例，高准位代表負載330正常。然而在負載330發生對地短路或超載時，雖然第二訊號Sld為低准位而比較器346輸出高准位訊號，但驅動訊號Sdr無法被完全拉到高准位而低於第一參考電壓Vth1，而使比較器342也輸出高准位訊號。此時，反及閘348輸出代表負載330異常的低准位負載異常訊號Sdt。

延遲判斷電路350包含一計時單元及一重設開關354，用以判斷負載異常訊號Sdt是否持續產生超過一預定時間長度，其中計時單元包含一電流源352、、一延遲電容356以及一比較器358。當負載異常訊號Sdt是否持續產生超過一預定時間長度時，延遲判斷電路350產生一第一訊號Sdj。比較器358之反相輸入端耦接延遲電容356，非反相輸入端接收一第三參考電壓Vth3，並據此產生一第一訊號Sdj。在正常操作時，反及閘348輸出高准位負載異常訊號Sdt，使重設開關354維持導通，延遲電容356的電容電壓Vc低於第三參考電壓Vth3，輸出高准位之第一訊號Sdj。在異常狀況時，驅動訊號偵測電路340產生低准位之負載異常訊號Sdt，以截止重設開關354，電流源352開始對延遲電容356充電使電容電壓Cv上升。當延遲電容356持續充電超過預定時間長度時，延遲電容356的電容電壓Cv超過第三參考電壓Vth3而使第一訊號Sdj轉為低准位。

邏輯控制電路360耦接控制電路210、延遲判斷電路350及驅動級電路220，包含一RS正反器362以及一及閘364。RS正反器362之重設端R接收第一訊號Sdj，設定端S接收控制訊號Scl，反相輸出端Q’耦接及閘364之輸入端。及閘364也接收控制訊號Scl，以根據RS正反器362的輸出及控制訊號Scl而產生邏輯判斷訊號Slo。邏輯控制電路360於接收到代表負載異常且超過預定時間長度之低准位的第一訊號Sdj時，在控制訊號Scl的邏輯准位為高准位時，輸出低准位之邏輯判斷訊號Slo，使驅動訊號Sdr維持低准位，以避免電路異常之情況持續發生而毀損電路。而當控制訊號Scl轉為低准位之邏輯准位時，RS正反器362將恢復輸出高准位訊號，使驅動訊號偵測電路340得以重新偵測負載是否異常。

在上述兩實施例中，驅動訊號偵測電路偵測驅動級電路的第一驅動單元及驅動訊號Sdr來判斷負載是否異常。實際上，驅動訊號偵測電路也可直接偵測驅動訊號Sdr及控制訊號Scl來進行上述判斷。請參見第六圖，為根據本發明之一第三較佳實施例之驅動電路之電路示意圖。相較第三圖所示之實施例，本實施例將驅動訊號偵測電路240改為包含一互斥閘(XOR Gate)442之驅動訊號偵測電路440。在正常操作時，控制訊號Scl及驅動訊號Sdr應該同為高准位或低准位。然而當異常情況，控制訊號Scl及驅動訊號Sdr將為准位將一高一低，使互斥閘442輸出代表負載異常之高准位負載異常訊號Sdt。延遲判斷電路250以及邏輯控制電路260之電路操作與第三圖所示實施例相同，在此不再重複敘述。

上述的實施例都以判斷負載異常的情況解除時，恢復正常操作為例來說明。然而實際應用時，負載異常的情況或許是負載已損毀而無法恢復。在邏輯控制電路可以增加一計數電路，計數收到第一訊號Sdj的次數，並於計數到固定次數(例如：36次)後停止驅動級電路再輸出驅動訊號Sdr直至驅動電路被重啟為止，以避免不斷地嘗試重新驅動負載下可能帶來的其他電路問題。

如上所述，本發明完全符合專利三要件：新穎性、進步性和產業上的利用性。本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。

先前技術：

10．．．時鐘訊號發生器

20．．．個驅動級電路

30．．．負載

Sc．．．原始驅動訊號

Sdr．．．驅動訊號

Ic、Idc．．．電流

本發明：

100．．．驅動保護電路

110、210．．．控制電路

120、220．．．驅動級電路

222、226．．．P型金氧半場效電晶體

224、228．．．N型金氧半場效電晶體

130、230、330．．．負載

240、340、440．．．驅動訊號偵測電路

242、246．．．反相器

248．．．反互斥閘

250、350．．．延遲判斷電路

252．．．電阻

254、258、266．．．反相器

256、356．．．延遲電容

260、360．．．邏輯控制電路

261．．．上下緣偵測電路

262、362．．．RS正反器

264．．．或閘

268．．．及閘

269．．．多工器

342、346、358．．．比較器

348．．．反及閘

352．．．電流源

354．．．重設開關

364．．．及閘

442．．．互斥閘

VDD．．．電源

Scl．．．控制訊號

Slo．．．邏輯控制訊號

Sdr．．．驅動訊號

Sdj．．．第一訊號

Sld．．．第二訊號

Sdt．．．負載異常訊號

Cv．．．電容電壓

R．．．重設端

S．．．設定端

Q．．．輸出端

Q’．．．反相輸出端

t1~t11．．．時間點

Sq．．．第三訊號

Sel．．．選擇訊號

s1．．．第一選擇輸入端

Sa．．．第四訊號

s0．．．第二選擇輸入端

Sna．．．第五訊號

Vth1．．．第一參考電壓

Vth2．．．第二參考電壓

Vth3．．．第三參考電壓

第一圖為傳統的驅動電路之電路示意圖。

第二圖為根據本發明之一第一較佳實施例之驅動電路之電路方塊圖。

第三圖為實現第二圖所示實施例之驅動電路之電路示意圖。

第四圖為第三圖所示實施例的訊號波形圖。

第五圖為根據本發明之一第二較佳實施例之驅動電路之電路示意圖。

第六圖為根據本發明之一第三較佳實施例之驅動電路之電路示意圖。

210．．．控制電路

220．．．驅動級電路

222、226．．．P型金氧半場效電晶體

224、228．．．N型金氧半場效電晶體

230．．．負載

240．．．驅動訊號偵測電路

242、246．．．反相器

248．．．反互斥閘

250．．．延遲判斷電路

252．．．電阻

254、258、266．．．反相器

256．．．延遲電容

260．．．邏輯控制電路

261．．．上下緣偵測電路

262．．．RS正反器

264．．．或閘

268．．．及閘

269．．．多工器

VDD．．．電源

Sdj．．．第一訊號

Sld．．．第二訊號

Sdt．．．負載異常訊號

Cv．．．電容電壓

R．．．重設端

S．．．設定端

Sdr．．．驅動訊號

Scl．．．控制訊號

Slo．．．邏輯控制訊號

Sq．．．第三訊號

Sel．．．選擇訊號

s1．．．第一選擇輸入端

Sa．．．第四訊號

s0．．．第二選擇輸入端

Sna．．．第五訊號

Claims (11)

1. 一種驅動保護電路，用以保護一驅動電路，其中該驅動電路根據一控制訊號位於一第一邏輯准位或一第二邏輯准位對應控制一驅動訊號之准位以驅動一負載，該驅動保護電路包含：一驅動訊號偵測電路，偵測該驅動訊號之准位並產生一負載異常訊號以對應該負載是否異常；一延遲判斷電路，耦接該驅動訊號偵測電路，並產生一第一訊號以對應於是否該負載異常且持續產生超過一預定時間長度時；以及一邏輯控制電路，耦接該延遲判斷電路及該驅動電路，根據該第一訊號決定是否調整該驅動訊號之准位；其中，當該控制訊號位於該第一邏輯准位、該負載異常且持續產生超過該預定時間長度，該邏輯控制電路將該驅動訊號之准位調整成對應該控制訊號位於該第二邏輯准位之准位。
2. 如申請專利範圍第1項所述之驅動保護電路，其中該驅動訊號偵測電路於該驅動訊號之准位低於一第一預定准位時或該驅動訊號之准位高於一第二預定准位時判斷該負載為異常。
3. 如申請專利範圍第1項所述之驅動保護電路，其中該延遲判斷電路包含一計時單元，用以判斷該負載異常是否持續產生超過該預定時間長度，該計時單元於該控制訊號變換邏輯准位時被重設。
4. 如申請專利範圍第1項所述之驅動保護電路，其中該驅動電路包含一第一驅動單元及一第二驅動單元，該第一驅動單元根據該控制訊號產生一第二訊號，該第二驅動單元根據該第二訊號產生該驅動訊號，該延遲判斷電路根據該第二訊號之時序判斷該驅動訊號是否持續產生超過該預定時間長度。
5. 如申請專利範圍第1項至第4項其中之一所述之驅動保護電路，該驅動訊號偵測電路包含一反相器或一比較器，用以根據該驅動訊號之准位判斷該負載是否異常。
6. 如申請專利範圍第1項至第4項其中之一所述之驅動保護電路，其中該負載為一電晶體開關，該電晶體開關之一控制端耦接該驅動電路以根據該驅動訊號切換該電晶體開關之狀態。
7. 如申請專利範圍第1項至第4項其中之一所述之驅動保護電路，其中該邏輯控制電路計數該負載異常且持續產生超過該預定時間長度之次數，並於該次數達一預定次數後，控制該驅動電路停止產生該驅動訊號。
8. 一種具有輸出保護之驅動電路，包含：一控制電路，產生一控制訊號且該控制訊號具有一第一邏輯准位及一第二邏輯准位；一驅動級電路，對應該控制訊號之邏輯准位產生並控制一驅動訊號之准位以驅動一負載；以及一驅動保護電路，耦接該控制電路及該驅動級電路，並執行下述至少其一之操作：a.　該控制訊號於該第一邏輯准位時，判斷該驅動訊號是否低於一第一預定准位持續超過一預定時間長度，若是則使該驅動級電路將該驅動訊號之准位調整成對應該控制訊號於該第二邏輯准位時之准位；以及b.　該控制訊號於該第二邏輯准位時，判斷該驅動訊號是否高於一第二預定准位持續超過一預定時間長度，若是則使該驅動級電路將該驅動訊號之准位調整成對應該控制訊號於該第一邏輯准位時之准位。
9. 如申請專利範圍第8項所述之具有輸出保護之驅動電路，其中該驅動保護電路包含一計時單元，用以計數該驅動訊號持續低於該第一預定准位或高於該第二預定准位之一時間長度，該計時單元於該控制訊號變換邏輯准位時被重設。
10. 如申請專利範圍第8項所述之具有輸出保護之驅動電路，該驅動保護電路包含：一驅動訊號偵測電路，偵測該驅動訊號之准位並產生一負載異常訊號以對應該負載是否異常；一延遲判斷電路，耦接該驅動訊號偵測電路，並產生一第一訊號以對應於是否該負載異常且持續產生超過一預定時間長度時；以及一邏輯控制電路，耦接該延遲判斷電路及該驅動電路，根據該第一訊號決定是否調整該驅動訊號之准位。
11. 如申請專利範圍第8項到第10項其中之一所述之具有輸出保護之驅動電路，其中該負載為一電容性負載。