JPWO2012060097A1 - メモリモジュールおよびメモリシステム - Google Patents
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Abstract
エラー訂正機構によって訂正できる確率を増加させて安定性を向上させるメモリモジュールを提供する。同時動作するメモリチップが集中しないように同じランクに属するメモリチップを２次元的または３次元的に分散配置したり、同じランクに含まれるメモリチップとメモリコントローラとの距離がランク毎に一定値に集中しないようにメモリチップを分散配置する。これにより、エラー訂正確率が高く高信頼なメモリモジュールを提供することができる。
Description
本発明は、メモリモジュールおよびメモリシステムに関する。詳しくは、メモリモジュールにおけるメモリチップの配置および配線等のレイアウトに関する。
図4、図5は、DIMM(Dual-inline Memory Module)を用いて2ランク（rank）としたメモリモジュールをメモリコントローラに接続した例を示す図である。
図4では、2枚の片面DIMMメモリ基板を用いている。
図4において、第1メモリ基板1には、ランク1のDRAMチップ201、202、203、204が4つ配設されている。また、第2メモリ基板2には、ランク2のDRAMチップ211、212、213、214が4つ配設されている。
図4では、2枚の片面DIMMメモリ基板を用いている。
図4において、第1メモリ基板1には、ランク1のDRAMチップ201、202、203、204が4つ配設されている。また、第2メモリ基板2には、ランク2のDRAMチップ211、212、213、214が4つ配設されている。
メモリコントローラ10とDRAMチップ201-204、211-214との接続は次のようになっている。
第1クロック・制御信号群50によってランク1の4つのDRAMチップ201、202、203、204がメモリコントローラ10と接続されている。第1クロック・制御信号群50は、一筆書きのように一つのライン群が共通にDRAMチップ201、202、203、204に接続されており、第1クロック・制御信号群50の終端は終端抵抗300に接続されている。ランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群50によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
第1クロック・制御信号群50によってランク1の4つのDRAMチップ201、202、203、204がメモリコントローラ10と接続されている。第1クロック・制御信号群50は、一筆書きのように一つのライン群が共通にDRAMチップ201、202、203、204に接続されており、第1クロック・制御信号群50の終端は終端抵抗300に接続されている。ランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群50によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
また、第2クロック・制御信号群51によってランク2の4つのDRAMチップ211、212、213、214がメモリコントローラ10と接続されている。
第2クロック・制御信号群51も、一筆書きのように一つのライン群が共通にDRAMチップ211、212、213、214に接続されており、第2クロック・制御信号群51の終端は終端抵抗310に接続されている。ランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群51によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
第2クロック・制御信号群51も、一筆書きのように一つのライン群が共通にDRAMチップ211、212、213、214に接続されており、第2クロック・制御信号群51の終端は終端抵抗310に接続されている。ランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群51によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
なお、クロック・制御信号群としては、クロック信号、チップセレクト信号、ODT（On-Die Termination）信号などが例として挙げられる。
さらにアドレス・データ信号群によってDRAMチップとメモリコントローラとが接続されている。アドレス・データ信号群401によって、ランク1のDRAMチップ201とランク2のDRAMチップ211とがメモリコントローラ10に接続されている。
このようにアドレス・データ信号群401は異なるランクのDRAMチップに共通に接続される。
以下、同様に、アドレス・データ信号群402によって、DRAMチップ202とDRAMチップ212とがメモリコントローラ10に接続されている。
アドレス・データ信号群403によって、DRAMチップ203とDRAMチップ213とがメモリコントローラ10に接続されている。
アドレス・データ信号群404によって、DRAMチップ204とDRAMチップ214とがメモリコントローラ10に接続されている。
このようにアドレス・データ信号群401は異なるランクのDRAMチップに共通に接続される。
以下、同様に、アドレス・データ信号群402によって、DRAMチップ202とDRAMチップ212とがメモリコントローラ10に接続されている。
アドレス・データ信号群403によって、DRAMチップ203とDRAMチップ213とがメモリコントローラ10に接続されている。
アドレス・データ信号群404によって、DRAMチップ204とDRAMチップ214とがメモリコントローラ10に接続されている。
なお、アドレス・データ信号群としては、データ信号、アドレス信号、書込み許可信号などが例として挙げられる。
第1メモリ基板1に配置されたランク1の4つのDRAMチップ201、202、203、204が第1メモリ基板上で一つの電源を共有している。また、第2メモリ基板2に配置されたランク2の4つのDRAMチップ211、212、213、214が第2メモリ基板上で一つの電源を共有している。
このような構成において、メモリコントローラ10がデータを読み出す手順は以下の通りである。
(1)DRAMチップの初期化を行う。
(2)クロック・制御信号群50、51のチップセレクトを有効にする。
(3)アドレス・データ信号群401-404に読み出しコマンドとともに読み出し先のアドレスを出力する。
(4)一定時間後にアドレス・データ信号群401−404の一部（データ）に読み出しデータが現れる。
(1)DRAMチップの初期化を行う。
(2)クロック・制御信号群50、51のチップセレクトを有効にする。
(3)アドレス・データ信号群401-404に読み出しコマンドとともに読み出し先のアドレスを出力する。
(4)一定時間後にアドレス・データ信号群401−404の一部（データ）に読み出しデータが現れる。
図5は、一枚の両面DIMMを用いて2ランクとした例である。
メモリ基板20の表側にランク1のDRAMチップを配置し、裏側にランク2のDRAMチップを配置している。その他の点は、図4に示した例と同様である。
メモリ基板20の表側にランク1のDRAMチップを配置し、裏側にランク2のDRAMチップを配置している。その他の点は、図4に示した例と同様である。
メモリに記憶される内容はα線、中性子線などにより破壊される可能性がある。そこで、データにパリティを付加し、このパリティによるチェックによってデータにエラーが発生したことを発見できるようにしている。さらに、データにエラー訂正コードを付加し、エラーが発生した場合でもエラー訂正コードからエラーを訂正して元のデータを復元できるようにすることが行われている。
例えば、1ワードを64ビットとした場合、データに8ビットのエラー訂正コードを追加することにより、64ビット中の任意の1ビットにエラーが生じたとしてもこれを訂正でき、また、64ビット中の任意の2ビットにエラーが発生したとしても、これを発見できることが知られている。
例えば、1ワードを64ビットとした場合、データに8ビットのエラー訂正コードを追加することにより、64ビット中の任意の1ビットにエラーが生じたとしてもこれを訂正でき、また、64ビット中の任意の2ビットにエラーが発生したとしても、これを発見できることが知られている。
マイクロプロセッサではキャッシュラインサイズ（256bit〜1kbit）単位で読み書きする。そして、キャッシュラインサイズ（256bit〜1kbit）の単位ごとにエラー訂正コードを付加するようにすると、データ全体に占めるエラー訂正コードの割合を、前記64ビット単位でのエラー訂正コード付加に比べて小さくできる。
そこで、キャッシュラインサイズ（256bit〜1kbit）の単位ごとに付加するエラー訂正コードが様々なエラーに対して提案されている。
例えば、特許文献1には、特定の伝送路に時間的に連続するエラーが発生するバーストエラーに対応できるエラー訂正コードが提案されている。また、特許文献2には、特定のDRAMチップが常に故障してしまうチップエラーに対応できるエラー訂正コード（chipkill）が開示されている。
そこで、キャッシュラインサイズ（256bit〜1kbit）の単位ごとに付加するエラー訂正コードが様々なエラーに対して提案されている。
例えば、特許文献1には、特定の伝送路に時間的に連続するエラーが発生するバーストエラーに対応できるエラー訂正コードが提案されている。また、特許文献2には、特定のDRAMチップが常に故障してしまうチップエラーに対応できるエラー訂正コード（chipkill）が開示されている。
ところで、近年、DRAMの規格として、DDR SDRAM (Double-Data-Rate Synchronous Dynamic Random Access Memory)が知られている。
これは、同一クロックで動作するSDRAMよりも高速のデータ転送速度を得られる点に特徴がある。そして、低電圧・高クロック動作のDDR2 SDRAM、さらにはDDR3 SDRAMが登場してきた。
しかし、X4構成のDDR2の場合には、1個のメモリチップに16bitを一単位として読み書きを行わないとデータ転送性能が最大に発揮されない。また、X4構成のDDR3の場合には、1個のメモリチップに32bitを一単位として読み書きを行わないとデータ転送性能が最大に発揮されない。
これは、同一クロックで動作するSDRAMよりも高速のデータ転送速度を得られる点に特徴がある。そして、低電圧・高クロック動作のDDR2 SDRAM、さらにはDDR3 SDRAMが登場してきた。
しかし、X4構成のDDR2の場合には、1個のメモリチップに16bitを一単位として読み書きを行わないとデータ転送性能が最大に発揮されない。また、X4構成のDDR3の場合には、1個のメモリチップに32bitを一単位として読み書きを行わないとデータ転送性能が最大に発揮されない。
データ転送中には、特定の伝送路に時間的に連続してエラーが発生することがあり、これをバーストエラーというが、DDR方式の場合、このバーストエラーが重要な問題となる。
バーストエラーを訂正する方式として特許文献3に開示されるS8EC-D8ED方式がある。
X4構成DDR3-DRAMは、時間的に連続する8つのデータを4組のデータ信号（DQ）を使って伝送する32ビットが1単位となり、4個のDDR3-DRAMチップを使う場合は128ビットの読み書きが1単位となる。S8EC-D8EDは、任意ビット長の10ワード以下のデータに対して3ワードのエラー訂正コードを追加することで、データおよびエラー訂正コードの任意ワードのエラーを訂正する機構である。
ここでは、1ワード＝8ビットとし、16本のデータ信号のうち13本を使って（3本は未使用）、データ10ワード（80ビット）とエラー訂正コード3ワードを読み書きするものとする。
13ワード（データ、エラー訂正コード）のうち1ワードに1ビットまたは任意ビットのエラーが発生しても訂正することが可能であり、同時に2ワードにエラーが発生した場合は発見が可能であるが訂正結果は保証されない。同時に3ワード以上にエラーが発生した場合は動作が保証されない。
具体的には以下の3つのケースに場合分けされる。
（１）エラーが発生しなかったと判断されるがデータは誤っている、
（２）1ワードにエラーが発生したと判断され、エラー訂正が実行されるが訂正された結果は正しいとは限らない、
（３）2ワードエラーでエラー訂正不能と判定される。
バーストエラーを訂正する方式として特許文献3に開示されるS8EC-D8ED方式がある。
X4構成DDR3-DRAMは、時間的に連続する8つのデータを4組のデータ信号（DQ）を使って伝送する32ビットが1単位となり、4個のDDR3-DRAMチップを使う場合は128ビットの読み書きが1単位となる。S8EC-D8EDは、任意ビット長の10ワード以下のデータに対して3ワードのエラー訂正コードを追加することで、データおよびエラー訂正コードの任意ワードのエラーを訂正する機構である。
ここでは、1ワード＝8ビットとし、16本のデータ信号のうち13本を使って（3本は未使用）、データ10ワード（80ビット）とエラー訂正コード3ワードを読み書きするものとする。
13ワード（データ、エラー訂正コード）のうち1ワードに1ビットまたは任意ビットのエラーが発生しても訂正することが可能であり、同時に2ワードにエラーが発生した場合は発見が可能であるが訂正結果は保証されない。同時に3ワード以上にエラーが発生した場合は動作が保証されない。
具体的には以下の3つのケースに場合分けされる。
（１）エラーが発生しなかったと判断されるがデータは誤っている、
（２）1ワードにエラーが発生したと判断され、エラー訂正が実行されるが訂正された結果は正しいとは限らない、
（３）2ワードエラーでエラー訂正不能と判定される。
なお、S8EC-D8ED符号は、「エラー コントロール コーディング フォー コンピュータ システムズ（ERROR-CONTROL CODING FOR COMPUTER SYSTEMS）」,T.R.N.RAO, E.FUJIWARA著，Prentice-Hall International，第246ページから第261ページで述べられているSbEC-DbED符号（単一バイト誤り訂正・二重バイト誤り検出符号）においてb=8の場合である。
近年のDRAMは伝送路の高速化がさらに顕著であり、2GHz〜4GHzで信号を伝送している。
このような高速伝送の場合には、データの伝送中に信号歪みやノイズが入って、伝送エラーが発生する可能性が高くなる。
特に電源ノイズは複数のデータ信号に同時に影響を与えてしまう。
また高速な伝送路では、信号の終点・分岐点で反射が発生するが、伝送路の長さがちょうど信号波長の半分の整数倍になっているときに反射の影響が強調されたり弱められたりするので、同時にアクセスするDRAMチップとメモリコントローラの距離が一定値に集中するメモリモジュールは複数伝送路で同時にエラーが発生しやすくなる。
S8EC-D8EC方式によれば、エラーの一部を訂正することができる。
しかしながら、電源を共有している複数の同じランクのDRAMチップに同時にエラーが発生してしまったり、複数の伝送路に同時にエラーが発生してしまうと、このようなエラーはS8EC-D8EC方式では訂正できない。
したがって、電源ノイズや伝送路における反射の影響でエラーが生じてしまうと、このようなエラーは訂正しにくい、という問題があった。
このような高速伝送の場合には、データの伝送中に信号歪みやノイズが入って、伝送エラーが発生する可能性が高くなる。
特に電源ノイズは複数のデータ信号に同時に影響を与えてしまう。
また高速な伝送路では、信号の終点・分岐点で反射が発生するが、伝送路の長さがちょうど信号波長の半分の整数倍になっているときに反射の影響が強調されたり弱められたりするので、同時にアクセスするDRAMチップとメモリコントローラの距離が一定値に集中するメモリモジュールは複数伝送路で同時にエラーが発生しやすくなる。
S8EC-D8EC方式によれば、エラーの一部を訂正することができる。
しかしながら、電源を共有している複数の同じランクのDRAMチップに同時にエラーが発生してしまったり、複数の伝送路に同時にエラーが発生してしまうと、このようなエラーはS8EC-D8EC方式では訂正できない。
したがって、電源ノイズや伝送路における反射の影響でエラーが生じてしまうと、このようなエラーは訂正しにくい、という問題があった。
本発明の目的は、エラー訂正機構によって訂正できる確率を増加させて安定性を向上させるメモリモジュールを提供することにある。
本発明のメモリモジュールは、
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップの総てが一つの電源を共有せず、同時に動作する同一ランクのメモリチップが少なくとも2以上の電源を用いるように分散されて配置されている
ことを特徴とする。
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップの総てが一つの電源を共有せず、同時に動作する同一ランクのメモリチップが少なくとも2以上の電源を用いるように分散されて配置されている
ことを特徴とする。
また、本発明のメモリモジュールは、
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップは、メモリコントローラからの距離が一定値に集中しないように分散して配置されている
ことを特徴とする。
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップは、メモリコントローラからの距離が一定値に集中しないように分散して配置されている
ことを特徴とする。
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
本発明はプリント板に配置するメモリ（DRAM）とメモリコントローラの接続経路に関するものである。
本発明はプリント板に配置するメモリ（DRAM）とメモリコントローラの接続経路に関するものである。
（第1実施形態）
本発明に係る第1実施形態について説明する。
図1は、第1実施形態に係るDIMM（Dual Inline Memory Module）の接続図である。
第1実施形態においては、ランク数Qが2で、同じランクに属するDRAMチップの数Rが4である。すなわち、合計8つのDRAMチップが搭載されている。
メモリシステム100は、メモリモジュール30と、メモリコントローラ10と、を備える。メモリモジュール30は、一枚の両面DIMMメモリ基板31を用いて2ランクとしている。
ここで、ランク1のDRAMチップは4つであり、DRAMチップ201、DRAMチップ202、DRAMチップ203、DRAMチップ204がランク1に属する。また、ランク2のDRAMチップは4つであり、DRAMチップ211、DRAMチップ212、DRAMチップ213、DRAMチップ214がランク2に属する。
本発明に係る第1実施形態について説明する。
図1は、第1実施形態に係るDIMM（Dual Inline Memory Module）の接続図である。
第1実施形態においては、ランク数Qが2で、同じランクに属するDRAMチップの数Rが4である。すなわち、合計8つのDRAMチップが搭載されている。
メモリシステム100は、メモリモジュール30と、メモリコントローラ10と、を備える。メモリモジュール30は、一枚の両面DIMMメモリ基板31を用いて2ランクとしている。
ここで、ランク1のDRAMチップは4つであり、DRAMチップ201、DRAMチップ202、DRAMチップ203、DRAMチップ204がランク1に属する。また、ランク2のDRAMチップは4つであり、DRAMチップ211、DRAMチップ212、DRAMチップ213、DRAMチップ214がランク2に属する。
そして、メモリ基板の表側には、ランク1のDRAMチップ201およびDRAMチップ202と、ランク2のDRAMチップ213およびDRAMチップ214と、が配設されている。表側に配設されたDRAMチップ201、DRAMチップ202、DRAMチップ213およびDRAMチップ214のそれぞれの電源は低インピーダンスで接続され、電源を共有している。
また、メモリ基板の裏側には、ランク2のDRAMチップ211およびDRAMチップ212と、ランク1のDRAMチップ203およびDRAMチップ204と、が配設されている。
裏側に配設されたDRAMチップ211、DRAMチップ212、DRAMチップ203およびDRAMチップ204のそれぞれの電源は低インピーダンスで接続され、電源を共有している。
裏側に配設されたDRAMチップ211、DRAMチップ212、DRAMチップ203およびDRAMチップ204のそれぞれの電源は低インピーダンスで接続され、電源を共有している。
ランク1のDRAMチップ201、DRAMチップ202、DRAMチップ203、DRAMチップ204は、第1クロック・制御信号群500によりメモリコントローラと接続されている。
このとき、第1クロック・制御信号群500の配線は、表側のDRAMチップ201、DRAMチップ202を経由した後、裏側のDRAMチップ203、DRAMチップ204を経由して、裏側に配置された終端抵抗310に接続されている。
第1クロック・制御信号群500で制御されるランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群500によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
このとき、第1クロック・制御信号群500の配線は、表側のDRAMチップ201、DRAMチップ202を経由した後、裏側のDRAMチップ203、DRAMチップ204を経由して、裏側に配置された終端抵抗310に接続されている。
第1クロック・制御信号群500で制御されるランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群500によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
ランク2のDRAMチップ211、DRAMチップ212、DRAMチップ213、DRAMチップ214は、第2クロック・制御信号群510によりメモリコントローラ10と接続されている。
このとき、第2クロック・制御信号群501の配線は、裏側のDRAMチップ211、DRAMチップ212を経由した後、表側のDRAMチップ213、DRAMチップ214を経由して、表側に配置された終端抵抗300に接続されている。
第2クロック・制御信号群510で制御されるランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群501によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
このとき、第2クロック・制御信号群501の配線は、裏側のDRAMチップ211、DRAMチップ212を経由した後、表側のDRAMチップ213、DRAMチップ214を経由して、表側に配置された終端抵抗300に接続されている。
第2クロック・制御信号群510で制御されるランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群501によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
さらに、アドレス・データ信号群によってDRAMチップとメモリコントローラとが接続されている。
第1アドレス・データ信号群401によって、ランク1のDRAMチップ201とランク2のDRAMチップ211とがメモリコントローラ10に接続されている。
第2アドレス・データ信号群402によって、ランク1のDRAMチップ202とランク2のDRAMチップ212とがメモリコントローラ10に接続されている。
第3アドレス・データ信号群403によって、ランク2のDRAMチップ213とランク1のDRAMチップ203とがメモリコントローラ10に接続されている。
第4アドレス・データ信号群404によって、ランク2のDRAMチップ214とランク1のDRAMチップ204とがメモリコントローラ10に接続されている。
第1アドレス・データ信号群401によって、ランク1のDRAMチップ201とランク2のDRAMチップ211とがメモリコントローラ10に接続されている。
第2アドレス・データ信号群402によって、ランク1のDRAMチップ202とランク2のDRAMチップ212とがメモリコントローラ10に接続されている。
第3アドレス・データ信号群403によって、ランク2のDRAMチップ213とランク1のDRAMチップ203とがメモリコントローラ10に接続されている。
第4アドレス・データ信号群404によって、ランク2のDRAMチップ214とランク1のDRAMチップ204とがメモリコントローラ10に接続されている。
この構成において、ランク1に属するDRAMチップ201、202、203、204は、第1クロック・制御信号群500によって同時に動作する。また、ランク2に属するDRAMチップ211、212、213、214は、第2クロック・制御信号群501によって同時に動作する。
その一方、表側の4つのDRAMチップ201、202、213、214で電源を共有している。また、裏側の4つのDRAMチップ211、212、203、204で電源を共有している。
その一方、表側の4つのDRAMチップ201、202、213、214で電源を共有している。また、裏側の4つのDRAMチップ211、212、203、204で電源を共有している。
言い換えると、同じランクに属しているDRAMチップであっても電源を共有していないものがある。
具体的には、ランク1に属するDRAMチップ201およびDRAMチップ202は表側で電源を共有しているが、同じランク1であっても裏側のDRAMチップ203およびDRAMチップ204は表側の電源を共有していない。
したがって、仮に、表側の電源にノイズが発生した場合、表側のDRAMチップ201およびDRAMチップ202はノイズの影響を受けるが、裏側に配置されているDRAMチップ203およびDRAMチップ204はノイズの影響を受けずに済む。
このように、電源ノイズが発生したとしても、同じランクのDRAMチップの総てにノイズの影響が及ばないようにできる。すなわち、電源ノイズが発生した場合でも、同時にエラーが生じるワードの数を従来よりも少なくすることができる。これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
具体的には、ランク1に属するDRAMチップ201およびDRAMチップ202は表側で電源を共有しているが、同じランク1であっても裏側のDRAMチップ203およびDRAMチップ204は表側の電源を共有していない。
したがって、仮に、表側の電源にノイズが発生した場合、表側のDRAMチップ201およびDRAMチップ202はノイズの影響を受けるが、裏側に配置されているDRAMチップ203およびDRAMチップ204はノイズの影響を受けずに済む。
このように、電源ノイズが発生したとしても、同じランクのDRAMチップの総てにノイズの影響が及ばないようにできる。すなわち、電源ノイズが発生した場合でも、同時にエラーが生じるワードの数を従来よりも少なくすることができる。これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
また、同じランクに属するDRAMチップであってもアドレス・データ信号群の配線長が異なっている。
具体的には、メモリコントローラ10からDRAMチップ201までの第1アドレス・データ信号群401とメモリコントローラ10からDRAMチップ202までの第2アドレス・データ信号群402とでは配線長が略同じであるが、同じランク1であるDRAMチップ203およびDRAMチップ204のアドレス・データ信号群の配線長はDRAMチップ201およびDRAMチップ202とは異なっている。すると、仮に伝送エラーが生じたとしてもエラーを時間的に分散させることができる。遠点と近点とのどちらのエラーレートが高いかは信号の周波数や反射係数などで変わってくるが、１ワードが必ず遠点と近点とに分散されるようにしているので、１ビットのエラーレートが一定だとしても同時に２ビットエラーが発生する確率は下がる。
これにより、同時にアクセスするDRAMチップ201、202、203、204において、同時に複数の伝送エラーが生じる可能性を低くすることができ、エラー訂正機構によるエラー訂正確率を向上させることができる。
具体的には、メモリコントローラ10からDRAMチップ201までの第1アドレス・データ信号群401とメモリコントローラ10からDRAMチップ202までの第2アドレス・データ信号群402とでは配線長が略同じであるが、同じランク1であるDRAMチップ203およびDRAMチップ204のアドレス・データ信号群の配線長はDRAMチップ201およびDRAMチップ202とは異なっている。すると、仮に伝送エラーが生じたとしてもエラーを時間的に分散させることができる。遠点と近点とのどちらのエラーレートが高いかは信号の周波数や反射係数などで変わってくるが、１ワードが必ず遠点と近点とに分散されるようにしているので、１ビットのエラーレートが一定だとしても同時に２ビットエラーが発生する確率は下がる。
これにより、同時にアクセスするDRAMチップ201、202、203、204において、同時に複数の伝送エラーが生じる可能性を低くすることができ、エラー訂正機構によるエラー訂正確率を向上させることができる。
（第2実施形態）
次に図2を参照して本発明の第2実施形態について説明する。
第2実施形態においては、メモリモジュール40は一枚の片面メモリ基板41を有し、メモリ基板41に8つのDRAMチップが配置されている。
ランク1に属するDRAMチップ201およびDRAMチップ202と、ランク2に属するDRAMチップ213およびDRAMチップ214と、がメモリコントローラ10の近位側に配設されている。
一方、ランク2に属するDRAMチップ211およびDRAMチップ212と、ランク1に属するDRAMチップ203およびDRAMチップ204と、がメモリコントローラ10の遠位側に配設されている。
次に図2を参照して本発明の第2実施形態について説明する。
第2実施形態においては、メモリモジュール40は一枚の片面メモリ基板41を有し、メモリ基板41に8つのDRAMチップが配置されている。
ランク1に属するDRAMチップ201およびDRAMチップ202と、ランク2に属するDRAMチップ213およびDRAMチップ214と、がメモリコントローラ10の近位側に配設されている。
一方、ランク2に属するDRAMチップ211およびDRAMチップ212と、ランク1に属するDRAMチップ203およびDRAMチップ204と、がメモリコントローラ10の遠位側に配設されている。
ランク1のDRAMチップ201、DRAMチップ202、DRAMチップ203、DRAMチップ204は、第1クロック・制御信号群500によりメモリコントローラ10と接続されている。
このとき、第1クロック・制御信号群500の配線は途中で第1分岐線501と第2分岐線502とに分岐し、第1分岐線501は近位側に配置されたDRAMチップ202およびDRAMチップ201を経由して終端抵抗321に接続されている。
また、第2分岐線502は、遠位側に配置されたDRAMチップ203およびDRAMチップ204を経由して終端抵抗322に接続されている。
第1クロック・制御信号群500で制御されるランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群500によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
このとき、第1クロック・制御信号群500の配線は途中で第1分岐線501と第2分岐線502とに分岐し、第1分岐線501は近位側に配置されたDRAMチップ202およびDRAMチップ201を経由して終端抵抗321に接続されている。
また、第2分岐線502は、遠位側に配置されたDRAMチップ203およびDRAMチップ204を経由して終端抵抗322に接続されている。
第1クロック・制御信号群500で制御されるランク1のDRAMチップ201、202、203、204は、第1クロック・制御信号群500によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
ランク2のDRAMチップ211、DRAMチップ212、DRAMチップ213、DRAMチップ214は、第2クロック・制御信号群510によりメモリコントローラ10と接続されている。
このとき、第2クロック・制御信号群510は途中で第3分岐線511と第4分岐線512とに分岐し、第3分岐線511は遠位側に配設されたDRAMチップ211およびDRAMチップ212を経由して終端抵抗331に接続されている。
また、第4分岐線512は、近位側に配設されたDRAMチップ213およびDRAMチップ214を経由して終端抵抗332に接続されている。
第2クロック・制御信号群510で制御されるランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群510によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
このとき、第2クロック・制御信号群510は途中で第3分岐線511と第4分岐線512とに分岐し、第3分岐線511は遠位側に配設されたDRAMチップ211およびDRAMチップ212を経由して終端抵抗331に接続されている。
また、第4分岐線512は、近位側に配設されたDRAMチップ213およびDRAMチップ214を経由して終端抵抗332に接続されている。
第2クロック・制御信号群510で制御されるランク2のDRAMチップ211、212、213、214は、第2クロック・制御信号群510によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
さらに、アドレス・データ信号群によってDRAMチップとメモリコントローラとが接続されている。
第1アドレス・データ信号群401によって、ランク1のDRAMチップ201とランク2のDRAMチップ211とがメモリコントローラ10に接続されている。
第2アドレス・データ信号群402によって、ランク1のDRAMチップ202とランク2のDRAMチップ212とがメモリコントローラ10に接続されている。
第3アドレス・データ信号群403によって、ランク2のDRAMチップ213とランク1のDRAMチップ203とがメモリコントローラ10に接続されている。
第4アドレス・データ信号群404によって、ランク2のDRAMチップ214とランク1のDRAMチップ204とがメモリコントローラ10に接続されている。
第1アドレス・データ信号群401によって、ランク1のDRAMチップ201とランク2のDRAMチップ211とがメモリコントローラ10に接続されている。
第2アドレス・データ信号群402によって、ランク1のDRAMチップ202とランク2のDRAMチップ212とがメモリコントローラ10に接続されている。
第3アドレス・データ信号群403によって、ランク2のDRAMチップ213とランク1のDRAMチップ203とがメモリコントローラ10に接続されている。
第4アドレス・データ信号群404によって、ランク2のDRAMチップ214とランク1のDRAMチップ204とがメモリコントローラ10に接続されている。
この構成において、ランク1に属するDRAMチップ201、202、203、204は同時に動作するが、ランク1にはメモリコントローラ10からの距離が近いDRAMチップとメモリコントローラ10からの距離が遠いDRAMチップとの両方が含まれる。したがって、伝送路の長さが一定値に集中することがなく、伝送エラーが信号経路401-404のうち複数の経路で同時に発生する確率を低くすることができる。
ランク2についても同様のことが言える。
これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
ランク2についても同様のことが言える。
これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
（第3実施形態）
次に図3を参照して本発明の第3実施形態について説明する。
第3実施形態においては、ランク数が4であり、同一のランクに属するDRAMチップの数が4であり、すなわち、一枚の片面メモリ基板に16個のDRAMチップが配置されている。
ランク1に属するDRAMチップは、DRAMチップ611、DRAMチップ612、DRAMチップ613、DRAMチップ614の4つである。
ランク2に属するDRAMチップは、DRAMチップ621、DRAMチップ622、DRAMチップ623、DRAMチップ624の4つである。
ランク3に属するDRAMチップは、DRAMチップ631、DRAMチップ632、DRAMチップ633、DRAMチップ634の4つである。
ランク4に属するDRAMチップは、DRAMチップ641、DRAMチップ642、DRAMチップ643、DRAMチップ644の4つである。
次に図3を参照して本発明の第3実施形態について説明する。
第3実施形態においては、ランク数が4であり、同一のランクに属するDRAMチップの数が4であり、すなわち、一枚の片面メモリ基板に16個のDRAMチップが配置されている。
ランク1に属するDRAMチップは、DRAMチップ611、DRAMチップ612、DRAMチップ613、DRAMチップ614の4つである。
ランク2に属するDRAMチップは、DRAMチップ621、DRAMチップ622、DRAMチップ623、DRAMチップ624の4つである。
ランク3に属するDRAMチップは、DRAMチップ631、DRAMチップ632、DRAMチップ633、DRAMチップ634の4つである。
ランク4に属するDRAMチップは、DRAMチップ641、DRAMチップ642、DRAMチップ643、DRAMチップ644の4つである。
図3に示されるように、メモリ基板にDRAMチップを配置するにあたって、メモリコントローラから近い順に4つの列ができるようにする。
ここでは、メモリコントローラに近い順に、第1列、第2列、第3列、第4列とする。
ここでは、メモリコントローラに近い順に、第1列、第2列、第3列、第4列とする。
第1列には、ランク1のDRAMチップ611、ランク2のDRAMチップ622、ランク3のDRAMチップ633およびランク4のDRAMチップ644が配置されている。
第2列には、ランク2のDRAMチップ621、ランク3のDRAMチップ632、ランク4のDRAMチップ643およびランク1のDRAMチップ614が配置されている。
第3列には、ランク3のDRAMチップ631、ランク4のDRAMチップ642、ランク1のDRAMチップ613およびランク2のDRAMチップ624が配置されている。
第4列には、ランク4のDRAMチップ641、ランク1のDRAMチップ612、ランク2のDRAMチップ623およびランク3のDRAMチップ634が配置されている。
第2列には、ランク2のDRAMチップ621、ランク3のDRAMチップ632、ランク4のDRAMチップ643およびランク1のDRAMチップ614が配置されている。
第3列には、ランク3のDRAMチップ631、ランク4のDRAMチップ642、ランク1のDRAMチップ613およびランク2のDRAMチップ624が配置されている。
第4列には、ランク4のDRAMチップ641、ランク1のDRAMチップ612、ランク2のDRAMチップ623およびランク3のDRAMチップ634が配置されている。
ランク1のDRAMチップ611、DRAMチップ612、DRAMチップ613、DRAMチップ614は、第1クロック・制御信号群710によりメモリコントローラ11と接続されている。このとき、第1クロック・制御信号群710の配線は、第1列から第4列まで延びる基線711と、この基線711から分岐する4つの分岐線712-715と、を有する。
これら分岐線を、分岐線712、分岐線713、分岐線714、分岐線715とする。
分岐線712は、第1列のDRAMチップ611に接続されるとともに、終端が終端抵抗342に接続されている。
分岐線713は、第2列のDRAMチップ614に接続されるとともに、終端が終端抵抗354に接続されている。
分岐線714は、第3列のDRAMチップ613に接続されるとともに、終端が終端抵抗363に接続されている。
分岐線715は、第4列のDRAMチップ612に接続されるとともに、終端が終端抵抗372に接続されている。
第1クロック・制御信号群710で制御されるランク1のDRAMチップ611、612、613、614は、第1クロック・制御信号群710によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
これら分岐線を、分岐線712、分岐線713、分岐線714、分岐線715とする。
分岐線712は、第1列のDRAMチップ611に接続されるとともに、終端が終端抵抗342に接続されている。
分岐線713は、第2列のDRAMチップ614に接続されるとともに、終端が終端抵抗354に接続されている。
分岐線714は、第3列のDRAMチップ613に接続されるとともに、終端が終端抵抗363に接続されている。
分岐線715は、第4列のDRAMチップ612に接続されるとともに、終端が終端抵抗372に接続されている。
第1クロック・制御信号群710で制御されるランク1のDRAMチップ611、612、613、614は、第1クロック・制御信号群710によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
ランク2のDRAMチップ621、DRAMチップ622、DRAMチップ623、DRAMチップ624は、第2クロック・制御信号群720によりメモリコントローラ11と接続されている。このとき、第2クロック・制御信号群720の配線は、第1列から第4列まで延びる基線721と、この基線721から分岐する4つの分岐線722-725と、を有する。
これら分岐線を、分岐線722、分岐線723、分岐線724、分岐線725とする。
分岐線722は、第1列のDRAMチップ622に接続されるとともに、終端が終端抵抗341に接続されている。
分岐線723は、第2列のDRAMチップ621に接続されるとともに、終端が終端抵抗351に接続されている。
分岐線724は、第3列のDRAMチップ624に接続されるとともに、終端が終端抵抗364に接続されている。
分岐線725は、第4列のDRAMチップ623に接続されるとともに、終端が終端抵抗373に接続されている。
第2クロック・制御信号群720で制御されるランク2のDRAMチップ621、622、623、624は、第2クロック・制御信号群720によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
これら分岐線を、分岐線722、分岐線723、分岐線724、分岐線725とする。
分岐線722は、第1列のDRAMチップ622に接続されるとともに、終端が終端抵抗341に接続されている。
分岐線723は、第2列のDRAMチップ621に接続されるとともに、終端が終端抵抗351に接続されている。
分岐線724は、第3列のDRAMチップ624に接続されるとともに、終端が終端抵抗364に接続されている。
分岐線725は、第4列のDRAMチップ623に接続されるとともに、終端が終端抵抗373に接続されている。
第2クロック・制御信号群720で制御されるランク2のDRAMチップ621、622、623、624は、第2クロック・制御信号群720によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
ランク3のDRAMチップ631、DRAMチップ632、DRAMチップ633、DRAMチップ634は、第3クロック・制御信号群730によりメモリコントローラ11と接続されている。このとき、第3クロック・制御信号群730の配線は、第1列から第4列まで延びる基線731と、この基線731から分岐する4つの分岐線732-735と、を有する。
これら分岐線を、分岐線732、分岐線733、分岐線734、分岐線735とする。
分岐線732は、第1列のDRAMチップ633に接続されるとともに、終端が終端抵抗343に接続されている。
分岐線733は、第2列のDRAMチップ632に接続されるとともに、終端が終端抵抗352に接続されている。
分岐線734は、第3列のDRAMチップ631に接続されるとともに、終端が終端抵抗361に接続されている。
分岐線735は、第4列のDRAMチップ634に接続されるとともに、終端が終端抵抗374に接続されている。
第3クロック・制御信号群730で制御されるランク3のDRAMチップ631、632、633、634は、第3クロック・制御信号群730によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
これら分岐線を、分岐線732、分岐線733、分岐線734、分岐線735とする。
分岐線732は、第1列のDRAMチップ633に接続されるとともに、終端が終端抵抗343に接続されている。
分岐線733は、第2列のDRAMチップ632に接続されるとともに、終端が終端抵抗352に接続されている。
分岐線734は、第3列のDRAMチップ631に接続されるとともに、終端が終端抵抗361に接続されている。
分岐線735は、第4列のDRAMチップ634に接続されるとともに、終端が終端抵抗374に接続されている。
第3クロック・制御信号群730で制御されるランク3のDRAMチップ631、632、633、634は、第3クロック・制御信号群730によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
ランク4のDRAMチップ641、DRAMチップ642、DRAMチップ643、DRAMチップ644は、第4クロック・制御信号群740によりメモリコントローラと接続されている。このとき、第4クロック・制御信号群740の配線は、第1列から第4列まで延びる基線741と、この基線から分岐する4つの分岐線742-745と、を有する。
これら分岐線を、分岐線742、分岐線743、分岐線744、分岐線745とする。
分岐線742は、第1列のDRAMチップ644に接続されるとともに、終端が終端抵抗344に接続されている。
分岐線743は、第2列のDRAMチップ643に接続されるとともに、終端が終端抵抗353に接続されている。
分岐線744は、第3列のDRAMチップ642に接続されるとともに、終端が終端抵抗362に接続されている。
分岐線745は、第4列のDRAMチップ641に接続されるとともに、終端が終端抵抗371に接続されている。
第4クロック・制御信号群740で制御されるランク4のDRAMチップ641、642、643、644は、第4クロック・制御信号群740によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
これら分岐線を、分岐線742、分岐線743、分岐線744、分岐線745とする。
分岐線742は、第1列のDRAMチップ644に接続されるとともに、終端が終端抵抗344に接続されている。
分岐線743は、第2列のDRAMチップ643に接続されるとともに、終端が終端抵抗353に接続されている。
分岐線744は、第3列のDRAMチップ642に接続されるとともに、終端が終端抵抗362に接続されている。
分岐線745は、第4列のDRAMチップ641に接続されるとともに、終端が終端抵抗371に接続されている。
第4クロック・制御信号群740で制御されるランク4のDRAMチップ641、642、643、644は、第4クロック・制御信号群740によって基本的には同じ動作を行い、読み書きするデータのみが異なる。
さらに、アドレス・データ信号群411-414によってDRAMチップとメモリコントローラ11とが接続されている。
第1アドレス・データ信号群411によって、ランク1のDRAMチップ611と、ランク2のDRAMチップ621と、ランク3のDRAMチップ631と、ランク4のDRAMチップ641と、がメモリコントローラ11に接続されている。
第2アドレス・データ信号群412によって、ランク2のDRAMチップ622と、ランク3のDRAMチップ632と、ランク4のDRAMチップ642と、ランク1のDRAMチップ612と、がメモリコントローラ11に接続されている。
第3アドレス・データ信号群413によって、ランク3のDRAMチップ633と、ランク4のDRAMチップ643と、ランク1のDRAMチップ613と、ランク2のDRAMチップ623と、がメモリコントローラ11に接続されている。
第4アドレス・データ信号群414によって、ランク4のDRAMチップ644と、ランク1のDRAMチップ614と、ランク2のDRAMチップ624と、ランク3のDRAMチップ634と、がメモリコントローラ11に接続されている。
第1アドレス・データ信号群411によって、ランク1のDRAMチップ611と、ランク2のDRAMチップ621と、ランク3のDRAMチップ631と、ランク4のDRAMチップ641と、がメモリコントローラ11に接続されている。
第2アドレス・データ信号群412によって、ランク2のDRAMチップ622と、ランク3のDRAMチップ632と、ランク4のDRAMチップ642と、ランク1のDRAMチップ612と、がメモリコントローラ11に接続されている。
第3アドレス・データ信号群413によって、ランク3のDRAMチップ633と、ランク4のDRAMチップ643と、ランク1のDRAMチップ613と、ランク2のDRAMチップ623と、がメモリコントローラ11に接続されている。
第4アドレス・データ信号群414によって、ランク4のDRAMチップ644と、ランク1のDRAMチップ614と、ランク2のDRAMチップ624と、ランク3のDRAMチップ634と、がメモリコントローラ11に接続されている。
この構成において、ランク1に属するDRAMチップ611、612、613、614は同時に動作するが、ランク1に属するDRAMチップ611、612、613、614はメモリコントローラ11からの距離がそれぞれ異なっている。したがって、伝送路の長さが一定値に集中することがなく、伝送エラーが信号経路411−414のうち複数の経路で同時に発生する確率を低くすることができる。
ランク2、ランク3、ランク4についても同様のことが言える。
これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
ランク2、ランク3、ランク4についても同様のことが言える。
これにより、エラー訂正機構によるエラー訂正確率を向上させることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
DRAMチップはDRAM以外のメモリチップであってもよい。
終端抵抗は、抵抗以外の構造で実現してもよく、また、一つまたは複数の終端抵抗を削除することも可能である。
DRAMチップはDRAM以外のメモリチップであってもよい。
終端抵抗は、抵抗以外の構造で実現してもよく、また、一つまたは複数の終端抵抗を削除することも可能である。
上記実施形態の一部または全部は以下のようにも記載されうるが、以下には限定されない。
（付記1）
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップの総てが一つの電源を共有せず、同時に動作する同一ランクのメモリチップが少なくとも2以上の電源を用いるように分散されて配置されている
ことを特徴とするメモリモジュール。
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップの総てが一つの電源を共有せず、同時に動作する同一ランクのメモリチップが少なくとも2以上の電源を用いるように分散されて配置されている
ことを特徴とするメモリモジュール。
（付記2）
付記1に記載のメモリモジュールにおいて、
メモリ基板の表面と裏面とに前記メモリチップが配置されており、
同じランクに含まれるメモリチップが表側にも裏側にも配置されている
ことを特徴とするメモリモジュール。
付記1に記載のメモリモジュールにおいて、
メモリ基板の表面と裏面とに前記メモリチップが配置されており、
同じランクに含まれるメモリチップが表側にも裏側にも配置されている
ことを特徴とするメモリモジュール。
（付記3）
付記2に記載のメモリモジュールにおいて、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、が表側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、が裏側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
表側に配置された第P番（Pは1からRまでの整数）のメモリチップと裏側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。
付記2に記載のメモリモジュールにおいて、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、が表側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、が裏側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
表側に配置された第P番（Pは1からRまでの整数）のメモリチップと裏側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。
（付記4）
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップは、メモリコントローラからの距離が一定値に集中しないように分散して配置されている
ことを特徴とするメモリモジュール。
複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップは、メモリコントローラからの距離が一定値に集中しないように分散して配置されている
ことを特徴とするメモリモジュール。
（付記5）
請求項4に記載のメモリモジュールにおいて、
同じランクに属するメモリチップは共通して同じ制御信号で制御される一方、データ信号は異なるランクに属するメモリチップに接続されている
ことを特徴とするメモリモジュール。
請求項4に記載のメモリモジュールにおいて、
同じランクに属するメモリチップは共通して同じ制御信号で制御される一方、データ信号は異なるランクに属するメモリチップに接続されている
ことを特徴とするメモリモジュール。
（付記6）
付記4または付記5に記載のメモリモジュールにおいて、
前記メモリチップと前記メモリコントローラとの距離をランクごとに平均した平均距離が、ランク同士でほぼ等しい
ことを特徴とするメモリモジュール。
付記4または付記5に記載のメモリモジュールにおいて、
前記メモリチップと前記メモリコントローラとの距離をランクごとに平均した平均距離が、ランク同士でほぼ等しい
ことを特徴とするメモリモジュール。
（付記7）
付記4から付記6のいずれかに記載のメモリモジュールにおいて、
メモリ基板の片面にメモリチップが配置されており、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、はメモリコントローラの近位側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、がメモリコントローラの遠位側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
近位側に配置された第P番（Pは1からRまでの整数）のメモリチップと遠位側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。
付記4から付記6のいずれかに記載のメモリモジュールにおいて、
メモリ基板の片面にメモリチップが配置されており、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、はメモリコントローラの近位側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、がメモリコントローラの遠位側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
近位側に配置された第P番（Pは1からRまでの整数）のメモリチップと遠位側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。
（付記8）
付記4から付記6のいずれかに記載のメモリモジュールにおいて、
メモリチップのうち、第1番から第4番のメモリチップがランク1に属し、第5番から第8番のメモリチップがランク2に属し、第9番から第12番のメモリチップがランク3に属し、第13番から第16番のメモリチップがランク4に属し、
ランク1に属するメモリチップには共通して第1制御信号群が接続され、
ランク2に属するメモリチップには共通して第2制御信号群が接続され、
ランク3に属するメモリチップには共通して第3制御信号群が接続され、
ランク4に属するメモリチップには共通して第4制御信号群が接続され、
第1番、第5番、第9番および第13番のメモリチップに第1データ信号群が接続され、
第6番、第10番、第14番および第2番のメモリチップに第2データ信号群が接続され、
第11番、第15番、第3番および第7番のメモリチップに第3データ信号群が接続され、
第16番、第4番、第8番および第12番のメモリチップに第4データ信号群が接続されている
ことを特徴とするメモリモジュール。
付記4から付記6のいずれかに記載のメモリモジュールにおいて、
メモリチップのうち、第1番から第4番のメモリチップがランク1に属し、第5番から第8番のメモリチップがランク2に属し、第9番から第12番のメモリチップがランク3に属し、第13番から第16番のメモリチップがランク4に属し、
ランク1に属するメモリチップには共通して第1制御信号群が接続され、
ランク2に属するメモリチップには共通して第2制御信号群が接続され、
ランク3に属するメモリチップには共通して第3制御信号群が接続され、
ランク4に属するメモリチップには共通して第4制御信号群が接続され、
第1番、第5番、第9番および第13番のメモリチップに第1データ信号群が接続され、
第6番、第10番、第14番および第2番のメモリチップに第2データ信号群が接続され、
第11番、第15番、第3番および第7番のメモリチップに第3データ信号群が接続され、
第16番、第4番、第8番および第12番のメモリチップに第4データ信号群が接続されている
ことを特徴とするメモリモジュール。
（付記9）
付記1から付記8に記載のメモリモジュールと、これをコントロールするメモリコントローラと、を備えたメモリシステム。
付記1から付記8に記載のメモリモジュールと、これをコントロールするメモリコントローラと、を備えたメモリシステム。
この出願は、２０１０年１１月２日に出願された日本出願特願２０１０−２４６１３３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
1、2…メモリ基板、10、11…メモリコントローラ、20…メモリ基板、30…メモリモジュール、31…メモリ基板、40…メモリモジュール、41…片面メモリ基板、50…第1クロック・制御信号群、51…第2クロック・制御信号群、100…メモリシステム、201、202、203、204…DRAMチップ、211、212、213、214…DRAMチップ、300、310、321、322、331、332、341、342、343、344、351、352、353、354、361、362、363、364、371、372、373、374…終端抵抗、401、402、403、404、411、412、413、414…アドレス・データ信号群、500…第1クロック・制御信号群、501…第2クロック・制御信号群、501…分岐線、502…分岐線、510…第2クロック・制御信号群、511、512…分岐線、611、612、613、614、621、622、623、624、631、632、633、634、641、642、643、644…DRAMチップ、710…第1クロック・制御信号群、711…基線、712、713、714、715…分岐線、720…第2クロック・制御信号群、721…基線、722、723、724、725…分岐線、730…第3クロック・制御信号群、731…基線、732、733、734、735…分岐線、740…第4クロック・制御信号群、741…基線、742、743、744、745…分岐線。
Claims (9)
- 複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップの総てが一つの電源を共有せず、同時に動作する同一ランクのメモリチップが少なくとも2以上の電源を用いるように分散されて配置されている
ことを特徴とするメモリモジュール。 - 請求項1に記載のメモリモジュールにおいて、
メモリ基板の表面と裏面とに前記メモリチップが配置されており、
同じランクに含まれるメモリチップが表側にも裏側にも配置されている
ことを特徴とするメモリモジュール。 - 請求項2に記載のメモリモジュールにおいて、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、が表側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、が裏側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
表側に配置された第P番（Pは1からRまでの整数）のメモリチップと裏側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。 - 複数のメモリチップを搭載するメモリモジュールであって、
同時に動作する同一ランクのメモリチップは、メモリコントローラからの距離が一定値に集中しないように分散して配置されている
ことを特徴とするメモリモジュール。 - 請求項4に記載のメモリモジュールにおいて、
同じランクに属するメモリチップは共通して同じ制御信号で制御される一方、データ信号は異なるランクに属するメモリチップに接続されている
ことを特徴とするメモリモジュール。 - 請求項4または請求項5に記載のメモリモジュールにおいて、
前記メモリチップと前記メモリコントローラとの距離をランクごとに平均した平均距離が、ランク同士でほぼ等しい
ことを特徴とするメモリモジュール。 - 請求項4から請求項6のいずれかに記載のメモリモジュールにおいて、
メモリ基板の片面にメモリチップが配置されており、
ランク数を2とし、同じランクに含まれるメモリチップ数をRとし、全体として（R+R）個のメモリチップを搭載しており、
メモリチップのうち、第1番から第M番のメモリチップがランク1に属し、第（M+1）番から第R番のメモリチップがランク2に属し、第（R+1）番から第（R+M）番のメモリチップがランク1に属し、第（R+M+1）番から第（R+R）番のメモリチップがランク2に属し、
ランク1に属する第1番から第M番のメモリチップと、ランク2に属する第（M+1）番から第R番のメモリチップと、はメモリコントローラの近位側に配置され、
ランク2に属する第（R+1）番から第（R+M）番のメモリチップと、ランク1に属する第（R+M+1）番から第（R+R）番のメモリチップと、がメモリコントローラの遠位側に配置され、
ランク1である第1番から第M番および第（R+M+1）番から第（R+R）番のメモリチップに共通して第1制御信号群が接続されており、
ランク2である第（M+1）番から第R番および第（R+1）番から第（R+M）番のメモリチップに共通して第2制御信号群が接続されており、
近位側に配置された第P番（Pは1からRまでの整数）のメモリチップと遠位側に配置された第（R+P）番のメモリチップに共通して第P番のデータ信号群が接続されている
ことを特徴とするメモリモジュール。 - 請求項4から請求項6のいずれかに記載のメモリモジュールにおいて、
メモリチップのうち、第1番から第4番のメモリチップがランク1に属し、第5番から第8番のメモリチップがランク2に属し、第9番から第12番のメモリチップがランク3に属し、第13番から第16番のメモリチップがランク4に属し、
ランク1に属するメモリチップには共通して第1制御信号群が接続され、
ランク2に属するメモリチップには共通して第2制御信号群が接続され、
ランク3に属するメモリチップには共通して第3制御信号群が接続され、
ランク4に属するメモリチップには共通して第4制御信号群が接続され、
第1番、第5番、第9番および第13番のメモリチップに第1データ信号群が接続され、
第6番、第10番、第14番および第2番のメモリチップに第2データ信号群が接続され、
第11番、第15番、第3番および第7番のメモリチップに第3データ信号群が接続され、
第16番、第4番、第8番および第12番のメモリチップに第4データ信号群が接続されている
ことを特徴とするメモリモジュール。 - 請求項1から請求項8に記載のメモリモジュールと、これをコントロールするメモリコントローラと、を備えたメモリシステム。
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