JPS6031264A - Ｉｃ及びｌｓｉのラッチアップ防止回路 - Google Patents
Ｉｃ及びｌｓｉのラッチアップ防止回路Info
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- JPS6031264A JPS6031264A JP58140752A JP14075283A JPS6031264A JP S6031264 A JPS6031264 A JP S6031264A JP 58140752 A JP58140752 A JP 58140752A JP 14075283 A JP14075283 A JP 14075283A JP S6031264 A JPS6031264 A JP S6031264A
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- lsi
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ、技術分野
本発明は、ＩＣ及びＬＳＩのラッチアップ防止回路に係
り、特にはＩＣ及びＬＳ１回路の電源分離によるラッチ
アンプ防止回路に関する。
り、特にはＩＣ及びＬＳ１回路の電源分離によるラッチ
アンプ防止回路に関する。
１）、従来技術
一般にラッチアンプはｃ ！Ｖｉ ｏ ｓ特有の現象で
、ＳＣＲ現象とも謂われ、これは正常動作時において、
ＣＭ ＯＳの入出力端子に過大なノイズ、不慮なサージ
など過大電圧、〒１ヱ流が印加されたり、または電源振
幅が急激に変動し、６ＭＯ８に異常電流が流れ、外乱信
号を切断してもその異常電流が持続し、あるいは６ＭＯ
８を破壊する現象である。
、ＳＣＲ現象とも謂われ、これは正常動作時において、
ＣＭ ＯＳの入出力端子に過大なノイズ、不慮なサージ
など過大電圧、〒１ヱ流が印加されたり、または電源振
幅が急激に変動し、６ＭＯ８に異常電流が流れ、外乱信
号を切断してもその異常電流が持続し、あるいは６ＭＯ
８を破壊する現象である。
このラッチアップ現象の防止７１策として、従来は■Ｃ
ＭＯ５の入力端子に直列に保護抵抗を入れる。
ＭＯ５の入力端子に直列に保護抵抗を入れる。
■ＣＭ ＯＳの入力端子の寄生するダイオードと同方向
に保護用ダイオードを４１１人する。■ＣＭＯ８の電源
端子に電流制限用抵抗を押入する方法が採択される。
に保護用ダイオードを４１１人する。■ＣＭＯ８の電源
端子に電流制限用抵抗を押入する方法が採択される。
しかしながら、上記に示した対策方法は、一旦、ラッチ
アップが発生すると、ラッチアップ′屯流によりＩＣあ
るいはＬＳ１回路が破壊し、例えば゛重重、時計等の内
部回路にメモリ機能を有する場合、メモリ内容が破壊さ
れるという欠点があった。
アップが発生すると、ラッチアップ′屯流によりＩＣあ
るいはＬＳ１回路が破壊し、例えば゛重重、時計等の内
部回路にメモリ機能を有する場合、メモリ内容が破壊さ
れるという欠点があった。
Ｃ１発明の目的
本発明は上記従来の欠点を除去するだめになされたもの
で、電源をＩＣ及びＬＳＩを構成する内部ロジック回路
と周辺ロジック回路の２系統に分離し、特にラッチアッ
プの発生し易い周辺ロジック回路の電源端子にポリシリ
コン抵抗等を用いてなる電流制限用抵抗を挿入し、これ
をＩＣ及びＬＳＩに内蔵させ、ラツチア・ノブを防止す
る回路を提供するこ七を目的とする。
で、電源をＩＣ及びＬＳＩを構成する内部ロジック回路
と周辺ロジック回路の２系統に分離し、特にラッチアッ
プの発生し易い周辺ロジック回路の電源端子にポリシリ
コン抵抗等を用いてなる電流制限用抵抗を挿入し、これ
をＩＣ及びＬＳＩに内蔵させ、ラツチア・ノブを防止す
る回路を提供するこ七を目的とする。
ｄ、実施例
第１図は電源端イに電流制限用抵抗を挿入したラッチア
ップ保護回路の動作を説明する図である。
ップ保護回路の動作を説明する図である。
図において、電源の内部抵抗ｒに対してＬＳＩ内蔵の電
流制限用抵抗Ｉくを大きくすることにより、ラッチアッ
プによる電流はＩＴＺ、ａ点の電圧はＶａ ＝ ”／’
Ｉ＜ ・”でｒ （（Ｒならば、Ｖａはは−ＯＶとなり
、電源を遮断したのと等価となり、外（＝Ｉけの休診抵
抗が不要となる。
流制限用抵抗Ｉくを大きくすることにより、ラッチアッ
プによる電流はＩＴＺ、ａ点の電圧はＶａ ＝ ”／’
Ｉ＜ ・”でｒ （（Ｒならば、Ｖａはは−ＯＶとなり
、電源を遮断したのと等価となり、外（＝Ｉけの休診抵
抗が不要となる。
第２図において、ＬＳＩＩは内部ロジック回路２と周辺
ロジック回路３から（１１ｆ成され、電源Ｖ Ｄ Ｉ）
は各ロジック回路の２系統に分離され、とくにランチア
ンプの発生し易い周辺ロジック回路の電源端子Ｑに電流
制限用抵抗Ｒを挿入する。このように２系統に電源を分
１４１［すれば、周辺ロジック回路３がラッチアップを
起しても内部ロジック回路２は正常な動作をイ：ｆなわ
せることができる。第５図には一例として電卓用ＬＳＩ
に於ける内部ロジック回路２０と周辺ロジック回路３０
の一例が示されている。内部ロジック回路はＲＯＭ、Ｒ
ＡＭ。
ロジック回路３から（１１ｆ成され、電源Ｖ Ｄ Ｉ）
は各ロジック回路の２系統に分離され、とくにランチア
ンプの発生し易い周辺ロジック回路の電源端子Ｑに電流
制限用抵抗Ｒを挿入する。このように２系統に電源を分
１４１［すれば、周辺ロジック回路３がラッチアップを
起しても内部ロジック回路２は正常な動作をイ：ｆなわ
せることができる。第５図には一例として電卓用ＬＳＩ
に於ける内部ロジック回路２０と周辺ロジック回路３０
の一例が示されている。内部ロジック回路はＲＯＭ、Ｒ
ＡＭ。
ＡＬＵ（演算ユニット）、コントロール回路及び発振器
を含み、周辺ロジック回路は、表示駆動回路、キー人力
部、ストローブ出力部を含む。それゆえ、電卓において
、メモリー機能としてのＲＡＭに電話番号等を記憶して
いる場合、ラッチアップが起ってもメモリー内容を破壊
することなく保持し得る。
を含み、周辺ロジック回路は、表示駆動回路、キー人力
部、ストローブ出力部を含む。それゆえ、電卓において
、メモリー機能としてのＲＡＭに電話番号等を記憶して
いる場合、ラッチアップが起ってもメモリー内容を破壊
することなく保持し得る。
この場合、電源を２系統に分離しである為、後述するよ
うに内部ロジック回路と周辺ロジック回路を電気的に分
離させる必要がある。元に戻るが第２図に於てラッチア
ップが発生して電流ＩＲが流れると、第３図に示すよう
にＱ点の′１Ｆ圧が０ボルト程度となり、ラッチアップ
が停止する。寸だＰ点は、ラッチアップ発生時の電圧変
動が電源の内部抵抗ｒとＬＳ１．特に周辺Ｉｆｆｆｆシ
ラ路３の保護としての電流制限用抵抗Ｒの比となるだめ
、Ｒ）ｒのときの電圧変動は無視することができ、一方
ラッチアップ時に於ても内部ロジック回路２は正常に動
作させることができるものである。また電源を２系統に
分離したことにより、第４図に示すように内部ロジック
回路２と周辺ロジック回路３は′ｔＬ気的に分離される
。この場合、ＬＳＩ内部において、例えば両ロジック回
路をメタル又はポリシリコンなどのリード線４，５で接
続し、コンプリメンタ−ＭＯＳ ）ランシスクのグー１
１化膜により両ロジック回路を′電気的に分離されてい
るので全く不都合を生じることはない。
うに内部ロジック回路と周辺ロジック回路を電気的に分
離させる必要がある。元に戻るが第２図に於てラッチア
ップが発生して電流ＩＲが流れると、第３図に示すよう
にＱ点の′１Ｆ圧が０ボルト程度となり、ラッチアップ
が停止する。寸だＰ点は、ラッチアップ発生時の電圧変
動が電源の内部抵抗ｒとＬＳ１．特に周辺Ｉｆｆｆｆシ
ラ路３の保護としての電流制限用抵抗Ｒの比となるだめ
、Ｒ）ｒのときの電圧変動は無視することができ、一方
ラッチアップ時に於ても内部ロジック回路２は正常に動
作させることができるものである。また電源を２系統に
分離したことにより、第４図に示すように内部ロジック
回路２と周辺ロジック回路３は′ｔＬ気的に分離される
。この場合、ＬＳＩ内部において、例えば両ロジック回
路をメタル又はポリシリコンなどのリード線４，５で接
続し、コンプリメンタ−ＭＯＳ ）ランシスクのグー１
１化膜により両ロジック回路を′電気的に分離されてい
るので全く不都合を生じることはない。
ｅ１発明の効果
以」−説明したように、本発明のＩＣ及びＬＳＩのラッ
チアップ防止回路によれば、電源を内部ロジック回路と
周辺ロジック回路の２系統に分離し、前記周辺ロジック
回路の電源端子にＩＣ及びＬＳＩに内蔵する電流制限用
抵抗を挿入したから、周辺回路がランチアップを起こし
ても内部ロジック回路は正常に動作させることができ、
内部ロジック回路がメモリー機能を有する場合、メモリ
ー内容を破壊することなく保持でき、ランチアンプ対策
を有効に行ない得る利点がある。
チアップ防止回路によれば、電源を内部ロジック回路と
周辺ロジック回路の２系統に分離し、前記周辺ロジック
回路の電源端子にＩＣ及びＬＳＩに内蔵する電流制限用
抵抗を挿入したから、周辺回路がランチアップを起こし
ても内部ロジック回路は正常に動作させることができ、
内部ロジック回路がメモリー機能を有する場合、メモリ
ー内容を破壊することなく保持でき、ランチアンプ対策
を有効に行ない得る利点がある。
第１図はラッチアンプ保護回路の動作説明図、第２図は
本発明による内部ロジック回路と周辺ロジック回路から
構成されるＬＳＩのランチアップ防止回路図、第３図は
ラッチアップ動作特性図、第４図は内部口ジ７り回路と
周辺ロジック回路の７圧気的分離構成図、第５図は電卓
に使用される両ロジック回路の具体例を示すブロック構
成図である。 ＶＤＤ：電源、 １：ＬＳＩ、 ２：内部ロジック回路
、 ３：周辺ロジック回路、 ■＜：電流制限用抵抗。 代理人 弁理士 福 土 愛 彦（仙２名）第１（３） 第２り］ 第３図 第４は１ ０ ＠５図
本発明による内部ロジック回路と周辺ロジック回路から
構成されるＬＳＩのランチアップ防止回路図、第３図は
ラッチアップ動作特性図、第４図は内部口ジ７り回路と
周辺ロジック回路の７圧気的分離構成図、第５図は電卓
に使用される両ロジック回路の具体例を示すブロック構
成図である。 ＶＤＤ：電源、 １：ＬＳＩ、 ２：内部ロジック回路
、 ３：周辺ロジック回路、 ■＜：電流制限用抵抗。 代理人 弁理士 福 土 愛 彦（仙２名）第１（３） 第２り］ 第３図 第４は１ ０ ＠５図
Claims (1)
- ｌ 電源を内部ロジック回路と周辺ロジック回路の２系
統に分離し、前記周辺ロジック回路の電源端子にＩＣ及
びＬＳＩに内蔵する電流制限用抵抗を挿入したことを特
徴とするＩＣ及びＬＳＩのラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140752A JPS6031264A (ja) | 1983-07-29 | 1983-07-29 | Ｉｃ及びｌｓｉのラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140752A JPS6031264A (ja) | 1983-07-29 | 1983-07-29 | Ｉｃ及びｌｓｉのラッチアップ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031264A true JPS6031264A (ja) | 1985-02-18 |
Family
ID=15275906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140752A Pending JPS6031264A (ja) | 1983-07-29 | 1983-07-29 | Ｉｃ及びｌｓｉのラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252463A (ja) * | 1987-04-08 | 1988-10-19 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
| WO2012060097A1 (ja) * | 2010-11-02 | 2012-05-10 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
| US10587088B2 (en) | 2016-05-27 | 2020-03-10 | Fujifilm Corporation | Solid-state laser device |
-
1983
- 1983-07-29 JP JP58140752A patent/JPS6031264A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252463A (ja) * | 1987-04-08 | 1988-10-19 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
| WO2012060097A1 (ja) * | 2010-11-02 | 2012-05-10 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
| US10587088B2 (en) | 2016-05-27 | 2020-03-10 | Fujifilm Corporation | Solid-state laser device |
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