JPS63252463A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS63252463A JPS63252463A JP62087835A JP8783587A JPS63252463A JP S63252463 A JPS63252463 A JP S63252463A JP 62087835 A JP62087835 A JP 62087835A JP 8783587 A JP8783587 A JP 8783587A JP S63252463 A JPS63252463 A JP S63252463A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- resistor
- diode
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 230000006698 induction Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 5
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型ＭＯＳ集積回路（以下ＣＭＯＳＩＣと
略す）特に入力回路・出力回路及び記憶回路の電源回路
く関し、前記入力回路・出力回路と前記記憶回路の電源
を抵抗またはダイオードで分離した相補型ＭＯＳ集積回
路に関する。
略す）特に入力回路・出力回路及び記憶回路の電源回路
く関し、前記入力回路・出力回路と前記記憶回路の電源
を抵抗またはダイオードで分離した相補型ＭＯＳ集積回
路に関する。
従来の０ＭＯＳＩＣ装置の一例を第３図に示す。
即ち、入力回路・出力回路と記憶回路は共通の電源回路
より供給されていた。
より供給されていた。
ＣＭＯＳＩＣは低消費電力で動作することがその特徴の
一つにあり、近年電卓、・時計・液晶テレビ等のように
小容量バッテリーを電源供給源として使うことが多い。
一つにあり、近年電卓、・時計・液晶テレビ等のように
小容量バッテリーを電源供給源として使うことが多い。
その中にありて、たとえばブザー駆動、ランプ駆動など
小容量バッテリーにとって重負荷を駆動する際にバッテ
リーの内部抵抗の電圧降によシバッテリー電圧が変動し
、ＣＭＯＳＩＣの誤動作を誘発することがしばしばあっ
た。
小容量バッテリーにとって重負荷を駆動する際にバッテ
リーの内部抵抗の電圧降によシバッテリー電圧が変動し
、ＣＭＯＳＩＣの誤動作を誘発することがしばしばあっ
た。
又、バッテリー駆動の利点より、持ち運びが簡単なハン
ディ型として多く利用されておシ、人体などによる静電
誘４雑音の影響を受ける機会も多くなっており、０ＭＯ
ＳＩＣの入力端子・出力端子から０ＭＯＳＩＣ内部に入
力され保護回路を介して放電電流が流れ、これが入力回
路・出力回路及び記１回路の電源電圧を変動させ誤動作
せしめるケースもしばしばあった。
ディ型として多く利用されておシ、人体などによる静電
誘４雑音の影響を受ける機会も多くなっており、０ＭＯ
ＳＩＣの入力端子・出力端子から０ＭＯＳＩＣ内部に入
力され保護回路を介して放電電流が流れ、これが入力回
路・出力回路及び記１回路の電源電圧を変動させ誤動作
せしめるケースもしばしばあった。
本発明はかかる問題を極めて容易に解決し、又、廉価で
ＣＭＯ５ＩＣ上に構成できる電源分離方法を提供するこ
とにある。
ＣＭＯ５ＩＣ上に構成できる電源分離方法を提供するこ
とにある。
本発明のＣＭＯＳＩＣ装置は、入力回路・出力回路の電
源と記憶回路の電源の間に、抵抗あるいはダイオードを
有している。
源と記憶回路の電源の間に、抵抗あるいはダイオードを
有している。
以下に、本発明を図面を参照して詳細に説明する。第１
図は、抵抗を用いた本発明の一実施例である。即ち、Ｖ
ＤＤとＶ８８の間には、バッテリーの両端が接続され、
さらに、入力回路及び出力回路が接続される。又、入力
回路・出力回路の電源と記憶回路の電源の間には抵抗Ｒ
が接続される。
図は、抵抗を用いた本発明の一実施例である。即ち、Ｖ
ＤＤとＶ８８の間には、バッテリーの両端が接続され、
さらに、入力回路及び出力回路が接続される。又、入力
回路・出力回路の電源と記憶回路の電源の間には抵抗Ｒ
が接続される。
今、静電気誘導雑音φ重負荷の駆動等外乱に対して、入
力回路及び出力回路の電源電圧Ｖ８８が瞬時（１時間）
ＶｓｎだけＶＤＤ側に変動したとする（第４図）。但
し、外乱の起こった時刻をＯとする。この時、記憶回路
の電源電圧の変動について、考える。入力回路・出力回
路の電源電圧ＶＳＳに生じる瞬時変化Ｖｓｎ（０≦ｔ≦
Ｔ）は、入力回路・出力回路の電源と記憶回路の電源間
に接続される抵抗Ｒと記憶回路の電源問答ＩｔＣとによ
る時定数Ｃ・Ｒによシ緩衝される。
力回路及び出力回路の電源電圧Ｖ８８が瞬時（１時間）
ＶｓｎだけＶＤＤ側に変動したとする（第４図）。但
し、外乱の起こった時刻をＯとする。この時、記憶回路
の電源電圧の変動について、考える。入力回路・出力回
路の電源電圧ＶＳＳに生じる瞬時変化Ｖｓｎ（０≦ｔ≦
Ｔ）は、入力回路・出力回路の電源と記憶回路の電源間
に接続される抵抗Ｒと記憶回路の電源問答ＩｔＣとによ
る時定数Ｃ・Ｒによシ緩衝される。
記憶回路の電源Ｖ８８に対する時間的変動をＥ（ｔ）（
０≦ｔ≦Ｔ）とすると、Ｅ（ｔ）は０式の様に求める事
ができる（第４図）。
０≦ｔ≦Ｔ）とすると、Ｅ（ｔ）は０式の様に求める事
ができる（第４図）。
これによれば、記憶回路の電源のＶＳＳに対する時間的
変動のピーク値Ｅ （Ｔ）は、入力回路・出力回路の電
源と記憶回路の電源の間に接続される抵抗Ｒの値を適当
に選ぶ事により記憶回路の誤動作を生じないレベルにコ
ントロールする事が可能である。
変動のピーク値Ｅ （Ｔ）は、入力回路・出力回路の電
源と記憶回路の電源の間に接続される抵抗Ｒの値を適当
に選ぶ事により記憶回路の誤動作を生じないレベルにコ
ントロールする事が可能である。
次にダイオードを用いた本発明の一実施例について説明
する（第２図）。今、静電気誘導雑音・重負荷の駆動等
外乱に対して入力回路及び出力回路の電源電圧Ｖ８８が
瞬時（１時間） ＶＳｎだけＶＤＤ側に変動した場合記
憶回路の電源電圧は、ダイオードの逆方向特性によシは
とんど変動しない（第５図）。
する（第２図）。今、静電気誘導雑音・重負荷の駆動等
外乱に対して入力回路及び出力回路の電源電圧Ｖ８８が
瞬時（１時間） ＶＳｎだけＶＤＤ側に変動した場合記
憶回路の電源電圧は、ダイオードの逆方向特性によシは
とんど変動しない（第５図）。
以上説明したように、本発明によれば、入力回路・出力
回路の電源と記憶回路の電源の間に接続される抵抗と記
憶回路の電源間容量とによる時定数、又は入力回路・出
力回路のｉｓと記憶回路の電源の間に接続されるダイオ
ードの逆方向特性によ）、静電気誘導雑音・重負荷の駆
動等外乱による記憶回路の電源の瞬時変動を緩衝でき記
憶回路の誤動作を防止する効果がある。
回路の電源と記憶回路の電源の間に接続される抵抗と記
憶回路の電源間容量とによる時定数、又は入力回路・出
力回路のｉｓと記憶回路の電源の間に接続されるダイオ
ードの逆方向特性によ）、静電気誘導雑音・重負荷の駆
動等外乱による記憶回路の電源の瞬時変動を緩衝でき記
憶回路の誤動作を防止する効果がある。
第１図は、抵抗を用いた本発明の一実施例、第２図はダ
イオードを用いた本発明の一実施例、第３図は従来の電
源系統図、第４図・第５図はそれぞれ抵抗あるいはダイ
オードを用いた例の入力回路・出力回路の電源電圧の変
動及び記憶回路の電源電圧の変動である。 １・・・・・・正の電源供給端子（ＶＤＤ）、２・・・
・・・負の電源供給端子（Ｖｓｓ）、３・・・・・・入
力回路・出力回路、４・・・・・・記憶回路、５・・・
・・・抵抗（Ｒ）、６・・・・・・ダイオード（Ｄｌ）
、７・・・・・・入力回路・出力回路の電源電圧、８・
・・・・・記憶回路の電源電圧、９・・・・・・ｆＬ電
源間容量 −・・袢、 代理人 弁理士 内 原 □ 、茅１回 ＤＩ ￥２０ 榮３圀
イオードを用いた本発明の一実施例、第３図は従来の電
源系統図、第４図・第５図はそれぞれ抵抗あるいはダイ
オードを用いた例の入力回路・出力回路の電源電圧の変
動及び記憶回路の電源電圧の変動である。 １・・・・・・正の電源供給端子（ＶＤＤ）、２・・・
・・・負の電源供給端子（Ｖｓｓ）、３・・・・・・入
力回路・出力回路、４・・・・・・記憶回路、５・・・
・・・抵抗（Ｒ）、６・・・・・・ダイオード（Ｄｌ）
、７・・・・・・入力回路・出力回路の電源電圧、８・
・・・・・記憶回路の電源電圧、９・・・・・・ｆＬ電
源間容量 −・・袢、 代理人 弁理士 内 原 □ 、茅１回 ＤＩ ￥２０ 榮３圀
Claims (1)
- 入力回路、出力回路及び記憶回路を含む相補型ＭＯＳ
集積回路において前記入力回路及び前記出力回路と前記
記憶回路の電源を抵抗またはダイオードをもって分離す
ることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087835A JPH073857B2 (ja) | 1987-04-08 | 1987-04-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087835A JPH073857B2 (ja) | 1987-04-08 | 1987-04-08 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252463A true JPS63252463A (ja) | 1988-10-19 |
| JPH073857B2 JPH073857B2 (ja) | 1995-01-18 |
Family
ID=13925985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087835A Expired - Fee Related JPH073857B2 (ja) | 1987-04-08 | 1987-04-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073857B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247378A (en) * | 1991-06-07 | 1993-09-21 | Peter Miller | Optical retarder having means for determining the retardance of the cell corresponding to the sensed capacitance thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264242A (en) * | 1975-11-22 | 1977-05-27 | Omron Tateisi Electronics Co | Power-suspension time memory c-mos circuit |
| JPS6031264A (ja) * | 1983-07-29 | 1985-02-18 | Sharp Corp | Ｉｃ及びｌｓｉのラッチアップ防止回路 |
-
1987
- 1987-04-08 JP JP62087835A patent/JPH073857B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264242A (en) * | 1975-11-22 | 1977-05-27 | Omron Tateisi Electronics Co | Power-suspension time memory c-mos circuit |
| JPS6031264A (ja) * | 1983-07-29 | 1985-02-18 | Sharp Corp | Ｉｃ及びｌｓｉのラッチアップ防止回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247378A (en) * | 1991-06-07 | 1993-09-21 | Peter Miller | Optical retarder having means for determining the retardance of the cell corresponding to the sensed capacitance thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073857B2 (ja) | 1995-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |