JPH0425731B2 - - Google Patents
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- Publication number
- JPH0425731B2 JPH0425731B2 JP59167132A JP16713284A JPH0425731B2 JP H0425731 B2 JPH0425731 B2 JP H0425731B2 JP 59167132 A JP59167132 A JP 59167132A JP 16713284 A JP16713284 A JP 16713284A JP H0425731 B2 JPH0425731 B2 JP H0425731B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- circuit
- pull
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は入出力回路にプルアツプ若しくはプル
ダウン素子を有する集積回路に関するものであ
る。
ダウン素子を有する集積回路に関するものであ
る。
（従来の技術）
従来、集積回路における入力回路のプルアツプ
方法として、例えば、第３図に示す如き回路がし
ばしば使用されている。同図において、１１は入
力端子、１２は抵抗、１３はダイオード、１４は
ＮチヤネルMOSトランジスタ（以下、NMOST
という。）、１５はＰチヤネルMOSトランジスタ
（以下、PMOSTという。）、１８はPMOSTでプ
ルアツプトランジスタ、１９は電源端子である。
NMOST１４とPMOST１５はインバーターを構
成している、抵抗１２およびダイオード１３は、
入力端子１１に静電気などの異常な電圧が印加さ
れたとき、インバーターの入力ゲートを破壊から
保護するための保護抵抗および保護ダイオードで
ある。プルアツプトランジスタ１８は、インバー
ターの入力と電源端子１９の間に接続され、その
ゲートは接地され常に導通状態にあり、プルアツ
プトランジスタとして動作している。
方法として、例えば、第３図に示す如き回路がし
ばしば使用されている。同図において、１１は入
力端子、１２は抵抗、１３はダイオード、１４は
ＮチヤネルMOSトランジスタ（以下、NMOST
という。）、１５はＰチヤネルMOSトランジスタ
（以下、PMOSTという。）、１８はPMOSTでプ
ルアツプトランジスタ、１９は電源端子である。
NMOST１４とPMOST１５はインバーターを構
成している、抵抗１２およびダイオード１３は、
入力端子１１に静電気などの異常な電圧が印加さ
れたとき、インバーターの入力ゲートを破壊から
保護するための保護抵抗および保護ダイオードで
ある。プルアツプトランジスタ１８は、インバー
ターの入力と電源端子１９の間に接続され、その
ゲートは接地され常に導通状態にあり、プルアツ
プトランジスタとして動作している。
この従来例の入力回路においては、入力レベル
VIがOVのとき、インバーターの入力レベル
VI′は抵抗１２とプルアツプトランジスタ１８の
インピーダンスにより分圧された値となる。
VIがOVのとき、インバーターの入力レベル
VI′は抵抗１２とプルアツプトランジスタ１８の
インピーダンスにより分圧された値となる。
第４図は入力レベルVIとインバーターの入力
レベルVI′の関係の一例を示す特性図である。同
図に示す如く、入力レベルVIがハイレベルすな
わち電源電圧VDDに等しいときは全く問題はない
が、入力レベルがロウレベルすなわちOVのとき
は、インバーターの入力レベルVI′はOVとはな
らない。この値は抵抗１２の抵抗値が大きいほど
高くなり、インバーターを構成するNMOST１
４のスレツシヨールド電圧を越えるとPMOST１
４，NMOST１５は共に導通状態となり貫通電
流が流れ、CMOS集積回路本来の低消費電力の
利点が失われてしまうという欠点がある。
レベルVI′の関係の一例を示す特性図である。同
図に示す如く、入力レベルVIがハイレベルすな
わち電源電圧VDDに等しいときは全く問題はない
が、入力レベルがロウレベルすなわちOVのとき
は、インバーターの入力レベルVI′はOVとはな
らない。この値は抵抗１２の抵抗値が大きいほど
高くなり、インバーターを構成するNMOST１
４のスレツシヨールド電圧を越えるとPMOST１
４，NMOST１５は共に導通状態となり貫通電
流が流れ、CMOS集積回路本来の低消費電力の
利点が失われてしまうという欠点がある。
これを避けるためには、第３図に示すプルアツ
プトランジスタ１８を入力端子１１と電源端子１
９の間に接続させることが考えられるが、この方
法では一般にプルアツプトランジスタ１８は寸法
が小さく入力端子１１に印加される静電気などに
より破壊されてしまういという欠点がある。
プトランジスタ１８を入力端子１１と電源端子１
９の間に接続させることが考えられるが、この方
法では一般にプルアツプトランジスタ１８は寸法
が小さく入力端子１１に印加される静電気などに
より破壊されてしまういという欠点がある。
（発明の目的）
本発明の目的は、上記の欠点を除去することに
より、いかなる入力レベルに対してもインバータ
ーの入力レベルを正常に保ち、かつ静電気などで
破壊されにくいところの入力回路にプルアツプ又
はプルダウン素子を有する集積回路を提供するこ
とにある。
より、いかなる入力レベルに対してもインバータ
ーの入力レベルを正常に保ち、かつ静電気などで
破壊されにくいところの入力回路にプルアツプ又
はプルダウン素子を有する集積回路を提供するこ
とにある。
（発明の構成）
本発明の集積回路は、入出力端子からの信号を
内部回路へ伝達する入力回路と、この入力回路を
前記入出力端子に印加される異常電圧から保護す
る保護回路と、一端を第１及び第２の電源供給端
子のうちの一方と接続し前記入力回路の入力端を
プルアツプ若しくはプルダウンする第１のトラン
ジスタと、少なくとも前記入出力端子と前記第１
及び第２の電源供給端子のうちの一方との間に接
続された第２のトランジスタを備え前記内部回路
からの信号を前記入出力端子へ伝達する出力回路
とを有する集積回路において、前記第１のトラン
ジスタの他端を前記入出力端子と接続しかつこの
第１のトランジスタを前記第２のトランジスタと
等しい大きさに形成して構成される。
内部回路へ伝達する入力回路と、この入力回路を
前記入出力端子に印加される異常電圧から保護す
る保護回路と、一端を第１及び第２の電源供給端
子のうちの一方と接続し前記入力回路の入力端を
プルアツプ若しくはプルダウンする第１のトラン
ジスタと、少なくとも前記入出力端子と前記第１
及び第２の電源供給端子のうちの一方との間に接
続された第２のトランジスタを備え前記内部回路
からの信号を前記入出力端子へ伝達する出力回路
とを有する集積回路において、前記第１のトラン
ジスタの他端を前記入出力端子と接続しかつこの
第１のトランジスタを前記第２のトランジスタと
等しい大きさに形成して構成される。
（作用）
本発明の集積回路は、従来入力回路の入力側に
接続されていたプルアツプ若しくはプルダウント
ランジスタを上記構成で示すように、出力回路を
構成するトランジスタと並列接続して設けること
により、第３図の従来例の回路で問題となつた抵
抗１２の影響を排除し、常にインバーターの入力
レベルを正常に保つようにすると共に、出力回路
のトランジスタに合せてその寸法を大きくして、
静電気などによる耐破壊特性を向上させたもので
ある。
接続されていたプルアツプ若しくはプルダウント
ランジスタを上記構成で示すように、出力回路を
構成するトランジスタと並列接続して設けること
により、第３図の従来例の回路で問題となつた抵
抗１２の影響を排除し、常にインバーターの入力
レベルを正常に保つようにすると共に、出力回路
のトランジスタに合せてその寸法を大きくして、
静電気などによる耐破壊特性を向上させたもので
ある。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の要部を示す回路図
である。
である。
本実施例は、電源端子１９と接地端子２０間に
接続された、NMOST１４とPMOST１５からな
る入力インバーターの入力は、抵抗１２とダイオ
ード１３からなる保護回路を介して入出力端子１
１ａに接続され、その出力は内部回路（図示して
いない。）に接続され、電源端子１９と接地端子
２０間に接続されたNMOST１６とPMOST１７
からなる出力インバーターの入力は内部回路（図
示していない。）に接続され、その出力は入出力
端子１１ａに接続され、ゲートが接地された
PMOSTからプルアツプトランジスタ１８ａが
PMOST１７に並列接続されることから構成され
る。
接続された、NMOST１４とPMOST１５からな
る入力インバーターの入力は、抵抗１２とダイオ
ード１３からなる保護回路を介して入出力端子１
１ａに接続され、その出力は内部回路（図示して
いない。）に接続され、電源端子１９と接地端子
２０間に接続されたNMOST１６とPMOST１７
からなる出力インバーターの入力は内部回路（図
示していない。）に接続され、その出力は入出力
端子１１ａに接続され、ゲートが接地された
PMOSTからプルアツプトランジスタ１８ａが
PMOST１７に並列接続されることから構成され
る。
すなわち、本実施例においては、プルアツプト
ランジスタ１８ａは出力回路を構成する
NMOST１６，PMOST１７と共に入出力端子１
１ａに接続され、これらと同一寸法に形成されて
いる。通常、出力トランジスタは相当大きな寸法
を有しており、入出力端子１１ａに印加される静
電気などに対してかなりの強度を有している。こ
のためこのNMOST１６，PMOST１７に接続さ
れたプルアツプトランジスタ１８ａは静電気など
で破壊されにくく、なおかつ、直接入出力端子に
接続されているので、いかなる入力レベルに対し
ても入力インバーターの入力レベルを正常に保つ
ことができる。
ランジスタ１８ａは出力回路を構成する
NMOST１６，PMOST１７と共に入出力端子１
１ａに接続され、これらと同一寸法に形成されて
いる。通常、出力トランジスタは相当大きな寸法
を有しており、入出力端子１１ａに印加される静
電気などに対してかなりの強度を有している。こ
のためこのNMOST１６，PMOST１７に接続さ
れたプルアツプトランジスタ１８ａは静電気など
で破壊されにくく、なおかつ、直接入出力端子に
接続されているので、いかなる入力レベルに対し
ても入力インバーターの入力レベルを正常に保つ
ことができる。
第２図は本発明の一実施例の要部を示すパター
ン図である。同図では第１図に示すダイオード１
３，NMOST１４，PMOST１５は省略してあ
る。
ン図である。同図では第１図に示すダイオード１
３，NMOST１４，PMOST１５は省略してあ
る。
第２図において、プルアツプトランジスタ１８
ａは、入出力端子１１ａに対して出力トランジス
タであるPMOST１７を隔た位置に配置されてお
り、入出力端子１１ａに印加される静電気などに
対して充分保護されたプルアツプトランジスタと
して動作するものである。
ａは、入出力端子１１ａに対して出力トランジス
タであるPMOST１７を隔た位置に配置されてお
り、入出力端子１１ａに印加される静電気などに
対して充分保護されたプルアツプトランジスタと
して動作するものである。
なお、上記実施例においては、プルアツプトラ
ンジスタ１８ａのゲートは接地した例についての
み示したが、他の方法、例えば出力回路を構成す
るNMOST１６，PMOST１７がオフ状態のとき
のみ導通状態となるように、ゲートをコントロー
ルすることなども可能である。
ンジスタ１８ａのゲートは接地した例についての
み示したが、他の方法、例えば出力回路を構成す
るNMOST１６，PMOST１７がオフ状態のとき
のみ導通状態となるように、ゲートをコントロー
ルすることなども可能である。
又、以上の説明においては、プルアツプの例に
ついてのみ示したが、プルアツプトランジスタ１
８ａのかわりにNMOSTを入出力端子と接続端
子の間に接続することによつてプルダウン素子を
実現できることは言うまでもないことである。
ついてのみ示したが、プルアツプトランジスタ１
８ａのかわりにNMOSTを入出力端子と接続端
子の間に接続することによつてプルダウン素子を
実現できることは言うまでもないことである。
（発明の効果）
以上、詳細に述べた如く、本発明によれば、プ
ルアツプ若しくはプルダウン素子を出力回路のト
ランジスタと並列接続して設けることにより、い
かなる入力レベルに対しても入力回路の入力レベ
ルを正常に保ち、かつ静電気などで破壊されにく
いところの集積回路が得られる。
ルアツプ若しくはプルダウン素子を出力回路のト
ランジスタと並列接続して設けることにより、い
かなる入力レベルに対しても入力回路の入力レベ
ルを正常に保ち、かつ静電気などで破壊されにく
いところの集積回路が得られる。
第１図は本発明の一実施例の要部を示す回路
図、第２図はその要部を示すパターン図、第３図
は従来の集積回路の一例の要部を示す回路図、第
４図はその特性図である。 １１……入力端子、１１ａ……入出力端子、１
２……抵抗、１３……ダイオード、１４，１６…
…ＮチヤネルMOSトランジスタ、１５，１７…
…ＰチヤネルMOSトランジスタ、１８，１８ａ
……プルアツプトランジスタ（ＰチヤネルMOS
トランジスタ）、１９……電源端子、２０……接
地端子。
図、第２図はその要部を示すパターン図、第３図
は従来の集積回路の一例の要部を示す回路図、第
４図はその特性図である。 １１……入力端子、１１ａ……入出力端子、１
２……抵抗、１３……ダイオード、１４，１６…
…ＮチヤネルMOSトランジスタ、１５，１７…
…ＰチヤネルMOSトランジスタ、１８，１８ａ
……プルアツプトランジスタ（ＰチヤネルMOS
トランジスタ）、１９……電源端子、２０……接
地端子。
Claims (1)
- 【特許請求の範囲】 １ 入出力端子からの信号を内部回路へ伝達する
入力回路と、この入力回路を前記入出力端子に印
加される異常電圧から保護する保護回路と、一端
を第１及び第２の電源供給端子のうちの一方と接
続し前記入力回路の入力端をプルアツプ若しくは
プルダウンする第１のトランジスタと、少なくと
も前記入出力端子と前記第１及び第２の電源供給
端子のうちの一方の間に接続された第２のトラン
ジスタを備え前記内部回路からの信号を前記入出
力端子へ伝達する出力回路とを有する集積回路に
おいて、前記第１のトランジスタの他端を前記入
出力端子と接続しかつこの第１のトランジスタを
前記第２のトランジスタと等しい大きさに形成し
たことを特徴とする集積回路。 ２ 第１のトランジスタと入出力端子との間に第
２のトランジスタが配設されてなる特許請求の範
囲第１項記載の集積回路。 ３ 第１のトランジスタのゲートに制御信号を入
力してなる特許請求の範囲第１項あるいは第２項
記の載集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167132A JPS6145630A (ja) | 1984-08-09 | 1984-08-09 | 集積回路 |
| DE19853526840 DE3526840A1 (de) | 1984-08-09 | 1985-07-26 | Eingangs-ausgans-schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167132A JPS6145630A (ja) | 1984-08-09 | 1984-08-09 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145630A JPS6145630A (ja) | 1986-03-05 |
| JPH0425731B2 true JPH0425731B2 (ja) | 1992-05-01 |
Family
ID=15844021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167132A Granted JPS6145630A (ja) | 1984-08-09 | 1984-08-09 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6145630A (ja) |
| DE (1) | DE3526840A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745623A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Bidirectional input and output circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
-
1984
- 1984-08-09 JP JP59167132A patent/JPS6145630A/ja active Granted
-
1985
- 1985-07-26 DE DE19853526840 patent/DE3526840A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745623A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Bidirectional input and output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3526840A1 (de) | 1986-02-20 |
| JPS6145630A (ja) | 1986-03-05 |
| DE3526840C2 (ja) | 1987-08-20 |
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