JP2674875B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2674875B2 JP2674875B2 JP2309726A JP30972690A JP2674875B2 JP 2674875 B2 JP2674875 B2 JP 2674875B2 JP 2309726 A JP2309726 A JP 2309726A JP 30972690 A JP30972690 A JP 30972690A JP 2674875 B2 JP2674875 B2 JP 2674875B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- timing
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に入出力端
子のショート検出により出力を禁止する機能に関する。
子のショート検出により出力を禁止する機能に関する。
従来のこの種のショート検出の機能を、マイクロコン
ピュータは持ってなかった。
ピュータは持ってなかった。
前述した従来のマイクロコンピュータは、入出力端子
が出力電位と異なる電位とショートした場合には、半導
体チップ内の電源電位VDD又は接地（GND）配線の電位変
動による誤動作や大電流による半導体チップの破壊など
の欠点がある。
が出力電位と異なる電位とショートした場合には、半導
体チップ内の電源電位VDD又は接地（GND）配線の電位変
動による誤動作や大電流による半導体チップの破壊など
の欠点がある。
本発明の目的は、前記欠点が解決され、ショートした
場合でも誤動作や、破壊事故を生じさせないようにした
マイクロコンピュータを提供することにある。
場合でも誤動作や、破壊事故を生じさせないようにした
マイクロコンピュータを提供することにある。
本発明のマイクロコンピュータの構成は、入出力端子
に保護抵抗を介してドレインが接続されソースが接地さ
れた出力トランジスタと、この出力トランジスタのゲー
トに第１のタイミングで入力データ信号を供給する入力
回路と、この入力回路の出力と前記出力トランジスタの
ドレイン電圧とを前記第１のタイミングから遅延した第
２のタイミングで論理積をとり前記入出力端子が短絡さ
れかつ前記入力回路が前記出力トランジスタをオンとす
るとき短絡検出を行う第１のゲートと、この第１のゲー
トの出力を入力し前記第２のタイミングから遅延した第
３のタイミングでセットされるレジスタと、このレジス
タの短絡検出出力があった時に前記出力トランジスタを
オフとする第２のゲートとを備え、前記第１のタイミン
グを他の回路動作に影響されない特定の検出タイミング
とし、前記第１〜第３のタイミングを回路に異常を与え
ない短時間としたることを特徴とする。
に保護抵抗を介してドレインが接続されソースが接地さ
れた出力トランジスタと、この出力トランジスタのゲー
トに第１のタイミングで入力データ信号を供給する入力
回路と、この入力回路の出力と前記出力トランジスタの
ドレイン電圧とを前記第１のタイミングから遅延した第
２のタイミングで論理積をとり前記入出力端子が短絡さ
れかつ前記入力回路が前記出力トランジスタをオンとす
るとき短絡検出を行う第１のゲートと、この第１のゲー
トの出力を入力し前記第２のタイミングから遅延した第
３のタイミングでセットされるレジスタと、このレジス
タの短絡検出出力があった時に前記出力トランジスタを
オフとする第２のゲートとを備え、前記第１のタイミン
グを他の回路動作に影響されない特定の検出タイミング
とし、前記第１〜第３のタイミングを回路に異常を与え
ない短時間としたることを特徴とする。
次に本発明について図面を参照しながら説明する。
第１図（Ａ）は本発明の一実施例のマイクロコンピュ
ータのショート検出回路を示す回路図、第１図（Ｂ）は
第１図（Ａ）の動作状態を示すタイミング図である。第
１図（Ａ）、第１図（Ｂ）において、本実施例のマイク
ロコンピュータは、入出力端子100と、入出力端子の保
護抵抗101と、入出力端子の保護ダイオード102と、入出
力端子の保護ダイオード103と、入出力端子の保護抵抗1
04と、Ａ点のプルダウン用Nchトランジスタ105と、Ａ点
のレベル読み取り用4NANDゲート106と、入出力端子への
出力バッファ（出力トランジスタ）107と、出力バッフ
ァのドライブ用2NORゲート108と、入出力切り換え用2NA
NDゲート109と、端子への出力信号ラッチ用レジスタ110
と、Ａ点レベル検出による入出力切換信号のラッチ用レ
ジスタ111とを含み、構成される。
ータのショート検出回路を示す回路図、第１図（Ｂ）は
第１図（Ａ）の動作状態を示すタイミング図である。第
１図（Ａ）、第１図（Ｂ）において、本実施例のマイク
ロコンピュータは、入出力端子100と、入出力端子の保
護抵抗101と、入出力端子の保護ダイオード102と、入出
力端子の保護ダイオード103と、入出力端子の保護抵抗1
04と、Ａ点のプルダウン用Nchトランジスタ105と、Ａ点
のレベル読み取り用4NANDゲート106と、入出力端子への
出力バッファ（出力トランジスタ）107と、出力バッフ
ァのドライブ用2NORゲート108と、入出力切り換え用2NA
NDゲート109と、端子への出力信号ラッチ用レジスタ110
と、Ａ点レベル検出による入出力切換信号のラッチ用レ
ジスタ111とを含み、構成される。
第１図（Ａ）、第１図（Ｂ）において、本実施例の通
常動作の場合は、まずセット（Ｓ）信号（第３のタイミ
ングφ３）がアクティブ（Hi）となり、Ａ点レベル検出
による入出力切換信号のラッチ用レジスタ111がセット
される事により、この回路がイニシャライズされる。次
に第１のタイミングφ１がアクティブ（Hi）となり、出
力されるべきデータが端子への出力信号ラッチ用レジス
タ110にラッチされる。この時に、端子の入出力コント
ロール信号がHiであるなら、入出力切り換え用2NANDゲ
ート109は低（Low）レベルとなる。レジスタ111はHiに
セットされている。もしレジスタ110にラッチされてい
るデータがLowであるなら、入出力端子への出力バッフ
ァ107が導通（ON）状態となって、Ａ点の電位は接地（G
ND）レベルまで引き下げられる。この時に、入出力端子
100が電源電位VDD、またはより高い電位の箇所とショー
トした場合を仮定すると、保護抵抗101,104,トランジス
タ107を通して大電流が流れ、Ａ点の電位をGNDレベルか
ら、より高い電位へと引き上げる。次に第２のタイミン
グφ２がアクティブ（Hi）になり、Ａ点の電位を4NAND
ゲート106で読むのであるが、4NANDゲート106のディメ
ンジョンは、ショート電流が目的値以上流れた時のみに
Lowになるように定める。φ３がアクティブのタイミン
グでは、Ａ点のレベル読み取り用4NANDゲート106の信号
をレジスタ111でラッチするのだが、ショート電流が大
きい場合には、Lowがラッチされ、出力バッファ107をカ
ット・オフする。
常動作の場合は、まずセット（Ｓ）信号（第３のタイミ
ングφ３）がアクティブ（Hi）となり、Ａ点レベル検出
による入出力切換信号のラッチ用レジスタ111がセット
される事により、この回路がイニシャライズされる。次
に第１のタイミングφ１がアクティブ（Hi）となり、出
力されるべきデータが端子への出力信号ラッチ用レジス
タ110にラッチされる。この時に、端子の入出力コント
ロール信号がHiであるなら、入出力切り換え用2NANDゲ
ート109は低（Low）レベルとなる。レジスタ111はHiに
セットされている。もしレジスタ110にラッチされてい
るデータがLowであるなら、入出力端子への出力バッフ
ァ107が導通（ON）状態となって、Ａ点の電位は接地（G
ND）レベルまで引き下げられる。この時に、入出力端子
100が電源電位VDD、またはより高い電位の箇所とショー
トした場合を仮定すると、保護抵抗101,104,トランジス
タ107を通して大電流が流れ、Ａ点の電位をGNDレベルか
ら、より高い電位へと引き上げる。次に第２のタイミン
グφ２がアクティブ（Hi）になり、Ａ点の電位を4NAND
ゲート106で読むのであるが、4NANDゲート106のディメ
ンジョンは、ショート電流が目的値以上流れた時のみに
Lowになるように定める。φ３がアクティブのタイミン
グでは、Ａ点のレベル読み取り用4NANDゲート106の信号
をレジスタ111でラッチするのだが、ショート電流が大
きい場合には、Lowがラッチされ、出力バッファ107をカ
ット・オフする。
第２図（Ａ）は本発明の他の実施例のマイクロコンピ
ュータのショート検出回路を示す回路図、第２図（Ｂ）
は第２図（Ａ）の動作状態を示すタイミング図である。
ュータのショート検出回路を示す回路図、第２図（Ｂ）
は第２図（Ａ）の動作状態を示すタイミング図である。
第２図（Ａ）、第２図（Ｂ）において、本実施例は、
入出力端子200と、入出力端子の保護抵抗201と、入出力
端子の保護ダイオード202と、入出力端子の保護ダイオ
ード203と、入出力端子の保護抵抗204と、Ａ点のプルア
ップ用トランジスタ205と、Ａ点のプルダウン用トラン
ジスタ206と、入出力端子への出力バッファ（Nch）207
と、入出力端子への出力バッファ（Pch）208と、Ａ点の
レベル読み取り用4NORゲート209と、Ａ点のレベル読み
取り用4NANDゲート210と、Ａ点レベル検出による入出力
切換信号用2NANDゲート211と、Ａ点レベル検出による入
出力切換信号ラッチ用レジスタ212と、入出力切換え用2
NANDゲート213と、出力バッファのドライブ用2NORゲー
ト214と、出力バッファのドライブ用2NANDゲート215
と、端子への出力信号のラッチ用レジスタ216とを含
み、構成される。
入出力端子200と、入出力端子の保護抵抗201と、入出力
端子の保護ダイオード202と、入出力端子の保護ダイオ
ード203と、入出力端子の保護抵抗204と、Ａ点のプルア
ップ用トランジスタ205と、Ａ点のプルダウン用トラン
ジスタ206と、入出力端子への出力バッファ（Nch）207
と、入出力端子への出力バッファ（Pch）208と、Ａ点の
レベル読み取り用4NORゲート209と、Ａ点のレベル読み
取り用4NANDゲート210と、Ａ点レベル検出による入出力
切換信号用2NANDゲート211と、Ａ点レベル検出による入
出力切換信号ラッチ用レジスタ212と、入出力切換え用2
NANDゲート213と、出力バッファのドライブ用2NORゲー
ト214と、出力バッファのドライブ用2NANDゲート215
と、端子への出力信号のラッチ用レジスタ216とを含
み、構成される。
前記一実施例では、Ｎチャネル（ch）オープンドレイ
ン型式の入出力端子に関してであったのに対して、本実
施例はCMOSプッシュプル型式の入出力端子に関しての実
施例である。
ン型式の入出力端子に関してであったのに対して、本実
施例はCMOSプッシュプル型式の入出力端子に関しての実
施例である。
本実施例で、入出力端子200にHiを出力している場
合、GNDとショートした場合を仮定すると、本来Ａ点はH
iであるはずであるが、GND側へ電位が引っ張られ、
φ２″アクティブ（Hi）時にNORゲート209がHiとなり、
レジスタ212にはφ３アクティブのタイミングでHiがラ
ッチされる。その為、2NANDゲート213がHiとなり、出力
バッファトランジスタ207,208がカット・オフする。
合、GNDとショートした場合を仮定すると、本来Ａ点はH
iであるはずであるが、GND側へ電位が引っ張られ、
φ２″アクティブ（Hi）時にNORゲート209がHiとなり、
レジスタ212にはφ３アクティブのタイミングでHiがラ
ッチされる。その為、2NANDゲート213がHiとなり、出力
バッファトランジスタ207,208がカット・オフする。
入出力端子200にLowを出力している場合に、VDDとシ
ョートした場合は前記一実施例と同じ動作となる。
ョートした場合は前記一実施例と同じ動作となる。
本実施例によれば、入出力端子のショートを電流が流
れる事により起こる電圧降下を利用してショート検出
し、出力状態を禁止する機能を有する。
れる事により起こる電圧降下を利用してショート検出
し、出力状態を禁止する機能を有する。
以上説明したように、本発明は、従来無防備であった
入出力端子のショート状態を自動的に検出、回避する事
により、製品破壊及び誤動作の減少、また入出力端子の
ショートを前提とした融通性に富んだ使用を可能にする
等の効果がある。
入出力端子のショート状態を自動的に検出、回避する事
により、製品破壊及び誤動作の減少、また入出力端子の
ショートを前提とした融通性に富んだ使用を可能にする
等の効果がある。
前述した従来のマイクロコンピュータは、入出力端子
のショートに関して無防備であったのに対し、本発明は
自動的にショート状態を回避できる。
のショートに関して無防備であったのに対し、本発明は
自動的にショート状態を回避できる。
第１図（Ａ）は本発明の一実施例のマイクロコンピュー
タを示す回路図、第１図（Ｂ）は第１図（Ａ）の動作を
示すタイミング図、第２図（Ａ）は本発明の他の実施例
のマイクロコンピュータを示す回路図、第２図（Ｂ）は
第２図（Ａ）の動作を示すタイミング図である。 100,200……入出力端子、101,201……入出力端子の保護
抵抗、102,202……入出力端子の保護ダイオード、103,2
03……入出力端子の保護ダイオード、104,204……入出
力端子の保護抵抗、105……Ａ点のプルダウン用Ｎチャ
ネル（ch）トランジスタ、106……Ａ点のレベル読み取
り用4NANDゲート、107,207……入出力端子への出力バッ
ファ、108……出力バッファのドライブ用2NOR、109……
入出力切り換え用2NANDゲート、110……端子への出力信
号ラッチ用レジスタ、111……Ａ点レベル検出による入
出力切換信号のラッチ用レジスタ、205……Ａ点のプル
アップ用トランジスタ、206……Ａ点のプルダウン用ト
ランジスタ、208……入出力端子への出力バッファ（Pc
h）、209……Ａ点のレベル読み取り用4NORゲート、210
……Ａ点のレベル読み取り用4NANDゲート、211……Ａ点
レベル検出による入出力切換信号2NANDゲート、212……
Ａ点レベル検出による入出力切換信号ラッチ用レジス
タ、213……入出力切換え用2NANDゲート、214……出力
バッファのドライブ用2NORゲート、215……出力バッフ
ァのドライブ用2NANDゲート、216……端子への出力信号
のラッチ用レジスタ。
タを示す回路図、第１図（Ｂ）は第１図（Ａ）の動作を
示すタイミング図、第２図（Ａ）は本発明の他の実施例
のマイクロコンピュータを示す回路図、第２図（Ｂ）は
第２図（Ａ）の動作を示すタイミング図である。 100,200……入出力端子、101,201……入出力端子の保護
抵抗、102,202……入出力端子の保護ダイオード、103,2
03……入出力端子の保護ダイオード、104,204……入出
力端子の保護抵抗、105……Ａ点のプルダウン用Ｎチャ
ネル（ch）トランジスタ、106……Ａ点のレベル読み取
り用4NANDゲート、107,207……入出力端子への出力バッ
ファ、108……出力バッファのドライブ用2NOR、109……
入出力切り換え用2NANDゲート、110……端子への出力信
号ラッチ用レジスタ、111……Ａ点レベル検出による入
出力切換信号のラッチ用レジスタ、205……Ａ点のプル
アップ用トランジスタ、206……Ａ点のプルダウン用ト
ランジスタ、208……入出力端子への出力バッファ（Pc
h）、209……Ａ点のレベル読み取り用4NORゲート、210
……Ａ点のレベル読み取り用4NANDゲート、211……Ａ点
レベル検出による入出力切換信号2NANDゲート、212……
Ａ点レベル検出による入出力切換信号ラッチ用レジス
タ、213……入出力切換え用2NANDゲート、214……出力
バッファのドライブ用2NORゲート、215……出力バッフ
ァのドライブ用2NANDゲート、216……端子への出力信号
のラッチ用レジスタ。
Claims (1)
- 【請求項１】入出力端子に保護抵抗を介してドレインが
接続されソースが接地された出力トランジスタと、この
出力トランジスタのゲートに第１のタイミングで入力デ
ータ信号を供給する入力回路と、この入力回路の出力と
前記出力トランジスタのドレイン電圧とを前記第１のタ
イミングから遅延した第２のタイミングで論理積をとり
前記入出力端子が短絡されかつ前記入力回路が前記出力
トランジスタをオンとするとき短絡検出を行う第１のゲ
ートと、この第１のゲートの出力を入力し前記第２のタ
イミングから遅延した第３のタイミングでセットされる
レジスタと、このレジスタの短絡検出出力があった時に
前記出力トランジスタをオフとする第２のゲートとを備
え、前記第１のタイミングを他の回路動作に影響されな
い特定の検出タイミングとし、前記第１〜第３のタイミ
ングを回路に異常を与えない短時間としたことを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309726A JP2674875B2 (ja) | 1990-11-15 | 1990-11-15 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309726A JP2674875B2 (ja) | 1990-11-15 | 1990-11-15 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181311A JPH04181311A (ja) | 1992-06-29 |
| JP2674875B2 true JP2674875B2 (ja) | 1997-11-12 |
Family
ID=17996561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309726A Expired - Lifetime JP2674875B2 (ja) | 1990-11-15 | 1990-11-15 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674875B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201600A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | Ｍｏｓ型半導体集積回路 |
| JPH0277921A (ja) * | 1988-09-14 | 1990-03-19 | Nec Corp | 過電流防止回路 |
-
1990
- 1990-11-15 JP JP2309726A patent/JP2674875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04181311A (ja) | 1992-06-29 |
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