JP3192437B2 - 電源用ｉｃの短絡保護回路 - Google Patents
電源用ｉｃの短絡保護回路Info
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- JP3192437B2 JP3192437B2 JP13037791A JP13037791A JP3192437B2 JP 3192437 B2 JP3192437 B2 JP 3192437B2 JP 13037791 A JP13037791 A JP 13037791A JP 13037791 A JP13037791 A JP 13037791A JP 3192437 B2 JP3192437 B2 JP 3192437B2
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- short
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Description
【０００１】
【産業上の利用分野】本発明は、各種装置に対し所定電
圧の電源を供給するための電源用ＩＣの短絡保護回路の
構成に関する。
圧の電源を供給するための電源用ＩＣの短絡保護回路の
構成に関する。
【０００２】
【従来の技術】電源用ＩＣの短絡保護回路は、車両用電
源、事務機器用電源、家電製品用電源などの各種装置用
電源に用いられており、例えば図３のような構成となっ
ている。図３において、保護回路はＣＭＯＳ（相補型Ｍ
ＯＳ）のＦＥＴ（電解効果型トランジスタ）であってＰ
チャネルのＦＥＴ素子Ｐ1 ，Ｐ2，Ｐ3 、Ｎチャネルの
ＦＥＴ素子Ｎ1 、抵抗Ｒ1 ，Ｒ2が設けられ、上記ＦＥ
Ｔ素子Ｐ1 はソース端子が電源（ＶDD）に接続されてド
ライバトランジスタとしての役目をし、また上記ＦＥＴ
Ｐ3 は上記ドライバＦＥＴ素子Ｐ1 のゲート側の電位を
電源電圧ＶDDへプルアップする役目をする。このドライ
バＦＥＴ素子Ｐ1 のゲート端子には、電源出力の短絡状
態を検知するエラーアンプ１の出力側が接続されると共
に、このエラーアンプ１の出力側に上記プルアップ用Ｆ
ＥＴ素子Ｐ3 のドレイン端子が接続されている。そし
て、このエラーアンプ１の負入力端子には基準電圧源２
が接続され、正入力端子には電源出力端子Ｖout がセン
ス抵抗Ｒ3 を介して接続されており、このエラーアンプ
１は参照基準電圧Ｖref と出力端子電圧の分圧値と比較
して短絡状態を検出する。更に、上記ドライバＦＥＴ素
子Ｐ1 のドレイン端子には出力端子Ｖout が接続される
と共に、センス抵抗Ｒ3 ，Ｒ4 が接続され、このセンス
抵抗Ｒ3 ，Ｒ4 の中間点が上記エラーアンプ１の正入力
端子に接続される。
源、事務機器用電源、家電製品用電源などの各種装置用
電源に用いられており、例えば図３のような構成となっ
ている。図３において、保護回路はＣＭＯＳ（相補型Ｍ
ＯＳ）のＦＥＴ（電解効果型トランジスタ）であってＰ
チャネルのＦＥＴ素子Ｐ1 ，Ｐ2，Ｐ3 、Ｎチャネルの
ＦＥＴ素子Ｎ1 、抵抗Ｒ1 ，Ｒ2が設けられ、上記ＦＥ
Ｔ素子Ｐ1 はソース端子が電源（ＶDD）に接続されてド
ライバトランジスタとしての役目をし、また上記ＦＥＴ
Ｐ3 は上記ドライバＦＥＴ素子Ｐ1 のゲート側の電位を
電源電圧ＶDDへプルアップする役目をする。このドライ
バＦＥＴ素子Ｐ1 のゲート端子には、電源出力の短絡状
態を検知するエラーアンプ１の出力側が接続されると共
に、このエラーアンプ１の出力側に上記プルアップ用Ｆ
ＥＴ素子Ｐ3 のドレイン端子が接続されている。そし
て、このエラーアンプ１の負入力端子には基準電圧源２
が接続され、正入力端子には電源出力端子Ｖout がセン
ス抵抗Ｒ3 を介して接続されており、このエラーアンプ
１は参照基準電圧Ｖref と出力端子電圧の分圧値と比較
して短絡状態を検出する。更に、上記ドライバＦＥＴ素
子Ｐ1 のドレイン端子には出力端子Ｖout が接続される
と共に、センス抵抗Ｒ3 ，Ｒ4 が接続され、このセンス
抵抗Ｒ3 ，Ｒ4 の中間点が上記エラーアンプ１の正入力
端子に接続される。
【０００３】このような回路によれば、出力端子Ｖout
に負荷３が接続されることになるが、この負荷３が何ら
かの原因で短絡したとすると、図のＡ点電位がアースに
プルダウンされ、エラーアンプ１の正入力端子電圧が基
準電圧Ｖref よりも低下するので、このエラーアンプ１
で短絡状態を検知すると共に、出力電圧を所定電圧だけ
低下させる。一方、出力が短絡するとドライバＦＥＴ素
子Ｐ1 には通常よりも大きな電流が流れるので、ＦＥＴ
素子Ｎ1のソース−ドレイン間の電圧が増加してＦＥＴ
素子Ｎ1 がオンすると共に、プルアップ用ＦＥＴ素子Ｐ
3 もオン動作する。そうすると、このプルアップ用ＦＥ
Ｔ素子Ｐ3 を介して電源電圧ＶDDが図のＢ点に印加され
るので、エラーアンプ１の出力端子側の電圧が迅速に電
源電圧ＶDDへプルアップされ、この結果ドライバＦＥＴ
素子Ｐ1 のゲート端子へ電源電圧ＶDDに近い電圧が供給
され、ドライバＦＥＴ素子Ｐ1 はカットオフされる。こ
のようにして、ドライバＦＥＴ素子Ｐ1 への過電流を防
止することができ、従ってＩＣ回路の保護ができること
になる。
に負荷３が接続されることになるが、この負荷３が何ら
かの原因で短絡したとすると、図のＡ点電位がアースに
プルダウンされ、エラーアンプ１の正入力端子電圧が基
準電圧Ｖref よりも低下するので、このエラーアンプ１
で短絡状態を検知すると共に、出力電圧を所定電圧だけ
低下させる。一方、出力が短絡するとドライバＦＥＴ素
子Ｐ1 には通常よりも大きな電流が流れるので、ＦＥＴ
素子Ｎ1のソース−ドレイン間の電圧が増加してＦＥＴ
素子Ｎ1 がオンすると共に、プルアップ用ＦＥＴ素子Ｐ
3 もオン動作する。そうすると、このプルアップ用ＦＥ
Ｔ素子Ｐ3 を介して電源電圧ＶDDが図のＢ点に印加され
るので、エラーアンプ１の出力端子側の電圧が迅速に電
源電圧ＶDDへプルアップされ、この結果ドライバＦＥＴ
素子Ｐ1 のゲート端子へ電源電圧ＶDDに近い電圧が供給
され、ドライバＦＥＴ素子Ｐ1 はカットオフされる。こ
のようにして、ドライバＦＥＴ素子Ｐ1 への過電流を防
止することができ、従ってＩＣ回路の保護ができること
になる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の短絡保護回路では、ドライバＦＥＴ素子Ｐ1 のゲー
ト電圧を電源電圧ＶDDに引き上げるために上記プルアッ
プ用ＦＥＴ素子Ｐ3 の面サイズ、すなわちＷ／Ｌ比を大
きくしなければならないという問題があった。すなわ
ち、短絡時には上記プルアップ用ＦＥＴ素子Ｐ3 と上記
エラーアンプ１内のＮチャネルのＦＥＴ（後述の図２の
ＦＥＴＮ3 を参照）が同時にオン動作するが、このＦＥ
Ｔとの関係で、プルアップ用ＦＥＴ素子Ｐ3 にて迅速に
所定のカットオフ電圧を与えるためには、プルアップ用
ＦＥＴ素子Ｐ3 のオン動作時のソース−ドレイン間の抵
抗値を従来より小さくする必要がある。このためには、
上記Ｗ／Ｌ比を、例えばエラーアンプ１内のＮチャネル
のＦＥＴ素子の４〜５倍程度に大きくしなければなら
ず、ＩＣ回路が大型化してしまうという問題があった。
来の短絡保護回路では、ドライバＦＥＴ素子Ｐ1 のゲー
ト電圧を電源電圧ＶDDに引き上げるために上記プルアッ
プ用ＦＥＴ素子Ｐ3 の面サイズ、すなわちＷ／Ｌ比を大
きくしなければならないという問題があった。すなわ
ち、短絡時には上記プルアップ用ＦＥＴ素子Ｐ3 と上記
エラーアンプ１内のＮチャネルのＦＥＴ（後述の図２の
ＦＥＴＮ3 を参照）が同時にオン動作するが、このＦＥ
Ｔとの関係で、プルアップ用ＦＥＴ素子Ｐ3 にて迅速に
所定のカットオフ電圧を与えるためには、プルアップ用
ＦＥＴ素子Ｐ3 のオン動作時のソース−ドレイン間の抵
抗値を従来より小さくする必要がある。このためには、
上記Ｗ／Ｌ比を、例えばエラーアンプ１内のＮチャネル
のＦＥＴ素子の４〜５倍程度に大きくしなければなら
ず、ＩＣ回路が大型化してしまうという問題があった。
【０００５】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、プルアップ用のトランジスタのサ
イズを大きくすることなく、安定した短絡保護ができる
電源用ＩＣの短絡保護回路を提供することにある。
であり、その目的は、プルアップ用のトランジスタのサ
イズを大きくすることなく、安定した短絡保護ができる
電源用ＩＣの短絡保護回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、負荷に対して所定の電圧の電源を供給す
るためのドライバトランジスタと、電源出力が短絡した
ことを検知して所定のカットオフ電圧をドライバトラン
ジスタのゲート端子へ出力するエラーアンプと、を有
し、上記エラーアンプでドライバトランジスタをオフ動
作させることにより短絡を保護する電源用ＩＣの短絡保
護回路において、上記エラーアンプが短絡を検知したと
きにエラーアンプの入力（正）端子側をドライバトラン
ジスタの電源電圧へプルアップし、これによってエラー
アンプからカットオフ電圧をドライバトランジスタへ出
力する構成としたことを特徴とする。
に、本発明は、負荷に対して所定の電圧の電源を供給す
るためのドライバトランジスタと、電源出力が短絡した
ことを検知して所定のカットオフ電圧をドライバトラン
ジスタのゲート端子へ出力するエラーアンプと、を有
し、上記エラーアンプでドライバトランジスタをオフ動
作させることにより短絡を保護する電源用ＩＣの短絡保
護回路において、上記エラーアンプが短絡を検知したと
きにエラーアンプの入力（正）端子側をドライバトラン
ジスタの電源電圧へプルアップし、これによってエラー
アンプからカットオフ電圧をドライバトランジスタへ出
力する構成としたことを特徴とする。
【０００７】
【作用】上記の構成によれば、負荷が短絡した際にはエ
ラーアンプの例えば正入力端子側がプルアップ用ＦＥＴ
素子にて電源電圧へプルアップされることになり、これ
によってエラーアンプの出力側も電源電圧へプルアップ
されることになる。従って、上記エラーアンプの出力に
よってドライバトランジスタがカットオフされることに
なり、短絡状態から保護される。上記の場合、プルアッ
プ用のＦＥＴ素子はアースとの間にエラーアンプ内のＮ
チャネルＦＥＴ、あるいはドライバトランジスタのアー
ス側に接続されたセンス抵抗を介在させることになり、
プルアップ用のＦＥＴ素子は上記センス抵抗との引っ張
り合いの形になる。通常、このセンス抵抗は５００ｋΩ
〜１ＭΩ程度の大きな抵抗値となり、この大きな抵抗値
よりもプルアップ用ＦＥＴ素子の抵抗値が小さければよ
いので、面サイズを大きくする必要が全くない（導通時
の抵抗値を小さくする必要がない）。この結果、エラー
アンプの出力側を電源電圧へ効率よくプルアップさせる
ことができる。
ラーアンプの例えば正入力端子側がプルアップ用ＦＥＴ
素子にて電源電圧へプルアップされることになり、これ
によってエラーアンプの出力側も電源電圧へプルアップ
されることになる。従って、上記エラーアンプの出力に
よってドライバトランジスタがカットオフされることに
なり、短絡状態から保護される。上記の場合、プルアッ
プ用のＦＥＴ素子はアースとの間にエラーアンプ内のＮ
チャネルＦＥＴ、あるいはドライバトランジスタのアー
ス側に接続されたセンス抵抗を介在させることになり、
プルアップ用のＦＥＴ素子は上記センス抵抗との引っ張
り合いの形になる。通常、このセンス抵抗は５００ｋΩ
〜１ＭΩ程度の大きな抵抗値となり、この大きな抵抗値
よりもプルアップ用ＦＥＴ素子の抵抗値が小さければよ
いので、面サイズを大きくする必要が全くない（導通時
の抵抗値を小さくする必要がない）。この結果、エラー
アンプの出力側を電源電圧へ効率よくプルアップさせる
ことができる。
【０００８】
【実施例】図１には、本発明の実施例に係る電源用ＩＣ
の短絡保護回路が示されており、この電源用ＩＣの短絡
保護回路は従来回路と同様の構成からなり、ドライバＦ
ＥＴ素子Ｐ1 のソース端子に電源電圧ＶDDが与えられ、
ドレイン端子側にはセンス抵抗Ｒ3 （例えば４ＭΩ），
Ｒ4 （例えば１ＭΩ）を配置してセンス抵抗Ｒ3 ，Ｒ4
との接続点に出力端子Ｖout を設けている。また、プル
アップ用ＦＥＴ素子Ｐ3 と共に、プルアップの関連動作
を行うＦＥＴ素子Ｐ2 （Ｐチャネル）、Ｎ1（Ｎチャネ
ル）、抵抗Ｒ1 ，Ｒ2 が設けられ、またエラーアンプ１
が出力側を上記ドライバＦＥＴ素子Ｐ1 のゲート端子に
接続して設けられている。そして、本発明では上記プル
アップ用ＦＥＴ素子Ｐ3 のドレイン端子を、エラーアン
プ１の出力端子ではなく、正入力端子（図のＣ点）に接
続する。
の短絡保護回路が示されており、この電源用ＩＣの短絡
保護回路は従来回路と同様の構成からなり、ドライバＦ
ＥＴ素子Ｐ1 のソース端子に電源電圧ＶDDが与えられ、
ドレイン端子側にはセンス抵抗Ｒ3 （例えば４ＭΩ），
Ｒ4 （例えば１ＭΩ）を配置してセンス抵抗Ｒ3 ，Ｒ4
との接続点に出力端子Ｖout を設けている。また、プル
アップ用ＦＥＴ素子Ｐ3 と共に、プルアップの関連動作
を行うＦＥＴ素子Ｐ2 （Ｐチャネル）、Ｎ1（Ｎチャネ
ル）、抵抗Ｒ1 ，Ｒ2 が設けられ、またエラーアンプ１
が出力側を上記ドライバＦＥＴ素子Ｐ1 のゲート端子に
接続して設けられている。そして、本発明では上記プル
アップ用ＦＥＴ素子Ｐ3 のドレイン端子を、エラーアン
プ１の出力端子ではなく、正入力端子（図のＣ点）に接
続する。
【０００９】図２には、上記エラーアンプ１内の具体的
な回路が示されており、図示のようにＰチャネルのＦＥ
Ｔ素子Ｐ4 ，Ｐ5 と、ＮチャネルのＦＥＴ素子Ｎ2 ，Ｎ
3 ，Ｎ4 から構成される。そして、ＦＥＴ素子Ｎ2 のゲ
ート端子が正入力端子ＶINとなり、ＦＥＴ素子Ｎ3 のゲ
ート端子が基準電圧が設定される負入力端子（Ｖref）
となり、このＦＥＴ素子Ｎ3 のドレイン側に出力端子Ｖ
O が設けられる。
な回路が示されており、図示のようにＰチャネルのＦＥ
Ｔ素子Ｐ4 ，Ｐ5 と、ＮチャネルのＦＥＴ素子Ｎ2 ，Ｎ
3 ，Ｎ4 から構成される。そして、ＦＥＴ素子Ｎ2 のゲ
ート端子が正入力端子ＶINとなり、ＦＥＴ素子Ｎ3 のゲ
ート端子が基準電圧が設定される負入力端子（Ｖref）
となり、このＦＥＴ素子Ｎ3 のドレイン側に出力端子Ｖ
O が設けられる。
【００１０】実施例は以上の構成からなり、以下にその
作用を説明する。図１の電源出力端子Ｖout に接続され
ている負荷３が短絡すると、図示のＣ点の電圧がアース
へプルダウンされると共に、駆動しているドライバＦＥ
Ｔ素子Ｐ1 には１Ａ程度の大きな電流が流れることにな
る。従って、エラーアンプ１では短絡状態が検知され、
出力側もアースへプルダウンされることになり、この出
力電圧の降下によってＦＥＴ素子Ｐ2 がオン動作する。
一方、ドライバＦＥＴ素子Ｐ1 に１Ａ程度の電流が流れ
るので、抵抗Ｒ1 を通して流れる電流も大きくなる。従
って、ＦＥＴ素子Ｎ1 のゲート−ソース間の電圧が上昇
して、このＦＥＴ素子Ｎ1 がオン動作し、この結果プル
アップ用ＦＥＴ素子Ｐ3 がオン動作する。そうすると、
電源電圧ＶDDがプルアップ用ＦＥＴ素子Ｐ3 を介し上記
Ｃ点を通ってエラーアンプ１の正入力端子側へ与えら
れ、このＣ点の電圧は一旦アースにプルダウンされる
が、瞬時にして電源電圧ＶDDへプルアップされることに
なる。この結果、エラーアンプ１からは電源電圧ＶDDに
近い電圧が出力されることになり、この出力によってド
ライバＦＥＴ素子Ｐ1 がカットオフされて短絡状態から
保護される。
作用を説明する。図１の電源出力端子Ｖout に接続され
ている負荷３が短絡すると、図示のＣ点の電圧がアース
へプルダウンされると共に、駆動しているドライバＦＥ
Ｔ素子Ｐ1 には１Ａ程度の大きな電流が流れることにな
る。従って、エラーアンプ１では短絡状態が検知され、
出力側もアースへプルダウンされることになり、この出
力電圧の降下によってＦＥＴ素子Ｐ2 がオン動作する。
一方、ドライバＦＥＴ素子Ｐ1 に１Ａ程度の電流が流れ
るので、抵抗Ｒ1 を通して流れる電流も大きくなる。従
って、ＦＥＴ素子Ｎ1 のゲート−ソース間の電圧が上昇
して、このＦＥＴ素子Ｎ1 がオン動作し、この結果プル
アップ用ＦＥＴ素子Ｐ3 がオン動作する。そうすると、
電源電圧ＶDDがプルアップ用ＦＥＴ素子Ｐ3 を介し上記
Ｃ点を通ってエラーアンプ１の正入力端子側へ与えら
れ、このＣ点の電圧は一旦アースにプルダウンされる
が、瞬時にして電源電圧ＶDDへプルアップされることに
なる。この結果、エラーアンプ１からは電源電圧ＶDDに
近い電圧が出力されることになり、この出力によってド
ライバＦＥＴ素子Ｐ1 がカットオフされて短絡状態から
保護される。
【００１１】上記の場合、図２に示されるように、入力
端子ＶINと出力端子ＶO との間にＦＥＴ素子Ｎ2 のゲー
トが介在することになり、このＦＥＴ素子Ｎ2 で高抵抗
が得られ、他方ではセンス抵抗Ｒ3（例えば４ＭΩ），
Ｒ4 （例えば１ＭΩ）の並列抵抗に対してプルアップす
ることになる。従って、プルアップＦＥＴ素子Ｐ3 の抵
抗値は、通常５００ｋΩ〜１ＭΩ程度である並列センス
抵抗Ｒ3 ，Ｒ4 の値よりも小さければよく、プルアップ
ＦＥＴ素子Ｐ3 の導通時の抵抗値を従来よりも小さくす
る必要がない。すなわち、図２（ｂ）に示されるよう
に、上記プルアップＦＥＴ素子Ｐ3 の導通時の抵抗をＲ
ａとし、図１及び図３でのＣ点及びＢ点とアースと間の
抵抗Ｒｂを考えると、従来の場合（図３）は抵抗Ｒｂが
エラーアンプ１内のＦＥＴ素子Ｎ3 、ＦＥＴ素子Ｎ4
（ドレイン−ソース間）で決定される小さな抵抗となる
のに対し、本発明の場合はエラーアンプ１内のＦＥＴ素
子Ｎ2のゲートの抵抗あるいはＭΩ単位の大きなセンス
抵抗Ｒ3 （例えば４ＭΩ），Ｒ4 （例えば１ＭΩ）の並
列抵抗となるので、図のＣ点を比較的高い電圧に維持す
ることができる。図２の場合は、ＶC ＝｛Ｒｂ／（Ｒｂ
＋Ｒａ）｝ＶDDの電圧がＣ点に発生し、これによってド
ライバＦＥＴ素子Ｐ1 をカットオフすることができるの
で、プルアップＦＥＴ素子Ｐ3 のＷ／Ｌ比を大きくする
必要がない。
端子ＶINと出力端子ＶO との間にＦＥＴ素子Ｎ2 のゲー
トが介在することになり、このＦＥＴ素子Ｎ2 で高抵抗
が得られ、他方ではセンス抵抗Ｒ3（例えば４ＭΩ），
Ｒ4 （例えば１ＭΩ）の並列抵抗に対してプルアップす
ることになる。従って、プルアップＦＥＴ素子Ｐ3 の抵
抗値は、通常５００ｋΩ〜１ＭΩ程度である並列センス
抵抗Ｒ3 ，Ｒ4 の値よりも小さければよく、プルアップ
ＦＥＴ素子Ｐ3 の導通時の抵抗値を従来よりも小さくす
る必要がない。すなわち、図２（ｂ）に示されるよう
に、上記プルアップＦＥＴ素子Ｐ3 の導通時の抵抗をＲ
ａとし、図１及び図３でのＣ点及びＢ点とアースと間の
抵抗Ｒｂを考えると、従来の場合（図３）は抵抗Ｒｂが
エラーアンプ１内のＦＥＴ素子Ｎ3 、ＦＥＴ素子Ｎ4
（ドレイン−ソース間）で決定される小さな抵抗となる
のに対し、本発明の場合はエラーアンプ１内のＦＥＴ素
子Ｎ2のゲートの抵抗あるいはＭΩ単位の大きなセンス
抵抗Ｒ3 （例えば４ＭΩ），Ｒ4 （例えば１ＭΩ）の並
列抵抗となるので、図のＣ点を比較的高い電圧に維持す
ることができる。図２の場合は、ＶC ＝｛Ｒｂ／（Ｒｂ
＋Ｒａ）｝ＶDDの電圧がＣ点に発生し、これによってド
ライバＦＥＴ素子Ｐ1 をカットオフすることができるの
で、プルアップＦＥＴ素子Ｐ3 のＷ／Ｌ比を大きくする
必要がない。
【００１２】上記実施例では、正電圧で短絡保護を行う
タイプの回路で説明したが、負電圧タイプの回路の場合
は、図１及び図３のＦＥＴ素子はＰチャネルとＮチャネ
ルを逆にすればよく、この場合にも本発明が適用され
る。
タイプの回路で説明したが、負電圧タイプの回路の場合
は、図１及び図３のＦＥＴ素子はＰチャネルとＮチャネ
ルを逆にすればよく、この場合にも本発明が適用され
る。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
負荷に対して電源を供給するためのドライバトランジス
タと、電源出力が短絡したことを検知して所定のカット
オフ電圧をドライバトランジスタのゲート端子へ出力す
るエラーアンプとを有する電源用ＩＣの短絡保護回路に
おいて、上記エラーアンプが短絡を検知したときにエラ
ーアンプの入力（正）端子側をドライバトランジスタの
電源電圧へプルアップし、これによってエラーアンプで
からカットオフ電圧をドライバトランジスタへ出力する
ようにしたので、プルアップ用ＦＥＴ素子の抵抗を小さ
くする必要がなく、従来の小さいサイズのＩＣ回路で、
エラーアンプの特性も損ねることなく、安定した短絡保
護動作を達成することができる。この結果、過電流によ
る熱の発生によってＩＣ回路を破壊することも防止さ
れ、有効な短絡保護が実現できる。
負荷に対して電源を供給するためのドライバトランジス
タと、電源出力が短絡したことを検知して所定のカット
オフ電圧をドライバトランジスタのゲート端子へ出力す
るエラーアンプとを有する電源用ＩＣの短絡保護回路に
おいて、上記エラーアンプが短絡を検知したときにエラ
ーアンプの入力（正）端子側をドライバトランジスタの
電源電圧へプルアップし、これによってエラーアンプで
からカットオフ電圧をドライバトランジスタへ出力する
ようにしたので、プルアップ用ＦＥＴ素子の抵抗を小さ
くする必要がなく、従来の小さいサイズのＩＣ回路で、
エラーアンプの特性も損ねることなく、安定した短絡保
護動作を達成することができる。この結果、過電流によ
る熱の発生によってＩＣ回路を破壊することも防止さ
れ、有効な短絡保護が実現できる。
【図１】本発明の実施例に係る電源用ＩＣの短絡保護回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】実施例の動作を説明するための図であり、図
（ａ）はエラーアンプ内の構成回路図、図（ｂ）は回路
抵抗の位置関係を示す図である。
（ａ）はエラーアンプ内の構成回路図、図（ｂ）は回路
抵抗の位置関係を示す図である。
【図３】従来の電源用ＩＣの短絡保護回路の構成を示す
回路図である。
回路図である。
１ … エラーアンプ、 ３ … 負荷、 Ｐ1 … ドライバＦＥＴ素子、 Ｐ3 … プルアップ用ＦＥＴ素子、 Ｐ2 ，Ｐ4 ，Ｐ5 … ＰチャネルＦＥＴ、 Ｎ1 ，Ｎ2 ，Ｎ3 ，Ｎ4 … ＮチャネルＦＥＴ、 Ｒ3 ，Ｒ4 … センス抵抗。
Claims (1)
- 【請求項１】 負荷に対して所定の電圧の電源を供給す
るためのドライバトランジスタと、電源出力が短絡した
ことを検知して所定のカットオフ電圧をドライバトラン
ジスタのゲート端子へ出力するエラーアンプと、を有
し、上記エラーアンプでドライバトランジスタをオフ動
作させることにより短絡を保護する電源用ＩＣの短絡保
護回路において、上記エラーアンプが短絡を検知したと
きにエラーアンプの入力端子側をドライバトランジスタ
の電源電圧へプルアップし、エラーアンプからカットオ
フ電圧をドライバトランジスタへ出力する構成としたこ
とを特徴とする電源用ＩＣの短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13037791A JP3192437B2 (ja) | 1991-05-02 | 1991-05-02 | 電源用ｉｃの短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13037791A JP3192437B2 (ja) | 1991-05-02 | 1991-05-02 | 電源用ｉｃの短絡保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0576133A JPH0576133A (ja) | 1993-03-26 |
| JP3192437B2 true JP3192437B2 (ja) | 2001-07-30 |
Family
ID=15032894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13037791A Expired - Fee Related JP3192437B2 (ja) | 1991-05-02 | 1991-05-02 | 電源用ｉｃの短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192437B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4574902B2 (ja) * | 2001-07-13 | 2010-11-04 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP3889402B2 (ja) * | 2004-01-22 | 2007-03-07 | ローム株式会社 | 過電流検出回路及びそれを備えたレギュレータ |
| JP7096673B2 (ja) * | 2018-01-29 | 2022-07-06 | ローム株式会社 | レギュレータ |
-
1991
- 1991-05-02 JP JP13037791A patent/JP3192437B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0576133A (ja) | 1993-03-26 |
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