JPH03164027A - 過電流保護回路 - Google Patents
過電流保護回路Info
- Publication number
- JPH03164027A JPH03164027A JP1299608A JP29960889A JPH03164027A JP H03164027 A JPH03164027 A JP H03164027A JP 1299608 A JP1299608 A JP 1299608A JP 29960889 A JP29960889 A JP 29960889A JP H03164027 A JPH03164027 A JP H03164027A
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- gate
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- Pending
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- 230000001681 protective effect Effects 0.000 title 1
- 230000003321 amplification Effects 0.000 abstract 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＳボルテージレギュレータの出力電流
が過大になることを防ぐ過電流保護回路に関する。
が過大になることを防ぐ過電流保護回路に関する。
従来のボルテージレギュレータＩＣの過電流保護回路は
、人力端子と出力端子間にシャント抵抗を挿入し、この
シャント抵抗の両端の電圧を利用して過電流を防ぐ回路
構成を採ってきた。
、人力端子と出力端子間にシャント抵抗を挿入し、この
シャント抵抗の両端の電圧を利用して過電流を防ぐ回路
構成を採ってきた。
第３図は従来のボルテージレギュレータＩＣの過電流保
護回路の回路構或の一例を示す。
護回路の回路構或の一例を示す。
図においてｌは入力端子、２は出力端子、５は誤差増幅
器、６．７は抵抗、１１は出力ＮＰＮ ｌ−ランジス
タ、１２はシャント抵抗、１３は過電流検出回路、１４
は負荷である。
器、６．７は抵抗、１１は出力ＮＰＮ ｌ−ランジス
タ、１２はシャント抵抗、１３は過電流検出回路、１４
は負荷である。
シャント抵抗１２の両端の電圧Ｖｄがある一定電圧以上
になると、過電流検出回路１３の出力Ｖｃが変化して出
力トランジスタ１１をカフトオフする。
になると、過電流検出回路１３の出力Ｖｃが変化して出
力トランジスタ１１をカフトオフする。
上記のように入出力端子間に抵抗を挿入すると、入出力
間電位差が大きくなるという問題があった。
間電位差が大きくなるという問題があった。
ＣＭＯＳボルテージレギュレータの特徴は入出力間電位
差が小さいことであるので、ＣＭＯＳボルテージレギュ
レータにとっては、上記の問題は致命的である。
差が小さいことであるので、ＣＭＯＳボルテージレギュ
レータにとっては、上記の問題は致命的である。
本発明は上記の問題に鑑みてなされたもので、入出力間
電位差を小さく保つ回路構戒の過電流保護回路を提供す
ることを目的とする。
電位差を小さく保つ回路構戒の過電流保護回路を提供す
ることを目的とする。
本発明の過電流保護回路は、ＣＭＯＳボルテージレギュ
レータの人力端子と出力端子間の電流制御用ＭＯＳ−Ｆ
ＥＴのゲート・ソース間に直列に高抵抗とゲートとドレ
インをショートしたＰＭＯＳ−ＰＥＴとＮＭＯＳ−ＦＥ
Ｔを接続し、この高抵抗とＰＭＯＳ−ＦＥＴとＮＭＯＳ
−ＦＥＴの直列回路に並列にアンプ用ＭＯＳ−ＦＥＴを
接続し、該アンプ用ＭＯＳ−ＦＥＴのゲートを該ゲート
に上記高抵抗の両端の電圧が印加されるように接続した
ものである。
レータの人力端子と出力端子間の電流制御用ＭＯＳ−Ｆ
ＥＴのゲート・ソース間に直列に高抵抗とゲートとドレ
インをショートしたＰＭＯＳ−ＰＥＴとＮＭＯＳ−ＦＥ
Ｔを接続し、この高抵抗とＰＭＯＳ−ＦＥＴとＮＭＯＳ
−ＦＥＴの直列回路に並列にアンプ用ＭＯＳ−ＦＥＴを
接続し、該アンプ用ＭＯＳ−ＦＥＴのゲートを該ゲート
に上記高抵抗の両端の電圧が印加されるように接続した
ものである。
第１図は本発明の過電流保護回路を備えたＣＭＯＳボル
テージレギュレータの回路構成の一例を示し、第２図は
第１図における過電流保護回路の回路構成の一例を示す
。
テージレギュレータの回路構成の一例を示し、第２図は
第１図における過電流保護回路の回路構成の一例を示す
。
図において１．２．５，６．７は第３図の同一符号と同
一また相当するものを示し、３は定電流回路、４は基準
電圧回路、８は電流制御用ＭＯＳ−ＦＥＴ 、９は本発
明の過電流保護回路、Ｒ１は高抵抗、Ｐ＋，Ｐｇはゲー
トとドレインをショートシたＰＭＯＳ−ＦＥＴ， Ｎ，
、Ｎ．はゲートとドレインをショートシたＮＭＯＳ−Ｆ
ＥＴ， Ｐ ３はアンプ用ＭＯＳ−ＦＥＴである． 誤差増幅器５が出力電圧（図に示すものでは抵抗６，７
で分圧した電圧）を基準電圧と比較し、出力電圧の変動
に応じて電流制御用ＭＯＳ−ＰＥ７ ８のゲート電圧を
制御して出力電圧を一定に保つ。
一また相当するものを示し、３は定電流回路、４は基準
電圧回路、８は電流制御用ＭＯＳ−ＦＥＴ 、９は本発
明の過電流保護回路、Ｒ１は高抵抗、Ｐ＋，Ｐｇはゲー
トとドレインをショートシたＰＭＯＳ−ＦＥＴ， Ｎ，
、Ｎ．はゲートとドレインをショートシたＮＭＯＳ−Ｆ
ＥＴ， Ｐ ３はアンプ用ＭＯＳ−ＦＥＴである． 誤差増幅器５が出力電圧（図に示すものでは抵抗６，７
で分圧した電圧）を基準電圧と比較し、出力電圧の変動
に応じて電流制御用ＭＯＳ−ＰＥ７ ８のゲート電圧を
制御して出力電圧を一定に保つ。
ＲＩは高抵抗（数ＭΩ）であり、電流制御用ＭＯＳ−Ｆ
Ｅ７ ８のソース・ゲート間にＰ ｌ ＋ Ｐ ２ ＋
Ｎ＋＋Ｎ２のＰＥＴのオン状態にさせるだけの電圧が
かかっていない時は、ソース・ゲート間に殆んど電流が
流れない。
Ｅ７ ８のソース・ゲート間にＰ ｌ ＋ Ｐ ２ ＋
Ｎ＋＋Ｎ２のＰＥＴのオン状態にさせるだけの電圧が
かかっていない時は、ソース・ゲート間に殆んど電流が
流れない。
電流制御用ＭＯＳ−ＦＥ７ ８のソース・ゲート間（Ａ
．？間）にＰ＋ ，Ｐｚ ，ＮＩ，ＮｚのＦＥＴをオン
状態にさせるに十分な電圧がかかると、Ａ，Ｂ間に電流
が流れ、Ｒ，の両端に電位差ができ、この電位差がＰ，
のアンプ用ＭＯＳ−ＦＥＴのＶ，■を越えると、Ｐ３の
ＦＥＴがオン状態となり、Ａ，Ｂ間を流れる電流が急激
に増加する。
．？間）にＰ＋ ，Ｐｚ ，ＮＩ，ＮｚのＦＥＴをオン
状態にさせるに十分な電圧がかかると、Ａ，Ｂ間に電流
が流れ、Ｒ，の両端に電位差ができ、この電位差がＰ，
のアンプ用ＭＯＳ−ＦＥＴのＶ，■を越えると、Ｐ３の
ＦＥＴがオン状態となり、Ａ，Ｂ間を流れる電流が急激
に増加する。
したがって、電流制御用ＭＯＳ−ＦＥ７ ８のソース・
ゲート間には、Ｐ ｌ， Ｐｚ ’，Ｎ＋，ＮｚのＰ
ＥＴをオンさせ、Ｐ，のＦＥＴをオンさせる電圧以上の
電圧がかからなく、ソース・ゲート間に印加される電圧
が制限されるので、過電流が防がれる。
ゲート間には、Ｐ ｌ， Ｐｚ ’，Ｎ＋，ＮｚのＰ
ＥＴをオンさせ、Ｐ，のＦＥＴをオンさせる電圧以上の
電圧がかからなく、ソース・ゲート間に印加される電圧
が制限されるので、過電流が防がれる。
以上説明したように、本発明によれば、入出力間電位差
を小さく保つことができるので、電力損失を小さくする
ことができ、電流制御用トランジスタの接合温度を低く
保ち、トランジスタの寿命を長くできる。
を小さく保つことができるので、電力損失を小さくする
ことができ、電流制御用トランジスタの接合温度を低く
保ち、トランジスタの寿命を長くできる。
また、出力電流を制限することができるので、出力端子
を誤ってショートとしてしまったときでも、ｔＣやリー
ド線を保護することができる。
を誤ってショートとしてしまったときでも、ｔＣやリー
ド線を保護することができる。
第１図は本発明の過電流保護回路を備えたＣＭＯＳボル
テージレギュレータの回路構戒の一例を示す回路図、第
２図は第１図における過電流保護回路の回路構戒の一例
を示す回路図、第３図は従来のボルテージレギュレータ
ＩＣの過電流保護回路の回路構戒の一例を示す回路図で
ある。 １・・・入力端子、２・・・出力端子、３・・・定電流
回路、４・・・基準電圧回路、５・・・誤差増幅器、６
．７・・・抵抗、８・・・電流制御用ＭＯＳ−ＰＥＴ
、９・・・過電流保護回路、Ｒ，・・・高抵抗、Ｐ＋，
Ｐｉ・・・ＰＭＯＳ−ＦＥＴ， ＮＩ＋Ｎ２・・・問Ｏ
Ｓ−ＦＥＴ， ｐｓ・・・アンプ用ＭＯＳ−ＦＥＴ ．
なお図中同一符号は同一または相当するものを示す。
テージレギュレータの回路構戒の一例を示す回路図、第
２図は第１図における過電流保護回路の回路構戒の一例
を示す回路図、第３図は従来のボルテージレギュレータ
ＩＣの過電流保護回路の回路構戒の一例を示す回路図で
ある。 １・・・入力端子、２・・・出力端子、３・・・定電流
回路、４・・・基準電圧回路、５・・・誤差増幅器、６
．７・・・抵抗、８・・・電流制御用ＭＯＳ−ＰＥＴ
、９・・・過電流保護回路、Ｒ，・・・高抵抗、Ｐ＋，
Ｐｉ・・・ＰＭＯＳ−ＦＥＴ， ＮＩ＋Ｎ２・・・問Ｏ
Ｓ−ＦＥＴ， ｐｓ・・・アンプ用ＭＯＳ−ＦＥＴ ．
なお図中同一符号は同一または相当するものを示す。
Claims (1)
- 【特許請求の範囲】 誤差増幅器が出力電圧を基準電圧と比較し出力電圧の変
動に応じて入力端子と出力端子間の電流制御用ＭＯＳ−
ＦＥＴのゲート電圧を制御して出力電圧を安定に保つＣ
ＭＯＳボルテージレギュレータの過電流保護回路で、 入力端子と出力端子間の上記電流制御用ＭＯＳ−ＦＥＴ
のゲート・ソース間に直列に高抵抗とゲートとドレイン
をショートしたＰＭＯＳ−ＦＥＴとＮＭＯＳ−ＦＥＴを
接続し、この高抵抗とＰＭＯＳ−ＦＥＴとＮＭＯＳ−Ｆ
ＥＴの直列回路に並列にアンプ用ＭＯＳ−ＦＥＴを接続
し、該アンプ用ＭＯＳ−ＦＥＴのゲートを該ゲートに上
記高抵抗の両端の電圧が印加されるように接続したＣＭ
ＯＳボルテージレギュレータの過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299608A JPH03164027A (ja) | 1989-11-20 | 1989-11-20 | 過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299608A JPH03164027A (ja) | 1989-11-20 | 1989-11-20 | 過電流保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164027A true JPH03164027A (ja) | 1991-07-16 |
Family
ID=17874836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299608A Pending JPH03164027A (ja) | 1989-11-20 | 1989-11-20 | 過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164027A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750803A1 (en) * | 1994-03-02 | 1997-01-02 | Maxim Integrated Products | Current protection method and apparatus and current protected low dropout voltage circuits |
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
| JP2011083096A (ja) * | 2009-10-06 | 2011-04-21 | Toshiba Schneider Inverter Corp | サージ電圧抑制装置およびモータ制御装置 |
| JP2014086528A (ja) * | 2012-10-23 | 2014-05-12 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1989
- 1989-11-20 JP JP1299608A patent/JPH03164027A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750803A1 (en) * | 1994-03-02 | 1997-01-02 | Maxim Integrated Products | Current protection method and apparatus and current protected low dropout voltage circuits |
| EP0750803A4 (en) * | 1994-03-02 | 1998-01-07 | Maxim Integrated Products | METHOD AND DEVICE FOR CURRENT PROTECTION AND CURRENTLY PROTECTED REGULATOR WITH LOW WASTE VOLTAGE |
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
| US8160531B2 (en) | 2008-03-17 | 2012-04-17 | Nippon Soken, Inc. | Receiving device for adjusting energy of a received signal sent over a transmission line |
| JP2011083096A (ja) * | 2009-10-06 | 2011-04-21 | Toshiba Schneider Inverter Corp | サージ電圧抑制装置およびモータ制御装置 |
| JP2014086528A (ja) * | 2012-10-23 | 2014-05-12 | Fujitsu Semiconductor Ltd | 半導体装置 |
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