JPH08306811A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH08306811A JPH08306811A JP7106494A JP10649495A JPH08306811A JP H08306811 A JPH08306811 A JP H08306811A JP 7106494 A JP7106494 A JP 7106494A JP 10649495 A JP10649495 A JP 10649495A JP H08306811 A JPH08306811 A JP H08306811A
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- JP
- Japan
- Prior art keywords
- input
- semiconductor device
- transistor
- circuit
- input protection
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】保護機能を低下させることなく、入力保護用ト
ランジスタの容量を小さくでき、半導体装置の入力イン
ピ−ダンスを高く保持できる入力保護回路を実現する。 【構成】半導体装置の入力部において、入力バッファ回
路３を保護するため、入力端子１および入力バッファ回
路３との間に、ダイオ−ド接続されたＭＯＳトランジス
タ２ａおよび２ｂを設け、入力保護用トランジスタ２ａ
および２ｂのウェルの不純物の濃度を基準より低く設定
する。これにより、ＭＯＳトランジスタのドレインおよ
びウェルとの間にある空乏層の厚さが大きくなり、トラ
ンジスタの容量が小さくなる。その結果、入力保護回路
の保護機能を保持しつつ、半導体装置の入力インピ−ダ
ンスを高く保持することができる。
ランジスタの容量を小さくでき、半導体装置の入力イン
ピ−ダンスを高く保持できる入力保護回路を実現する。 【構成】半導体装置の入力部において、入力バッファ回
路３を保護するため、入力端子１および入力バッファ回
路３との間に、ダイオ−ド接続されたＭＯＳトランジス
タ２ａおよび２ｂを設け、入力保護用トランジスタ２ａ
および２ｂのウェルの不純物の濃度を基準より低く設定
する。これにより、ＭＯＳトランジスタのドレインおよ
びウェルとの間にある空乏層の厚さが大きくなり、トラ
ンジスタの容量が小さくなる。その結果、入力保護回路
の保護機能を保持しつつ、半導体装置の入力インピ−ダ
ンスを高く保持することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に用いられ
る入力保護回路に関するものである。
る入力保護回路に関するものである。
【０００２】
【従来の技術】半導体装置においては静電気放電に伴う
静電気破壊などを防止するために、半導体装置の入力端
子および入力バッファ回路との間に入力保護回路を設け
ている。そして、この入力保護回路により、半導体装置
の入力端子に異常な入力信号が現れたとき、後段の入力
バッファ回路のトランジスタのゲ−ト破壊を防止する。
静電気破壊などを防止するために、半導体装置の入力端
子および入力バッファ回路との間に入力保護回路を設け
ている。そして、この入力保護回路により、半導体装置
の入力端子に異常な入力信号が現れたとき、後段の入力
バッファ回路のトランジスタのゲ−ト破壊を防止する。
【０００３】図３は、このような入力保護回路を備えた
半導体装置の入力部を示す回路図である。図３におい
て、１は入力端子、２は入力保護回路、２ａはダイオ−
ド接続された電源電圧Ｖｃｃ側の保護用ｐチャネルＭＯ
Ｓ（以下ＰＭＯＳという）トランジスタ、２ｂはグラン
ドＧＮＤ側の保護用ｎチャネルＭＯＳ（以下、ＮＭＯＳ
という）トランジスタ、３は入力バッファ回路、３ａは
入力用ＰＭＯＳトランジスタ、３ｂは入力用ＮＭＯＳト
ランジスタ、４は出力端子、５は半導体装置に電源電圧
Ｖｃｃを供給する電源線、６は半導体装置のグランド
（ＧＮＤ）用接地線をそれぞれ示している。
半導体装置の入力部を示す回路図である。図３におい
て、１は入力端子、２は入力保護回路、２ａはダイオ−
ド接続された電源電圧Ｖｃｃ側の保護用ｐチャネルＭＯ
Ｓ（以下ＰＭＯＳという）トランジスタ、２ｂはグラン
ドＧＮＤ側の保護用ｎチャネルＭＯＳ（以下、ＮＭＯＳ
という）トランジスタ、３は入力バッファ回路、３ａは
入力用ＰＭＯＳトランジスタ、３ｂは入力用ＮＭＯＳト
ランジスタ、４は出力端子、５は半導体装置に電源電圧
Ｖｃｃを供給する電源線、６は半導体装置のグランド
（ＧＮＤ）用接地線をそれぞれ示している。
【０００４】入力保護用ＰＭＯＳトランジスタ２ａのソ
−スおよびゲ−トは電源電圧Ｖｃｃの供給線５に接続さ
れ、ドレインが入力端子１に接続されている。そして、
入力保護用ＮＭＯＳトランジスタ２ｂのソ−スおよびゲ
−トが接地され、ドレインが入力端子１に接続され、入
力保護回路２が構成されている。また、入力用ＰＭＯＳ
トランジスタ３ａのソ−スが電源電圧Ｖｃｃの供給線５
に接続され、ドレインが出力端子４に接続され、入力用
ＮＭＯＳトランジスタ３ｂのソ−スが接地され、ドレイ
ンが出力端子４に接続され、両トランジスタのゲ−トが
共に入力端子１に接続されて、入力バッファ回路３が構
成されている。
−スおよびゲ−トは電源電圧Ｖｃｃの供給線５に接続さ
れ、ドレインが入力端子１に接続されている。そして、
入力保護用ＮＭＯＳトランジスタ２ｂのソ−スおよびゲ
−トが接地され、ドレインが入力端子１に接続され、入
力保護回路２が構成されている。また、入力用ＰＭＯＳ
トランジスタ３ａのソ−スが電源電圧Ｖｃｃの供給線５
に接続され、ドレインが出力端子４に接続され、入力用
ＮＭＯＳトランジスタ３ｂのソ−スが接地され、ドレイ
ンが出力端子４に接続され、両トランジスタのゲ−トが
共に入力端子１に接続されて、入力バッファ回路３が構
成されている。
【０００５】図４は図３に示した半導体装置の入力部の
等価回路である。図４および図３において、回路の同一
構成部分を同一記号を用いて表記している。図４に示す
ように、入力保護用トランジスタ２ａおよび２ｂは入力
保護回路２において、ダイオ−ドと同様に機能する。
等価回路である。図４および図３において、回路の同一
構成部分を同一記号を用いて表記している。図４に示す
ように、入力保護用トランジスタ２ａおよび２ｂは入力
保護回路２において、ダイオ−ドと同様に機能する。
【０００６】この入力保護回路２は、半導体装置をシス
テムに搭載する前には、ハンドリングの際に入力端子か
ら入ってくる静電気から入力バッファ回路３を保護し、
半導体装置をシステムに搭載した後は、信号線から伝搬
してくる雑音を電源線５または接地線６に逃がして、後
段の入力バッファ回路３を保護する。
テムに搭載する前には、ハンドリングの際に入力端子か
ら入ってくる静電気から入力バッファ回路３を保護し、
半導体装置をシステムに搭載した後は、信号線から伝搬
してくる雑音を電源線５または接地線６に逃がして、後
段の入力バッファ回路３を保護する。
【０００７】たとえば、静電気放電による瞬時高電圧
（以下、サ−ジという）が入力端子１に現れたとき、入
力バッファ回路３のＰＭＯＳトランジスタ３ａおよびＮ
ＭＯＳトランジスタ３ｂのゲ−ト破壊を防止するため
に、サ−ジによる電荷を、保護用ＰＭＯＳトランジスタ
２ａまたはＮＭＯＳトランジスタ２ｂにより、電源線５
あるいは接地線６に逃がして、入力バッファ回路３を保
護する。
（以下、サ−ジという）が入力端子１に現れたとき、入
力バッファ回路３のＰＭＯＳトランジスタ３ａおよびＮ
ＭＯＳトランジスタ３ｂのゲ−ト破壊を防止するため
に、サ−ジによる電荷を、保護用ＰＭＯＳトランジスタ
２ａまたはＮＭＯＳトランジスタ２ｂにより、電源線５
あるいは接地線６に逃がして、入力バッファ回路３を保
護する。
【０００８】
【発明が解決しようとする課題】ところで、入力保護用
ＭＯＳトランジスタ２ａまたは２ｂは容量性である。半
導体装置の入力端子１のインピ−ダンスは主にこれらの
入力保護用ＭＯＳトランジスタ２ａおよび２ｂの容量で
決まる。すなわち、半導体装置の入力端子１には、常に
有限の入力インピ−ダンスが存在する。このため、半導
体装置によって構成されたシステムが複雑になると、信
号線に接続される半導体装置の数が多くなり、信号線か
ら見た負荷インピ−ダンスが小さくなる。
ＭＯＳトランジスタ２ａまたは２ｂは容量性である。半
導体装置の入力端子１のインピ−ダンスは主にこれらの
入力保護用ＭＯＳトランジスタ２ａおよび２ｂの容量で
決まる。すなわち、半導体装置の入力端子１には、常に
有限の入力インピ−ダンスが存在する。このため、半導
体装置によって構成されたシステムが複雑になると、信
号線に接続される半導体装置の数が多くなり、信号線か
ら見た負荷インピ−ダンスが小さくなる。
【０００９】信号線の入力インピ−ダンスが下がると、
信号の立ち上がり、立ち下がりの波形が鈍る。すなわ
ち、信号のディレイ・タイムが大きくなる。特に、入力
インピ−ダンスが容量性の場合は、信号線を高速に駆動
しようとするとき、信号波形の鈍りが顕著になる。高速
な動作が要求されるシステムにおいて、このような問題
が生じる。
信号の立ち上がり、立ち下がりの波形が鈍る。すなわ
ち、信号のディレイ・タイムが大きくなる。特に、入力
インピ−ダンスが容量性の場合は、信号線を高速に駆動
しようとするとき、信号波形の鈍りが顕著になる。高速
な動作が要求されるシステムにおいて、このような問題
が生じる。
【００１０】また、信号線を信号線の特性インピ−ダン
スで終端しているシステムにおいては、信号線に接続さ
れている半導体装置の数が多くなると、信号線のインピ
−ダンスと終端抵抗にずれが生じ、信号変化に伴いリン
ギングまたはサイクリング現象が発生する。高速な動作
が要求される半導体装置においては、このような現象に
よって、システムの信頼性が低下するおそれがある。
スで終端しているシステムにおいては、信号線に接続さ
れている半導体装置の数が多くなると、信号線のインピ
−ダンスと終端抵抗にずれが生じ、信号変化に伴いリン
ギングまたはサイクリング現象が発生する。高速な動作
が要求される半導体装置においては、このような現象に
よって、システムの信頼性が低下するおそれがある。
【００１１】さらにまた、システムの入力インピ−ダン
スの低下によって、信号線の充放電電流が大きくなり、
システムの消費電力が増加する問題が生じる。
スの低下によって、信号線の充放電電流が大きくなり、
システムの消費電力が増加する問題が生じる。
【００１２】これらの問題を解決するため、半導体装置
の入力インピ−ダンスを高く保持することが必要であ
る。入力保護用トランジスタの容量を小さくすれば、半
導体装置の入力インピ−ダンスを高く保持できる。一般
的に、入力保護用トランジスタの大きさを小さくするこ
とによって、入力保護用トランジスタの容量を低減する
ことができる。しかし、これでは、入力保護回路２の保
護機能も低下してしまう。
の入力インピ−ダンスを高く保持することが必要であ
る。入力保護用トランジスタの容量を小さくすれば、半
導体装置の入力インピ−ダンスを高く保持できる。一般
的に、入力保護用トランジスタの大きさを小さくするこ
とによって、入力保護用トランジスタの容量を低減する
ことができる。しかし、これでは、入力保護回路２の保
護機能も低下してしまう。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、保護機能を保持しつつ、半導体
装置の入力部の容量を小さくでき、ひいては、半導体装
置の入力インピ−ダンスを高く保持することができる入
力保護回路を提供することにある。
のであり、その目的は、保護機能を保持しつつ、半導体
装置の入力部の容量を小さくでき、ひいては、半導体装
置の入力インピ−ダンスを高く保持することができる入
力保護回路を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体装置の入力部に設けられた入力保
護用トランジスタを有する入力保護回路であって、上記
の入力保護用トランジスタのウェルの不純物濃度を基準
より低く設定し、入力保護用トランジスタの容量を小さ
くする。
め、本発明は、半導体装置の入力部に設けられた入力保
護用トランジスタを有する入力保護回路であって、上記
の入力保護用トランジスタのウェルの不純物濃度を基準
より低く設定し、入力保護用トランジスタの容量を小さ
くする。
【００１５】
【作用】本発明によれば、半導体装置の入力保護用トラ
ンジスタの容量を小さくすることができる。半導体装置
の入力端子および入力バッファ回路との間に、従来通り
入力保護用トランジスタを設ける。よって、入力保護回
路の保護機能を保持しつつ、半導体装置の入力インピ−
ダンスを高く保持できる。
ンジスタの容量を小さくすることができる。半導体装置
の入力端子および入力バッファ回路との間に、従来通り
入力保護用トランジスタを設ける。よって、入力保護回
路の保護機能を保持しつつ、半導体装置の入力インピ−
ダンスを高く保持できる。
【００１６】
【実施例】図１は、本発明に係る入力保護回路の実施例
を示すものである。この図は、図３に示す入力保護回路
２における入力保護用ＮＭＯＳトランジスタ２ｂのウェ
ル部分の簡略断面図である。
を示すものである。この図は、図３に示す入力保護回路
２における入力保護用ＮＭＯＳトランジスタ２ｂのウェ
ル部分の簡略断面図である。
【００１７】図１において、７はＮＭＯＳトランジスタ
のウェル、８はウェル７の中にある空乏層を示してい
る。９、１０および１１はそれぞれＮＭＯＳトランジス
タのドレインＤ、ソ−スＳおよびゲ−トＧを示してい
る。
のウェル、８はウェル７の中にある空乏層を示してい
る。９、１０および１１はそれぞれＮＭＯＳトランジス
タのドレインＤ、ソ−スＳおよびゲ−トＧを示してい
る。
【００１８】図１に示すように、入力保護用ＮＭＯＳト
ランジスタ２ｂのソ−ス１０およびゲ−ト１１が接地線
６に接続されている。すなわち、入力保護用ＮＭＯＳト
ランジスタ２ｂがダイオ−ド接続となっており、入力保
護回路２において、ダイオ−ドと同様な働きをする。
ランジスタ２ｂのソ−ス１０およびゲ−ト１１が接地線
６に接続されている。すなわち、入力保護用ＮＭＯＳト
ランジスタ２ｂがダイオ−ド接続となっており、入力保
護回路２において、ダイオ−ドと同様な働きをする。
【００１９】このような構成において、入力保護用トラ
ンジスタの容量は、ＮＭＯＳトランジスタの２ｂのドレ
イン９とウェル７との間にある空乏層８の容量Ｃで決ま
る。
ンジスタの容量は、ＮＭＯＳトランジスタの２ｂのドレ
イン９とウェル７との間にある空乏層８の容量Ｃで決ま
る。
【００２０】空乏層の容量Ｃはウェルの不純物濃度ｎと
の関係は、次式で与えられる。 Ｃ∝ｎ1/2 ……(1)
の関係は、次式で与えられる。 Ｃ∝ｎ1/2 ……(1)
【００２１】この式から、空乏層８の容量を低減するた
めに、ウェル７の不純物の濃度ｎを小さくすればよいこ
とがわかる。すなわち、ウェル７の不純物濃度ｎを小さ
く設定することによって、空乏層８の厚さを広げ、空乏
層の容量Ｃを小さくすることができる。
めに、ウェル７の不純物の濃度ｎを小さくすればよいこ
とがわかる。すなわち、ウェル７の不純物濃度ｎを小さ
く設定することによって、空乏層８の厚さを広げ、空乏
層の容量Ｃを小さくすることができる。
【００２２】例えば、ウェル７の不純物濃度を基準値の
1/100 にすれば、空乏層８の静電容量は通常の1/10にな
る。
1/100 にすれば、空乏層８の静電容量は通常の1/10にな
る。
【００２３】一例として、図１のウェル７の不純物の濃
度ｎを通常の１０18個／ｃｍ3 から１０16個／ｃｍ3 に
減少させる。これによって、入力保護用トランジスタの
容量が基準値の1/10まで減少する。
度ｎを通常の１０18個／ｃｍ3 から１０16個／ｃｍ3 に
減少させる。これによって、入力保護用トランジスタの
容量が基準値の1/10まで減少する。
【００２４】図２は本発明の入力保護回路を適用した複
数の半導体装置により構成されたシステムの構成例を示
すものである。
数の半導体装置により構成されたシステムの構成例を示
すものである。
【００２５】この図において、１２はシステムの共通の
信号線デ−タ・バスを示し、このデ−タ・バス１２に対
して、ＣＰＵ１３、ディスク・ドライバ１４、メモリ１
５、入出力イン−タフェス１６がそれぞれ接続されてい
る。
信号線デ−タ・バスを示し、このデ−タ・バス１２に対
して、ＣＰＵ１３、ディスク・ドライバ１４、メモリ１
５、入出力イン−タフェス１６がそれぞれ接続されてい
る。
【００２６】このように、システムの規模が大きくなる
と、システムの信号線に接続される半導体装置の数が多
くなり、信号線の入力インピ−ダンスが小さくなるのが
一般的であるが、このシステムにおいては、上述した発
明に係る入力保護回路を用いるため、各半導体装置の入
力インピ−ダンスが通常より大きくなる。したがって、
システムの信号線に複数の半導体装置が接続されても、
システムの信号線の入力インピ−ダンスを高く保持でき
る。
と、システムの信号線に接続される半導体装置の数が多
くなり、信号線の入力インピ−ダンスが小さくなるのが
一般的であるが、このシステムにおいては、上述した発
明に係る入力保護回路を用いるため、各半導体装置の入
力インピ−ダンスが通常より大きくなる。したがって、
システムの信号線に複数の半導体装置が接続されても、
システムの信号線の入力インピ−ダンスを高く保持でき
る。
【００２７】以上説明したように、本実施例によれば、
半導体回路の入力保護用トランジスタのウェル７の不純
物の濃度を基準より低く設定することによって、トラン
ジスタのドレイン９とウェル７との間にある空乏層８の
容量を小さくすることができる。すなわち、半導体装置
の入力端子の容量を小さくすることができる。よって、
入力保護回路の保護機能を保持しつつ、半導体回路の入
力インピ−ダンスを高く保持できる。すなわち、半導体
装置が接続されるシステムの信号線のインピ−ダンスを
高く保つことができる。したがって、信号の遅延時間を
小さくでき、信号線に終端抵抗を持つシステムにおいて
は、信号線に接続する半導体装置の数が変化してもリン
ギングまたはサイクリングは発生しない。さらに、信号
線の充放電電流が小さくなるので、システムの消費電力
を低減できる。
半導体回路の入力保護用トランジスタのウェル７の不純
物の濃度を基準より低く設定することによって、トラン
ジスタのドレイン９とウェル７との間にある空乏層８の
容量を小さくすることができる。すなわち、半導体装置
の入力端子の容量を小さくすることができる。よって、
入力保護回路の保護機能を保持しつつ、半導体回路の入
力インピ−ダンスを高く保持できる。すなわち、半導体
装置が接続されるシステムの信号線のインピ−ダンスを
高く保つことができる。したがって、信号の遅延時間を
小さくでき、信号線に終端抵抗を持つシステムにおいて
は、信号線に接続する半導体装置の数が変化してもリン
ギングまたはサイクリングは発生しない。さらに、信号
線の充放電電流が小さくなるので、システムの消費電力
を低減できる。
【００２８】なお、上記の説明は入力保護回路における
入力保護用トランジスタ２ｂ（ＮＭＯＳトランジスタ）
を例として行ったものであるが、必ずしもＮＭＯＳトラ
ンジスタに限ることがなく、入力保護用トランジスタ２
ａ（ＰＭＯＳトランジスタ）においても、同様な原理を
適用し、ＰＭＯＳトランジスタの容量を小さくすること
ができる。
入力保護用トランジスタ２ｂ（ＮＭＯＳトランジスタ）
を例として行ったものであるが、必ずしもＮＭＯＳトラ
ンジスタに限ることがなく、入力保護用トランジスタ２
ａ（ＰＭＯＳトランジスタ）においても、同様な原理を
適用し、ＰＭＯＳトランジスタの容量を小さくすること
ができる。
【００２９】さらに、バイポ−ラトランジスタにおいて
も、上記のＭＯＳトランジスタと同様な考え方を適用で
き、バイポ−ラトランジスタの容量を低減することがで
きる。
も、上記のＭＯＳトランジスタと同様な考え方を適用で
き、バイポ−ラトランジスタの容量を低減することがで
きる。
【００３０】
【発明の効果】以上説明したように、本発明の入力保護
回路によれば、入力部の容量を小さくでき、半導体装置
の入力インピ−ダンスを大きくすることができる。した
がって、入力保護回路の保護機能を保持しつつ、静電気
放電などによる異常な入力信号から、半導体装置の入力
バッファ回路および内部回路を保護できることはもとよ
り、信号の遅延時間を短く保持でき、動作の高速化が図
れ、ひいては、より規模の大きいシステムを構築できる
利点がある。
回路によれば、入力部の容量を小さくでき、半導体装置
の入力インピ−ダンスを大きくすることができる。した
がって、入力保護回路の保護機能を保持しつつ、静電気
放電などによる異常な入力信号から、半導体装置の入力
バッファ回路および内部回路を保護できることはもとよ
り、信号の遅延時間を短く保持でき、動作の高速化が図
れ、ひいては、より規模の大きいシステムを構築できる
利点がある。
【００３１】また、半導体装置の入力インピ−ダンスの
向上によって、信号線に終端抵抗を持つシステムにおい
ては、信号線に接続する半導体装置の数が変化してもリ
ンギングまたはサイクリングは発生しない。さらに、信
号線充放電電流が小さくなるので、システムの消費電力
を低減できる。
向上によって、信号線に終端抵抗を持つシステムにおい
ては、信号線に接続する半導体装置の数が変化してもリ
ンギングまたはサイクリングは発生しない。さらに、信
号線充放電電流が小さくなるので、システムの消費電力
を低減できる。
【図１】本発明に係る入力保護回路の実施例を示すもの
であり、ＮＭＯＳトランジスタの簡略断面図である。
であり、ＮＭＯＳトランジスタの簡略断面図である。
【図２】本発明に係る入力保護回路が適用された半導体
装置によって構成されたシステムの一例を示す図であ
る。
装置によって構成されたシステムの一例を示す図であ
る。
【図３】半導体装置の入力部を示す回路図である。
【図４】半導体装置の入力部の等価回路を示す回路図で
ある。
ある。
１…入力端子 ２…入力保護回路 ２ａ…入力保護用ＰＭＯＳトランジスタ ２ｂ…入力保護用ＮＭＯＳトランジスタ ３…入力バッファ回路 ３ａ…入力用ＰＭＯＳトランジスタ ３ｂ…入力用ＮＭＯＳトランジスタ ４…出力端子 ５…半導体回路の電源線 ６…半導体回路の接地線 ７…ウェル ８…空乏層 ９…ＮＭＯＳトランジスタのドレイン １０…ＮＭＯＳトランジスタのソ−ス １１…ＮＭＯＳトランジスタのゲ−ト １２…デ−タ・バス １３…ＣＰＵ １４…ディスク・ドライバ １５…メモリ １６…入出力イン−タフェス Ｖｃｃ…電源電圧 ＧＮＤ…接地線 Ｃ…空乏層の容量 ｎ…ウェルの不純物濃度
Claims (1)
- 【請求項１】 半導体装置の入力部に設けられた入力保
護用トランジスタを有する入力保護回路であって、 上記の入力保護用トランジスタのウェル不純物の濃度が
基準より低く設定されたことを特徴とする入力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106494A JPH08306811A (ja) | 1995-04-28 | 1995-04-28 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7106494A JPH08306811A (ja) | 1995-04-28 | 1995-04-28 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306811A true JPH08306811A (ja) | 1996-11-22 |
Family
ID=14435005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7106494A Pending JPH08306811A (ja) | 1995-04-28 | 1995-04-28 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306811A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
| US6734509B2 (en) | 2001-10-23 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1995
- 1995-04-28 JP JP7106494A patent/JPH08306811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10224201A (ja) * | 1997-02-03 | 1998-08-21 | Fujitsu Ltd | 半導体集積回路装置 |
| US6734509B2 (en) | 2001-10-23 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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