JP3092247B2 - メモリカード - Google Patents
メモリカードInfo
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- JP3092247B2 JP3092247B2 JP03257903A JP25790391A JP3092247B2 JP 3092247 B2 JP3092247 B2 JP 3092247B2 JP 03257903 A JP03257903 A JP 03257903A JP 25790391 A JP25790391 A JP 25790391A JP 3092247 B2 JP3092247 B2 JP 3092247B2
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- JP
- Japan
- Prior art keywords
- power supply
- memory
- supply line
- signal
- volatile memory
- Prior art date
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Description
【０００１】
【産業上の利用分野】本発明は、電池等でデータ保持を
必要とするメモリ（揮発性メモリ）と、電池等でデータ
保持が不要なメモリ（不揮発性メモリ）とが混在するメ
モリカードに関する。
必要とするメモリ（揮発性メモリ）と、電池等でデータ
保持が不要なメモリ（不揮発性メモリ）とが混在するメ
モリカードに関する。
【０００２】
【従来の技術】従来の、電池等でデータ保持を必要とす
るメモリ（揮発性メモリ）と、電池等でデータ保持が不
要なメモリ（不揮発性メモリ）とが混在したメモリカー
ドは図２に示すものである。図２の従来のメモリカード
では、電池等でデータ保持が不要なメモリ１０Ｊである
がコントロールライン１０Ｄが、電池等でデータ保持が
必要なメモリ１０Ｈと共用になっている。
るメモリ（揮発性メモリ）と、電池等でデータ保持が不
要なメモリ（不揮発性メモリ）とが混在したメモリカー
ドは図２に示すものである。図２の従来のメモリカード
では、電池等でデータ保持が不要なメモリ１０Ｊである
がコントロールライン１０Ｄが、電池等でデータ保持が
必要なメモリ１０Ｈと共用になっている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、コ
ントロールラインが共用となっているため、本来電池電
圧でのデータ保持が不用なメモリにも、電池からの電源
を供給していた。このため、電池寿命電池寿命が短くな
るという問題があった。本発明は、上記の課題を解決す
べくなされたもので、その目的とするところは、コント
ロールラインを別々に分け、それにより、各メモリに供
給している電源ラインは別系統にすることにより、電池
寿命を長くすることを目的としたものである。
ントロールラインが共用となっているため、本来電池電
圧でのデータ保持が不用なメモリにも、電池からの電源
を供給していた。このため、電池寿命電池寿命が短くな
るという問題があった。本発明は、上記の課題を解決す
べくなされたもので、その目的とするところは、コント
ロールラインを別々に分け、それにより、各メモリに供
給している電源ラインは別系統にすることにより、電池
寿命を長くすることを目的としたものである。
【０００４】
【課題を解決するための手段】本発明のメモリカード
は、通常時に電源供給を行なう第１の電源ラインと、前
記第１の電源ラインが所定の電圧より下がっているとき
に前記第１の電源ラインに代わってバックアップ電源を
供給する第２の電源ラインと、通常時は前記第１の電源
ラインからの電源供給が行なわれ、前記第１の電源ライ
ンが所定の電圧より下がっているときには第２の電源ラ
インからの電源供給が行なわれる揮発性メモリ及び論理
回路と、第１の電源ラインからの電源供給のみが行なわ
れる不揮発性メモリと、を備えたメモリカードにおい
て、前記論理回路は、前記揮発性メモリ及び前記不揮発
性メモリのＣＳ、ＯＥなどローアクティブの制御端子へ
信号を出力するものであって、前記第１の電源ラインが
所定の電圧より下がっているときに、前記揮発性メモリ
の制御端子へはハイレベルを出力し、かつ前記不揮発性
メモリの制御端子へはローレベルを出力するよう構成し
たことを特徴とする。
は、通常時に電源供給を行なう第１の電源ラインと、前
記第１の電源ラインが所定の電圧より下がっているとき
に前記第１の電源ラインに代わってバックアップ電源を
供給する第２の電源ラインと、通常時は前記第１の電源
ラインからの電源供給が行なわれ、前記第１の電源ライ
ンが所定の電圧より下がっているときには第２の電源ラ
インからの電源供給が行なわれる揮発性メモリ及び論理
回路と、第１の電源ラインからの電源供給のみが行なわ
れる不揮発性メモリと、を備えたメモリカードにおい
て、前記論理回路は、前記揮発性メモリ及び前記不揮発
性メモリのＣＳ、ＯＥなどローアクティブの制御端子へ
信号を出力するものであって、前記第１の電源ラインが
所定の電圧より下がっているときに、前記揮発性メモリ
の制御端子へはハイレベルを出力し、かつ前記不揮発性
メモリの制御端子へはローレベルを出力するよう構成し
たことを特徴とする。
【０００５】
【実施例】図１は、本発明の実施例を示すメモリカード
の回路ブロック図である。図１において、アドレスライ
ン10ａ、カードイネーブル（ＣＥ）10ｂ、アウトプット
イネーブル（ＯＥ）10ｄは、論理回路10Ｇにつながって
いる。また、論理回路には、電源電圧（Ｖｃｃ）10ｅの
電圧を検出する信号10Ｆもつながっている。電源電圧の
検出は、抵抗分割により行われ、電源電圧が分割された
値が10Ｆとなっている。論理回路10Ｇでは、電源電圧の
検出信号により、電源電圧に所定の電圧が印可されてい
るか、または電池のバックアップ状態への切り替えかを
判断している。それにともない、アドレスライン10ａ、
ＣＥ10ｂ、ＯＥ10ｄの信号をメモリ側10Ｈと10Ｊに出力
するか、データ保持モードにするか切り替えている。ア
ドレスライン10ａは、電源電圧が動作電圧より下がる
と、メモリ側アドレスライン10Ａをハイインピーダンス
状態とする。このメモリ側アドレスライン10Ａは、ロー
インピーダンス状態（例えば、ＶOL）であってもよい。
ＣＥ信号10ｂは、デコーダ回路により、メモリ10Ｈと10
Ｊ各々のチップセレクト（ＣＳ）信号にデコードされ
る。デコードされた信号は、電源電圧検出信号により、
電源電圧が動作電圧より下がるとデータ保持が必要なメ
モリ10ＨのＣＳ信号10Ｂをハイ状態（ＶOH）とする。一
方データ保持が必要ないメモリ10ＪのＣＳ信号10BBをロ
ーレベル状態とする。ＯＥ信号10ｄも上記と同様に、メ
モリ10ＨのＯＥ信号10ＤをＶOH状態に、メモリ10ＪのＯ
Ｅ信号10DDをローレベル状態とする。
の回路ブロック図である。図１において、アドレスライ
ン10ａ、カードイネーブル（ＣＥ）10ｂ、アウトプット
イネーブル（ＯＥ）10ｄは、論理回路10Ｇにつながって
いる。また、論理回路には、電源電圧（Ｖｃｃ）10ｅの
電圧を検出する信号10Ｆもつながっている。電源電圧の
検出は、抵抗分割により行われ、電源電圧が分割された
値が10Ｆとなっている。論理回路10Ｇでは、電源電圧の
検出信号により、電源電圧に所定の電圧が印可されてい
るか、または電池のバックアップ状態への切り替えかを
判断している。それにともない、アドレスライン10ａ、
ＣＥ10ｂ、ＯＥ10ｄの信号をメモリ側10Ｈと10Ｊに出力
するか、データ保持モードにするか切り替えている。ア
ドレスライン10ａは、電源電圧が動作電圧より下がる
と、メモリ側アドレスライン10Ａをハイインピーダンス
状態とする。このメモリ側アドレスライン10Ａは、ロー
インピーダンス状態（例えば、ＶOL）であってもよい。
ＣＥ信号10ｂは、デコーダ回路により、メモリ10Ｈと10
Ｊ各々のチップセレクト（ＣＳ）信号にデコードされ
る。デコードされた信号は、電源電圧検出信号により、
電源電圧が動作電圧より下がるとデータ保持が必要なメ
モリ10ＨのＣＳ信号10Ｂをハイ状態（ＶOH）とする。一
方データ保持が必要ないメモリ10ＪのＣＳ信号10BBをロ
ーレベル状態とする。ＯＥ信号10ｄも上記と同様に、メ
モリ10ＨのＯＥ信号10ＤをＶOH状態に、メモリ10ＪのＯ
Ｅ信号10DDをローレベル状態とする。
【０００６】カードからの入力となる電源１０ｅは、メ
モリ１０Ｊへとつながっている。一方、電源１０ｅと電
池とを、お互いダイオードの向き合わせることにより、
カード内部の電源１０Ｅをつくっている。この内部の電
源１０Ｅに、論理回路１０Ｇとメモリ１０Ｈがつながっ
ている。
モリ１０Ｊへとつながっている。一方、電源１０ｅと電
池とを、お互いダイオードの向き合わせることにより、
カード内部の電源１０Ｅをつくっている。この内部の電
源１０Ｅに、論理回路１０Ｇとメモリ１０Ｈがつながっ
ている。
【０００７】尚、メモリ１０ＪのＣＳ信号１０ＢＢとＯ
Ｅ信号１０ＤＤはローレベル状態でなくハイインピーダ
ンス状態であってもよい。ハイインピーダンス状態とす
るためにはＣＳ信号１０ＢＢとＯＥ信号１０ＤＤを発生
するそれぞれのアンドゲートを変更しメモリ側アドレス
ライン１０Ａをハイインピーダンス状態にするのと同様
な制御をおこなえば可能である。ここで注意しなければ
ならないのはメモリ１０Ｊの電源は、電源１０ｅにつな
がっているため、電源が切断され電池バックアップ状態
になったときはメモリ１０Ｊの電源のＶＣＣ側は浮くた
め、メモリ１０ＪのＣＳ、ＯＥなどの入力端子はローレ
ベル状態またはハイインピーダンス状態でなければなら
ない。これはハイレベル状態であるとメモリ１０Ｊの電
源のＶＣＣ側は浮いているにもかかわらずＣＳあるいは
ＯＥの入力端子から電源供給されてしまう可能性がある
ためである。
Ｅ信号１０ＤＤはローレベル状態でなくハイインピーダ
ンス状態であってもよい。ハイインピーダンス状態とす
るためにはＣＳ信号１０ＢＢとＯＥ信号１０ＤＤを発生
するそれぞれのアンドゲートを変更しメモリ側アドレス
ライン１０Ａをハイインピーダンス状態にするのと同様
な制御をおこなえば可能である。ここで注意しなければ
ならないのはメモリ１０Ｊの電源は、電源１０ｅにつな
がっているため、電源が切断され電池バックアップ状態
になったときはメモリ１０Ｊの電源のＶＣＣ側は浮くた
め、メモリ１０ＪのＣＳ、ＯＥなどの入力端子はローレ
ベル状態またはハイインピーダンス状態でなければなら
ない。これはハイレベル状態であるとメモリ１０Ｊの電
源のＶＣＣ側は浮いているにもかかわらずＣＳあるいは
ＯＥの入力端子から電源供給されてしまう可能性がある
ためである。
【０００８】
【発明の効果】以上の様に、電池のデータ保持の必要な
メモリと、必要のないメモリのコントロール信号を分け
ることにより、そのメモリの電源を分けることが出来
る。これにより、電池のデータ保持の時、電池でのデー
タ保持を必要としないメモリには、電池電圧が供給され
ないため、電池寿命が長くなる。
メモリと、必要のないメモリのコントロール信号を分け
ることにより、そのメモリの電源を分けることが出来
る。これにより、電池のデータ保持の時、電池でのデー
タ保持を必要としないメモリには、電池電圧が供給され
ないため、電池寿命が長くなる。
【図１】本発明の実施例を示すメモリカードブロック
図。
図。
【図２】従来のメモリカードブロック図。
１０ａ カード側アドレスライン １０Ａ メモリ側アドレスライン １０ｂ カードイネーブル信号 １０Ｂ メモリのチップセレクト信号 １０BBメモリのチップセレクト信号 １０ｄ カードのアウトプットイネーブル信号 １０Ｄ メモリのアウトプットイネーブル信号 １０DDメモリのアウトプットイネーブル信号 １０Ｆ 電源電圧検出信号 １０Ｇ 論理回路 １０Ｈ データ保持に電池等を必要とするメモリ（揮発
性メモリ） １０Ｊ データ保持に電池等を不要とするメモリ（不揮
発性メモリ） １０ｅ 電源 １０Ｅ メモリカード内の電源
性メモリ） １０Ｊ データ保持に電池等を不要とするメモリ（不揮
発性メモリ） １０ｅ 電源 １０Ｅ メモリカード内の電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 5/00
Claims (1)
- 【請求項１】 通常時に電源供給を行なう第１の電源ラ
インと、 前記第１の電源ラインが所定の電圧より下がっていると
きに前記第１の電源ラインに代わってバックアップ電源
を供給する第２の電源ラインと、 通常時は前記第１の電源ラインからの電源供給が行なわ
れ、前記第１の電源ラインが所定の電圧より下がってい
るときには第２の電源ラインからの電源供給が行なわれ
る揮発性メモリ及び論理回路と、 第１の電源ラインからの電源供給のみが行なわれる不揮
発性メモリと、を備えたメモリカードにおいて、 前記論理回路は、前記揮発性メモリ及び前記不揮発性メ
モリのＣＳ、ＯＥなどローアクティブの制御端子へ信号
を出力するものであって、 前記第１の電源ラインが所定の電圧より下がっていると
きに、前記揮発性メモリの制御端子へはハイレベルを出
力し、かつ前記不揮発性メモリの制御端子へはローレベ
ルを出力するよう構成したことを特徴とするメモリカー
ド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03257903A JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03257903A JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101636A JPH05101636A (ja) | 1993-04-23 |
| JP3092247B2 true JP3092247B2 (ja) | 2000-09-25 |
Family
ID=17312793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03257903A Expired - Fee Related JP3092247B2 (ja) | 1991-10-04 | 1991-10-04 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012060097A1 (ja) * | 2010-11-02 | 2014-05-12 | 日本電気株式会社 | メモリモジュールおよびメモリシステム |
-
1991
- 1991-10-04 JP JP03257903A patent/JP3092247B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05101636A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080728 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
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| LAPS | Cancellation because of no payment of annual fees |