CN115994050A - 基于错误校正能力的路由分配 - Google Patents

Abstract

本申请案涉及基于错误校正能力的路由分配。本文中所描述的系统和方法涉及基于错误校正操作产生的双向数据路径DQ符号映射。装置可包含子字线驱动器和双向数据路径DQ，其基于由所述DQ符号映射指示的分配而耦合于所述子字线驱动器与输入/输出I/O接口电路系统之间。可基于对存储器存储体的数据执行的错误校正操作而产生所述分配。具体地说，可产生所述DQ符号映射以避免在发生时可使得一或多个数据错误不可校正的一些情况。这些系统和方法可降低与DQ相关联的数据错误不可校正的可能性。

Description

基于错误校正能力的路由分配

技术领域

本公开大体上涉及存储器装置错误校正，且更具体地说，涉及用于降低存储器装置中发生不可校正存储器错误的可能性的系统和方法。

背景技术

本部分旨在向读者介绍可能与以下描述和/或要求保护的本技术的各个方面相关的技术的各个方面。相信此论述有助于向读者提供背景信息以促进对本公开的各方面的更好理解。因此，应理解，根据这一点来阅读这些陈述，而不是作为对现有技术的认可。

一般来说，计算系统可包含在操作中经由电信号传达信息的装置。举例来说，计算系统可包含处理器，其以通信方式耦合到存储器装置，例如安置于双列直插式存储器模块(DIMM)上之动态随机存取存储器(DRAM)装置。以此方式，处理器可与存储器装置通信以例如检索可执行指令、检索待由处理器处理的数据和/或存储从处理器输出的数据。

当在存储器与处理器之间交换数据时，从存储器输出的数据可包含一或多个错误。错误可由存储器缺陷产生。有时，一个存储器缺陷可引起多个错误。随着存储器密度增大且特征大小减小，存储器缺陷可变得更普遍。此外，随着使用大量高密度存储器的相对较大尺度计算系统的尺度增大，存储器缺陷的机会也可增加。举例来说，同时操作的较大量存储器可增加存储器缺陷的机会。为了校正数据错误，如来自存储器缺陷的错误，处理器可执行错误校正操作。有时，错误可能不可通过处理器校正，例如当发生错误校正操作无法修正的错误时。降低发生不可校正错误的可能性的系统和方法可为有益的。

发明内容

在一个方面中，本申请案涉及一种装置，包括：存储器存储体，其包括多个平面；存储体控制电路系统，其包括多个子字线驱动器，其中所述子字线驱动器中的每一者与所述多个平面的子集相关联；以及数据路径电路系统，其包括多个双向数据路径，其中数据路径电路系统被配置成至少部分地基于所述多个双向数据路径中的每一双向数据路径至少部分地基于错误校正码(ECC)操作到所述多个子字线驱动器中的一或多个子字线驱动器的分配而将存储体控制电路系统耦合到输入/输出(I/O)接口电路系统。

在另一方面中，本申请案涉及一种方法，包括：接收与存储于存储器存储体中的错误校正码(ECC)相关联的非校正情况的指示，其中所述ECC被配置成校正输出数据的一或多个数据错误，且其中所述一或多个数据错误在符合所述非校正情况时不可通过所述ECC校正；至少部分地基于所述非校正情况的所述指示而产生数据路径分配；基于数据路径分配而产生控制信号；以及将所述控制信号传输到数据路径电路系统，其中数据路径电路系统被配置成响应于所述控制信号而使相应双向数据路径与至少两个相应子字线驱动器相关联。

在另一方面中，本申请案涉及一种装置，包括：存储体控制电路系统，其包括多个子字线驱动器，其中所述多个子字线驱动器中的每一者与存储器存储体相关联；和多个双向数据路径，其被配置成至少部分地基于所述多个双向数据路径中的每一双向数据路径到所述多个子字线驱动器中的一或多个子字线驱动器的分配的指示而耦合于所述多个子字线驱动器与输入/输出(I/O)接口电路系统之间，其中所述分配被配置成至少部分地基于对存储器存储体的数据执行的错误校正操作而产生。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：

图1为根据实施例的存储器装置的框图；

图2为根据实施例的图1的第一实例存储器存储体的图解表示；

图3为根据实施例的图1的第二实例存储器存储体的图解表示；

图4为根据实施例的图1的第三实例存储器存储体的图解表示；

图5为根据实施例的图1的第四实例存储器存储体的图解表示；

图6为根据实施例的图1的第五实例存储器存储体的图解表示；

图7为根据实施例的用于产生和采用用于图1的数据路径电路系统的数据路径(DQ)路由控制信号的方法的流程图；

图8为根据实施例的对应于图2符号映射的数据路由电路系统的电路图；

图9为根据实施例的对应于图3符号映射的数据路由电路系统的电路图；

图10为根据实施例的对应于图4符号映射的数据路由电路系统的电路图；且

图11为根据实施例的对应于图5符号映射的数据路由电路系统的电路图。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中一样，制定众多的实施方案特定决策以实现研发者的特定目标，例如遵从可能在各个实施方案之间变化的系统相关和企业相关约束。此外，应了解，这种发展努力可能是复杂且耗时的，然而将是从本公开中获益的所属领域的一般技术人员从事的设计、构造和制造的例程。

当介绍本公开的各种实施例的要素时，冠词“一(a/an)”和“所述”旨在意味着存在所述要素中的一或多者。术语“包括”、“包含”和“具有”旨在为包含性的并且意味着可以存在除所列元件之外的额外元件。另外，应理解，对本公开的“一个实施例”或“实施例”的参考并不意图解释为排除此外并入所叙述特征中的额外实施例的存在。

一般来说，计算系统可包含在执行操作时经由电信号传达信息的装置。举例来说，计算系统中的电子装置可包含以通信方式耦合到存储器装置的处理器。以此方式，处理器可与所述存储器装置通信以检索可执行指令、检索待由处理器处理的数据、存储从处理器输出的数据等。

存储器可包含或产生一或多个存储器缺陷。缺陷可由随时间推移的降级或性能、由制造等产生。举例来说，随着存储器密度增大且特征大小减小，存储器缺陷可变得更普遍。对于使用同时操作存储器的系统，存储器缺陷可能越来越成为一个问题，因为同时操作可提高基于性能的存储器缺陷的可能性。举例来说，大规模计算系统、分布式计算系统、远程服务器等可使用大量高密度存储器，且因此更有可能使计算或服务提供操作受存储器缺陷影响。

错误校正码(ECC)可用于校正数据错误。许多校正算法将数据组织为符号。每一符号可包含一或多个位且当错误发生在单一符号内的一或多个位中时，所述算法可校正整个符号。由于校正算法中的限制，当发生一或多个非校正情况时，一些数据错误可能不可通过ECC校正。举例来说，一个校正情况可指定发生在多个符号中的数据错误必须属于待可校正的符号的特定分组。举例来说，如果存在8个符号，那么校正情况可指定出现错误的一对符号必须为(符号A和B)或(符号C和D)或(符号E和F)或(符号G和H)。由于这些类型的规范，降低发生不可校正错误情况的可能性的系统和方法可为有益的。

动态随机存取存储器(DRAM)可通过数据路径(DQ)组织其数据。举例来说，在双日期速率4(DDR4)DRAM中，每一DQ可在每一读取存取时产生8位数据。对于此实例，每一DQ可等同于符号。DQ0对应于符号A，DQ1对应于符号B，以此类推。应理解，存在许多方式来将所述数据组织成符号且此分配为一个实例。一些符号可包含一或多个DQ。并且，取决于校正方案，每一符号定义中的位数可发生变化，且因此可包含多于或少于8位。

本公开涉及防止或降低不可校正数据错误的可能性的系统和方法。DQ符号映射可指示每一数据路径符号到存储器的一或多个部分的分配，例如使一或多个数据路径符号与一或多个子字线驱动器(SWL驱动器)相关联的分配。为了降低不可校正数据错误的可能性，可产生DQ符号映射以避免或减少非校正情况的发生。可至少部分地通过使用隔离系统和方法避免非校正情况。这些隔离系统和方法可包含基于存储体激活的隔离、基于列选择的隔离、基于行选择的隔离、基于数据布置的隔离，或其组合。

DQ符号映射可在制造期间经硬编程到所述存储器装置中。有时，所述存储器装置的通信和/或控制电路系统可在将数据传输到存储器和从存储器传输数据时参考DQ符号映射。当参考基于非校正情况产生的DQ符号映射时，通信和/或控制电路系统可考虑到非校正情况和其避免而将数据写入到存储器中。

在一些实施例中，存储器装置可包含开关逻辑电路系统。开关逻辑电路系统可将存储器存储体耦合到输入/输出电路系统且可包含开关逻辑、多路复用电路系统或其它合适的可编程路由以对由DQ符号映射指示的分配进行编程。在一些情况下，开关逻辑电路系统响应于系统操作，例如响应于激活哪一存储器存储体而配置开关逻辑、多路复用电路系统或其它合适的可编程路由，以对到存储器存储体的不同数据路径进行编程。

基于考虑到本文中所描述的非校正情况产生的DQ符号映射而处置数据的系统和方法可避免或降低发生相应存储器存储体的不可校正数据错误的可能性。当发生较少不可校正错误时，存储器存储体操作可变得更可靠。因此，存储器装置操作可基于可如何在使用本文中所描述的系统和方法时提高存储器存储体的可靠性而整体改进。

现在转向各图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图为说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征可准许降低功耗、增加带宽，以及增加存储容量。

存储器装置10可以包含若干存储器存储体12。存储器存储体12可以是例如DDR5SDRAM存储器存储体。存储器存储体12可提供于布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可以包含若干SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有若干存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可进一步被布置成形成存储体群组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器存储体12，布置成8个存储体群组，每一存储体群组包含2个存储器存储体。举例来说，对于16Gb DDR5 SDRAM，存储器芯片可包含32个存储器存储体12，布置成8个存储体群组，每一存储体群组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。

存储器装置10可以包含被配置成与外部装置交换(例如，接收和传输)信号的命令接口14和输入/输出(I/O)接口16。命令接口14被配置成提供来自外部装置(未描绘)的若干信号(例如，信号8)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信号8提供到存储器装置10以促进待写入到存储器装置10或从其读取的数据的传输和接收。

如将了解，命令接口14可包含若干电路，例如时钟输入电路18和命令地址输入电路20，例如以准许对信号8进行适当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，被称为真时钟信号(Clk_t)和互补时钟信号(Clk_c)。DDR的正时钟沿指代上升真时钟信号(Clk_t)与下降互补时钟信号(Clk_c)交叉的点，而负时钟沿指示下降真时钟信号(Clk_t)的转变和互补时钟信号(Clk_c)的上升。命令(例如，读取命令、写入命令、刷新命令)通常在时钟信号的正沿上进入，且数据在正和负时钟沿两者上传输或接收。

时钟输入电路18接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)且产生内部时钟信号(CLK)。将内部时钟信号(CLK)供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于所接收内部时钟信号(CLK)产生相位受控内部锁定时钟信号(LCLK)。相位受控内部锁定时钟信号(LCLK)被供应到例如I/O接口16，且用作用于确定读取数据的输出定时的定时信号。

内部时钟信号(CLK)也可提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号(CLK)可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。举例来说，命令解码器32可通过总线36将命令信号提供到内部时钟产生器30，以协调相位受控内部锁定时钟信号(LCLK)的产生。相位受控内部锁定时钟信号(LCLK)可用于例如通过I/O接口16对数据进行计时。

命令解码器32可解码例如读取命令、写入命令、模式寄存器集命令、激活命令等命令，且经由总线路径40提供对与命令对应的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含或与存储体控制块22相关联，所述存储体控制块提供必要解码(例如，行解码器和列解码器)以及其它操作，例如定时控制和数据控制，以促进进出存储器存储体12的命令的执行。存储器存储体12和存储体控制块22可被统称为存储器阵列。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。所述命令接口可包含命令地址输入电路20，其被配置成通过例如命令解码器32接收和传输命令以提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器存储体12的存取通过命令在CA<13:0>总线上进行编码。

另外，命令接口14可被配置成接收若干其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号，以促进存储器装置10内的适当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转信号以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号(CA<13:0>)的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得它们可交换以用于实现信号到存储器装置10的特定路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式以用于连接性测试。

命令接口14还可用于针对可检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10传输。也可产生其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

利用上文所论述的命令和定时信号，可通过经由I/O接口16传输和接收数据信号44来将数据发送到存储器装置10以及从所述存储器装置发送数据。更具体地说，数据可通过包含多个双向数据总线的数据路径电路系统46发送到存储器存储体12或从其检索数据。通常被称作DQ信号的数据I/O信号通常在一或多个双向数据总线中传输和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可以划分成上部字节和下部字节。举例来说，对于x16存储器装置，I/O信号可以划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了准许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称作DQS信号。DQS信号是由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可以划分成上部数据选通信号和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)，其对应于例如发送到存储器装置10和从所述存储器装置发送的数据的上部字节和下部字节。

阻抗(ZQ)校准信号还可通过I/O接口16提供到存储器装置10。可将ZQ校准信号提供到参考引脚并且ZQ校准信号可用于通过在过程、电压和温度(PVT)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和裸片上终止(ODT)值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这种电阻器充当用于调整内部ODT和I/O引脚的驱动强度的参考。

此外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成一种模式，其中信号通过同一引脚环回通过存储器装置10。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者，或可能包含数据引脚以提供数据和/或选通。这通常意图用于监测在I/O接口16处由存储器装置10捕获的数据。

例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以界定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

在一些实施例中，存储器装置10可安置在主机装置中(物理上集成到主机装置中或以其它方式连接到主机装置)或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上型计算机、寻呼机、蜂窝电话、个人记事簿、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。所述主机装置可为某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统、医疗装置等。用以描述系统的这些各种实例的术语，如本文中所使用的许多其它术语，可共享一些指代物，且因此不应当借助于列出的其它项目而狭义地解释。

因此，主机装置通常可为基于处理器的装置，其可包含控制主机装置中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包含共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机装置的额外系统元件，使得主机处理器通过执行可存储在主机装置内或在主机装置外部的指令而控制主机装置的操作。

如上文所论述，数据可例如由主机装置写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR4和DDR5SDRAM)。在一些实施例中，主机装置还可以包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解，主机装置可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)，或任何其它合适的接口，以及用以准许用户将数据输入到主机装置中的一或多个输入装置，例如通过使用按钮、开关元件、键盘、光笔、触控笔、鼠标和/或语音辨识系统。主机装置还可任选地包含例如耦合到处理器的显示器等输出装置，以及用于与例如因特网等网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机装置的应用，主机装置可包含许多其它组件。

有了前述想法，命令解码器32可对命令进行解码并控制进出存储器存储体12的数据移动。在一些情况下，产生并参考DQ符号映射以对数据路径电路系统46的相应双向数据总线(DQ)进行编程。命令解码器32和/或存储器控制器可对DQ符号映射的配置进行编程以将不同DQ符号或DQ符号的不同部分分配到一或多个子字线(SWL)驱动器，如稍后将讨论。在一些情况下，数据路径电路系统46还包含耦合于I/O接口16与数据路径电路系统46的DQ之间的控制逻辑48。控制逻辑48可包含响应于控制信号操作的开关逻辑电路系统、控制电路系统等。控制信号可通过控制逻辑48的处理电路系统、命令解码器或其它合适的信号产生电路系统产生以对I/O接口16与存储器存储体12之间的一或多个即时路由改变进行编程，从而使用不同DQ符号映射。控制逻辑48可包含多路复用电路系统、经硬编程的路由(例如，导线)等以路由DQ符号映射，如图2到6的DQ符号映射。另外或替代地，数据路径电路系统46可包含控制逻辑48可基于存储器存储体12的特定实施而在其间切换(例如，DDR5对比DDR4)的多个数据路径。可响应于来自命令解码器32的对应于存储器存储体12中的一或多者的激活的控制信号而对数据路径电路系统46的数据路径进行编程。

当存取存储器存储体12的数据时，存储体控制块22的电路系统可误操作。由误操作产生的数据错误有时可通过ECC操作校正。然而，存储体控制块22的误操作可引起横跨多个DQ符号的数据错误，这可使得数据错误不可校正。举例来说，某些ECC操作可能够校正横跨同一DQ符号的数据错误，但不能校正横跨多个DQ符号的错误。因此，基于存储器存储体12的DQ符号配置写入数据以避免可最终成为数据错误的共同原因的存储体控制块22的共享电路系统可通过使得更多计算资源能够用于执行非ECC操作改进可靠性、正常运行时间和资源分配而改进存储器装置操作。在本文中描述实例DQ符号映射，其表示由控制逻辑48基于实例ECC操作遵循的规则采用的配置，以降低响应于存储器错误发生不可校正数据错误的可能性。

为了详细描述，图2为在用于与存储器存储体12和存储体控制块22的子字线(SWL)62和子字线驱动器(SWL驱动器)64相关联地说明的存储器存储体12的DDR5 x4 DQ符号映射的实施例中的数据线(DQ)(例如，DQ符号映射)的映射58。映射58用于说明性目的，但其它实施例可包含其它映射和/或每存储体不同数目的DQ符号。如所说明，存储器存储体12A可对应于列平面60A1到60E(列平面60A1、60A2、60A3、60A4、60B1、60B2、60B3、60B4、60C1、60C2、60C3、60C4、60D1、60D2、60D3、60D4、60E)。一些实施例可具有每存储器存储体12不同数目的列平面。针对相应列地址和偶数/奇数感测放大器，列平面60A1到60E可与DQ符号相关联。举例来说，列平面60A(60A1，60A2，60A3，60A4)对应于DQ3(符号M、N、O和P)，列平面60B(60B1，60B2，60B3，60B4)对应于DQ2(符号I、J、K和L)，列平面60C(60C1，60C2，60C3，60C4)对应于DQ1(符号E、F、G和H)，且列平面60D(60D1，60D2，60D3，60D4)对应于DQ0(符号A、B、C和D)。列平面60E对应于裸片上错误控制码(ECC)。DQ符号的每一群组可对应于两个或更多个数据字节，其对应于偶数和奇数感测放大器。可使用第一地址信号(CA2)、第二地址信号(CA3)和列选择地址信号C(n)(其在此实例中为C10)的逻辑状态的组合来寻址特定字节。

通过对在垂直于列平面60的方向上跨越存储器存储体12A延行的字线(WL)66进行解码写入数据或从存储器存储体12A读取数据。WL 66可被划分成可对应于SWL驱动器64的子字线(SWL)62。相应SWL驱动器64可控制进出相应列平面60的数据传输。举例来说，通过SWL驱动器64A激活SWL 62A以存取存储于列平面60A中的数据。当WL 66被全局激发时，可激活对应SWL驱动器64E、64B、64G、64I、64D以从列平面60中的一些并行地输出数据。当SWL驱动器64误操作时，对应列平面60中的每一者输出出现错误的数据。举例来说，如果SWL驱动器64D在经由WL 66激活时误操作，那么从列平面60D读取出的数据在符号A、B、C和D中将包含数据错误，但将保持可校正，因为错误横跨一个DQ且列选择地址信号C10的状态在符号A和B或C和D之间选择为输出，其中与列平面60E的ECC相关联的符号校正规则可定义为可校正的。

控制逻辑48可通过配置数据路径电路系统46以将不同DQ符号的数据路由到不同SWL驱动器64的列平面60中而隔离不同DQ符号的列平面60。因此，将对应于同一DQ的数据写入到同一SWL驱动器64的列平面60。此为基于数据布置的隔离的实例，因为DQ符号的彼此隔离是基于在将DQ数据写入到列平面60时遵循的数据布置来完成的。

甚至通过基于数据布置的隔离，一些SWL驱动器64可对应于不同DQ符号，例如SWL驱动器64C控制对应于DQ1的列平面60C1(例如，包含符号E、F、G和H)且控制对应于DQ0的列平面60D4(例如，包含符号C和D)。另一隔离操作-基于列选择的隔离可与基于数据布置的隔离一起使用以进一步防止发生不可校正数据错误。实际上，列选择解码信号(C10)可用于基于经解码的不同地址而寻址列平面60的子集(例如，C10＝1和C10＝0产生列平面60的不同子集)。对于x4存储器存储体12A，基于C10信号，来自列平面60A4、60A3、60B4、60B3、60C4、60C3、60D4和60D3的数据相较于列平面60A2、60A1、60B2、60B1、60C2、60C1、60D2和60D1可在不同时间输出数据。应注意，如果在一对不同相邻列平面之间使用信号的不同状态，则可以使用任何合适的列选择地址C(n)来创建此隔离。

控制逻辑48有时可控制具有行平面的存储器存储体12。举例来说，图3为在用于与存储器存储体12和存储体控制块22的SWL 62和SWL驱动器64相关联地说明的存储器存储体12的DDR4 x4 1K激活DQ符号映射的实施例中的DQ符号的映射78。映射78用于说明性目的，但其它实施例可包含其它映射和/或每存储体不同数目的DQ符号。如所说明，存储器存储体12可对应于不同群组中的行平面80A1到80E(行平面80A1、80A2、80B1、80B2、80C1、80C2、80D1、80D2、80E)，且在实际实施中可使用更多或更少的行平面。行平面80A1到80D2与不同DQ符号相关联。举例来说，行平面80A(80A1，80A2)对应于与符号G和H相关联的DQ3，行平面80B(80B1，80B2)对应于与符号E和F相关联的DQ1，行平面80C(80C1，80C2)对应于与符号C和D相关联的DQ2，且行平面80D(80D1，80D2)对应于与符号A和B相关联的DQ0。每一对DQ符号可对应于各自包含至少4位的两个或更多个数据字节。可跨越行平面80A1到80D2中的每一者共享全局行解码器82。SWL驱动器64可对应于不同WL 66(66A，66B)。

控制逻辑48可通过配置数据路径电路系统46以将不同DQ符号的数据路由到不同SWL驱动器64的行平面80中而隔离不同DQ符号的行平面80。因此，将对应于同一DQ的数据写入到同一SWL驱动器64的行平面80。此可为基于数据布置的隔离的另一实例。

甚至通过基于数据布置的隔离，一些SWL驱动器64可对应于不同DQ符号，例如WL66A的SWL驱动器64F对应于DQ1符号D和DQ2符号E两者。在无额外隔离的情况下，单一SWL驱动器64误操作可能会使其臂中的每一者上的行平面80失效。举例来说，如果SWL驱动器64F的两个臂误操作，那么从行平面80B2和80C1两者读取出的数据将包含数据错误，且这些数据错误可为不可校正的，因为错误横跨违反校正规则的两个DQ符号。上述情况适用于SWL驱动器64G、64H。

因此，基于行选择的隔离可与基于数据布置的隔离一起使用以进一步防止发生不可校正数据错误。存储器控制器可对用于共享SWL驱动器64的相邻DQ的行平面80进行时间存取以经由地址信号RA(n)，例如RA16在结构上隔离来自DQ符号的输出，以防止一个DQ符号中的一些存储器错误横跨到第二DQ符号，其中此横跨打破实例校正规则。使用两个隔离操作，如果SWL驱动器64E误操作，那么从行平面80D读取出的数据将包含可校正数据错误，因为错误横跨一个DQ且包含符号A和B。实际上，行选择解码信号(RA16)可基于经解码的不同地址寻址行平面80的子集(例如，RA16＝1和RA16＝0产生行平面80的不同子集)。对于x4存储器存储体12A，经由RA16的状态，可操作来自行平面80A1、80B1、80C1和80D1的数据以相较于行平面80A2、80B2、80C2和80D2在不同时间输出数据。这种行地址分割(例如，基于行地址符号状态的分割)可防止源于SWL驱动器64F误操作的不可校正错误，SWL驱动器64F误操作原本可使得符号D和符号E出现错误。符号D和符号E两者上的错误可在发生时保持可校正，因为符号D和符号E在不同时间存取，由此使得相关联错误基于不同RA16分区在不同时间发生。

有了前述想法，图4到6描述可应用于不同存储器阵列结构的隔离操作的额外组合。以下描述中的每一者可单独使用或与本文中所描述的其它系统和方法组合使用。

在一些情况下，存储器存储体12包含8个DQ符号，且因此控制逻辑48有时可控制对应于8个DQ符号的具有行平面80的存储器存储体12。举例来说，图4为在用于与SWL 62和SWL驱动器64相关联地说明的存储器存储体12的DDR4 x8 1K激活DQ符号映射的实施例中的DQ符号的映射100。为了易于参考，可在特定RA激活状态(例如，RA0＝0对比RA0＝1)下通过符号名称(例如，符号A到H)可互换地引用DQ。映射100用于说明性目的，但其它实施例可包含其它映射和/或每存储体不同数目的DQ符号。

如所说明，存储器存储体12可对应于行平面80A到80I(行平面80A、80B、80C、80D、80E、80F、80G、80H、80I)，且可在实际实施中使用不同数目个行平面80。行平面80A到80I与不同激活状态(例如，RA0＝0对比RA0＝1)下的不同DQ相关联。举例来说，在不同激活状态之间，行平面80A对应于DQ7符号H或DQ3符号D，行平面80B对应于DQ5符号G，行平面80C对应于DQ6符号F或DQ7符号H，行平面80D对应于DQ4符号E，行平面80E对应于DQ3符号D或DQ6符号F，行平面80F对应于DQ1符号C或DQ0符号A，行平面80G对应于DQ2符号B，且行平面80H对应于DQ0符号A或DQ1符号C。全局行解码器82跨越行平面80A到80H中的每一者共享。

映射100为存储体层级激活隔离和基于数据布置的隔离的实例。SWL驱动器64可对应于在不同时间使用在存储器存储体12的激活期间设置的地址信号RA0激活的不同WL 66(66A，66B)。应注意，尽管在此实例中使用地址信号RA0，但其它实施可使用不同行地址以识别哪一SWL驱动器(SWD)在哪些列平面中激活。当在激活状态下经由地址信号RA0＝0设置时，激活WL 66B(例如，SWL驱动器64B、64D、64F、64H)而不激活WL 66A(例如，SWL驱动器64A、64C、64E、64G、64I)，这使得能够在第一并联布置下读取符号(例如，符号H、G、F、E、D、C、B和A)。当在激活状态下经由地址信号RA0＝1设置时，不激活WL 66B而激活WL 66A，这使得能够在不同于第一并联布置的第二并联布置下读取符号(例如，符号D、G、H、E、F、A、B和C)。

控制逻辑48的开关逻辑电路系统可经由其由控制逻辑48、存储器控制器、命令解码器或其它合适的命令产生控制或输入电路系统设置的路由配置使用基于存储体层级的隔离和基于数据布置的隔离。在一些情况下，开关逻辑电路系统可包含用保险丝保护的可编程路由或永久性地修正路由的其它电路系统。响应于RA0的不同状态，开关逻辑电路系统根据第一并联布置(例如，RA0＝0)或第二并联布置(例如，RA0＝1)将写入数据重新路由到存储器存储体12C以便确保可使用校正规则来校正共享SWL驱动器64的不同DQ符号。以此方式，如果两个符号包含错误，那么所述错误只要属于某一对就可经校正。举例来说，如果两个符号中的数据损坏，那么校正算法可在失效数据属于符号(A和B)或(C和D)或(E和F)或(G和H)时校正所述数据。换句话说，驱动DQ0符号A和DQ1符号C两者的SWL驱动器64可输出不可校正错误，但驱动DQ0符号A和DQ2符号B两者的SWL驱动器64可输出可校正错误，如果SWL驱动器具有使得连接到所述SWL驱动器的一些或所有位损坏的缺陷。

作为实例，表1概括DQ符号与DQ0符号A的组合，其在存储器错误由共同原因的SWL驱动器64错误引起时可或可不产生不可校正错误。尽管参考DQ0符号A描述表1，但应理解，DQ中的每一者基于所应用的校正规则具有其自身的有效和无效SWL驱动器64配对。控制电路系统，如控制逻辑48可在设计或采用DQ符号映射时考虑有效和无效DQ配对。

表1

DQ0符号A	DQ1符号C	无效组合；不可校正错误。
			DQ0符号A	DQ2符号B	有效组合；可校正错误。
DQ0符号A	DQ3符号D	无效组合；不可校正错误。
			DQ0符号A	DQ4符号E	无效组合；不可校正错误。
DQ0符号A	DQ5符号G	无效组合；不可校正错误。
			DQ0符号A	DQ6符号F	无效组合；不可校正错误。
DQ0符号A	DQ7符号H	无效组合；不可校正错误。

开关逻辑电路系统可包含互连的多路复用器电路系统以耦合到SWL驱动器64或其它开关电路系统。来自存储器控制器的控制信号可将多路复用器电路系统或开关电路系统操作为不同输入/输出组合，由此响应于寻址RA0＝1或RA0＝0的命令而对开关逻辑电路系统的配置进行重编程。表2将此实例重编程显现为引起DQ符号在相对位置中与全局行解码器82的不同布置。开关逻辑电路系统可重路由DQ符号中的一或多者以遵守上文所描述的ECC校正规则。应注意，RA0＝1的DQ3符号D和DQ1符号C与RA0＝0的符号H和符号A在一边缘上且因此可不与另一DQ共享SWL驱动器64，因此可输出可校正数据错误，即使SWL驱动器64A和/或SWL驱动器64I误操作，且DQ4符号E和DQ5符号G不响应于RA0状态而重路由。

表2

在一些情况下，存储器存储体包含8个DQ符号和双侧全局行解码器82而不是图4中所示的单侧全局行解码器82。举例来说，图5为在用于与存储器存储体12和存储体控制块22的SWL 62和SWL驱动器64相关联地说明的存储器存储体12的DDR4 x8 1K激活DQ符号映射的实施例中的DQ符号的映射120。映射120用于说明性目的，但其它实施例可包含其它映射和/或每存储体不同数目的DQ符号。类似于图4，存储器存储体12可对应于行平面80A到80I(行平面80A、80B、80C、80D、80E、80F、80G、80H、80I)，其与不同激活状态下的不同DQ符号相关联。在位置上调整全局行解码器82的放置。行平面80I对应于DQ0符号A，且全局行解码器82可从两侧而不是从一侧驱动字线。开关逻辑电路系统和/或控制逻辑48用于调整图4中所示的布置以适应全局行解码器82的经调整放置。举例来说，在不同激活状态之间，行平面80A对应于DQ7符号H，行平面80B对应于DQ5符号G和DQ4符号E，行平面80C对应于DQ6符号F，行平面80D对应于DQ4符号E和DQ5符号G，行平面80F对应于DQ3符号D，行平面80G对应于DQ1符号C或DQ0符号A，行平面80H对应于DQ2符号B，且行平面80I对应于DQ0符号A或DQ1符号C。表3显现此重编程。开关逻辑电路系统和/或控制逻辑48可根据DQ符号映射120重路由DQ符号中的一些以执行基于存储体层级的隔离操作和基于数据布置的隔离，从而使得DDR4 x8 DQ存储器装置能够遵守用于ECC可校正性的规则。此处，当共享SWL驱动器有缺陷时，边缘DQ符号中的一些经重路由以改进可校正性的成效。DQ7符号H(行平面80A)和DQ3符号D(行平面80F)可针对每一激活状态保持原始布置。边缘上的DQ，如DQ7符号H或DQ3符号D可输出可校正数据错误，即使SWL驱动器64A和/或SWL驱动器64I由于边缘位置不与另一DQ符号配对而误操作。

表3

全局行解码器82的放置可用于将存储体的两个半部彼此隔离。以此方式，影响DQ5-7符号中的任一者的存储器错误经由全局行解码器82与DQ0-3符号隔离，且反之亦然。此布置还可降低不可校正存储器错误的可能性。

此外，在一些情况下，存储器存储体包含4个DQ符号而不是图5的8个DQ符号。举例来说，图6为在用于与存储器存储体12和存储体控制块22的SWL 62和SWL驱动器64相关联地说明的具有512B页面激活的存储器存储体12的DDR4 x4 512激活DQ符号映射的实施例中的DQ符号的映射130。映射130用于说明性目的，但其它实施例可包含其它映射和/或每存储体不同数目的DQ符号。类似于图4，存储器存储体12可对应于行平面80A到80I(行平面80A、80B、80C、80D、80E、80F、80G、80H、80I)，其与不同激活状态下的不同DQ符号和偶数/奇数感测放大器相关联。

RA16信号可在经由全局行解码器82等分的存储器存储体12的一侧与另一侧之间进行选择。全局行解码器82可从两侧而不是从一侧驱动与SWL驱动器64相关联的字线。

开关逻辑电路系统和/或控制逻辑48可调整图5中所示的行平面80A到80D的布置以适应较小数目的DQ符号。举例来说，在不同激活状态之间，行平面80A对应于DQ3符号H，行平面80B对应于DQ1符号G和DQ0符号E，行平面80C对应于DQ2符号F，行平面80D对应于DQ0符号E和DQ1符号G，行平面80F对应于DQ3符号D，行平面80G对应于DQ1符号C或DQ0符号A，行平面80H对应于DQ2符号B，且行平面80I对应于DQ0符号A或DQ1符号C。表4可显现此实例重编程。开关逻辑电路系统和/或控制逻辑48可根据DQ符号映射重路由DQ符号中的一些以执行基于存储体层级的隔离和基于数据布置的隔离操作，从而使得DDR4 x4 DQ存储器装置能够遵守ECC规范。此处，边缘行平面80D和80I中的一些经重路由以改进与ECC操作规则的总体遵从性。各自分配给DQ3符号H的行平面80A和行平面80F可针对每一激活状态保持原始布置。此外，各自分配给DQ2符号B的行平面80C和行平面80H可针对每一激活状态保持原始布置。

表4

图7为说明用于产生和采用图1的数据路径电路系统46中的数据路径(DQ)符号映射的方法的流程图140。尽管流程图140的某些操作在图7中以特定次序呈现，但应理解，额外或更少操作相较于在下文呈现的操作可以相同或不同操作次序使用。此外，尽管在本文中描述为由控制逻辑48执行，但应理解，其它电路系统可执行本文中所描述的操作中的一些或全部。实际上，执行存储于有形的计算机可读媒体中的指令，例如对应于设计应用或其它软件的指令的处理器可执行流程图140的操作。

在框142处，控制逻辑48可接收对应于存储器存储体12的存储器命令并可存取存储器存储体12的一或多个连接路径分配。存储器命令可指示控制逻辑48将数据写入到存储器存储体12中、从所述存储器存储体读取数据或刷新存储于所述存储器存储体中的数据，这涉及存储器存储体12的激活。连接路径分配可包含指示存储器阵列中数据符号的物理位置(例如，SWL驱动器64与数据符号之间的映射)且因此指示存储于特定数据符号中的数据位于何处的信息。信息可指示在存储器命令中存取地址，如映射到数据符号在存储器存储体12内的物理位置。实际上，存储器存储体12和存储体控制块22可与数据路径如何以物理方式将符号数据存储于存储器存储体12中的特定布置连接。此分配可基于用于系统的已知可校正性规则和指南而产生。这些连接路径分配可在第一次构建设计时经硬译码或在构建芯片之后确定可编程用于灵活映射的熔断器，且在一些系统中，两种方法可与存储器存储体12中的一或多者一起使用。处理系统，如控制逻辑48或另一合适的控制电路可在操作期间、在用户部署之后、在构建芯片之后等产生连接路径分配。符号映射遵循连接路径分配使得某些符号被分配给通过一或多次存储器存取维持的某些物理位置，其中所述位置可通过子字线驱动器、列选择、列平面、感测放大器条带等对数据进行分组。实际上，电路，如处理系统可产生连接路径分配的映射以帮助最大化数据隔离且提供在物理缺陷或数据错误的情况下具有相对较佳成功校正机会的数据分组，如上文大体上所描述，以避免产生非校正情况。

在框144处，控制逻辑48可基于在存储体激活时提供的行地址信息和连接路径分配而产生数据路径分配。数据路径分配可用于基于连接路径分配中指示的SWL驱动器64的物理位置而将接收到的数据分配到一或多个SWL驱动器64(和因此数据符号)。存储体激活可提供可用于识别哪些SWL驱动器64为有源的行地址RA(n)和RA0，且因此数据可分配给有源SWL驱动器64中的一或多者。此可为RA0的状态或其它行地址RA(n)中的一者的状态。此行地址信息特定地针对于每一有源存储体。其可识别使数据与哪一SWL驱动器64相关联。数据路径分配可遵循DQ符号映射，如通过图2到6所描述，以在根据DQ符号映射将数据存储于存储器装置10中时路由数据以避免非校正情况的创建。数据路径分配可包含经重路由原始数据路径分配，其基于非校正情况经重路由以避免创建或符合非校正情况。控制逻辑48可递增地改变数据路径分配以发现相对更遵从错误校正操作的分配。

在框146处，控制逻辑48可在将读取或写入命令发布到存储器存储体12时接收存储体特定的列地址信息。控制逻辑48可基于在框144处确定的数据路径分配和在激活存储器存储体12时提供的列地址CA(n)信息而产生一或多个控制信号。一或多个控制信号可由RA和CA地址产生，其中子集可对数据路径进行多路复用使得存储器存储体12中的物理数据位置可分配给数据路径中的可校正符号群组。

在框148处，控制逻辑48可将在框146处产生的一或多个控制信号传输到数据路径电路系统46以对数据路径分配进行编程。传输一或多个控制信号可使得数据路径电路系统46将双向数据路径(DQ符号)从第一SWL驱动器64重路由到第二SWL驱动器64。实际上，连接路径分配可能已经将DQ符号预先地分配到第一SWL驱动器64且控制逻辑48正通过传输一或多个控制信号而将DQ符号重新分配到第二SWL驱动器64的相对更遵从位置。举例来说，图6的DQ1符号C可从RA0＝0时数据平面的第一SWL驱动器64G重路由到RA0＝1时内部数据平面的第二SWL驱动器64J，以消除用于在尚未进行重路由时引起非校正情况(例如，符号B和符号C DQ上的存储器错误通过SWL驱动器64H驱动)的可能性。

图8到11为可包含于SWL驱动器64和/或符号上游的数据路由电路系统的电路图。每一电路图可包含数据路径100和可选择装置152，其中可选择装置152可通过接收到的地址信号(例如，CA10、RA16、RA0)接通以使数据从数据路径100的对应者传输到下游符号(如所标记)，例如在图8中，“符号P”或“符号N”从“符号H'”接收数据，“符号L”或“符号J”从“符号F'”接收数据等。因此，主机装置与存储器存储体12之间的每一交易涉及经由可选择装置152在符号之间传输数据。

图8为对应于图2符号映射的数据路由电路系统的电路图。举例来说，图8展示CA10可如何用于从阵列选择符号。在此之后，当校正码限制可仅校正符号(A'和B')或(C'和D')或(E'和F')或(G'和H')中发生的多符号错误时，到各种符号的所说明数据路由可输出数据，以此方式使得物理SWL驱动器和列选择缺陷更有可能为可修复的，其中'为撇号且指示符号的数据路径版本而不是符号的DQ版本。CA10＝0或CA10＝1用于选择符号子集或列平面60，以用于输出到数据路径100或从数据路径100加载数据。举例来说，CA10的状态用于在对应于图2中所示的列平面60A4和60A2的符号P与符号N之间双态切换从存储器存储体12到符号H'的数据路径100的通信。其它选择操作还适用于在不同列平面60之间双态切换符号A'到G'的数据路径，但为了描述清楚起见而跳过。

图9为对应于图3符号映射的数据路由电路系统的电路图。类似于图8，行地址信号RA16的状态用于选择符号子集或行平面80，以用于进行存取以改进潜在数据错误的可校正性。举例来说，当校正码限制可仅在故障发生在符号(A和B)或(C和D')中时校正多符号故障时，使用RA16从存储器存储体12选择待输出符号，以此方式使得物理SWL驱动器和列选择缺陷更有可能为可修复的，其中'指示符号的数据路径版本。举例来说，RA16的状态用于在对应于图3所示的行平面80A1和80A2的符号H和符号G之间双态切换从存储器存储体12到符号D'的数据路径100的通信。其它选择操作还适用于在不同行平面80之间双态切换符号A'到C'的数据路径，但为了描述清楚起见而跳过。

图10为对应于图4符号映射的数据路由电路系统的电路图。类似于图9，行地址信号RA0的状态用于选择符号子集或行平面80，以用于进行存取以改进潜在数据错误的可校正性。举例来说，当校正码限制可仅在错误发生在符号(A'和B')或(C'和D')或(E'和F')或(G'和H')中时校正多符号错误时，使用RA0从存储器存储体选择待输出符号，以此方式使得物理SWL驱动器缺陷更有可能为可修复的，其中'指示符号的数据路径版本。举例来说，RA0的状态可用于在对应于图4中所示的行平面80A的符号D与符号H之间双态切换从存储器存储体12到符号H'的数据路径100的通信。其它选择操作还适用于在不同行平面80之间双态切换符号A'、C'、D'和F'的数据路径，但为了描述清楚起见而跳过。数据路径符号G'、E'和B'可不响应于RA0的状态在符号之间切换。

图11为对应于图5符号映射的数据路由电路系统的电路图。类似于图10，行地址信号RA0的状态用于选择符号子集或行平面80，以用于进行存取以改进潜在数据错误的可校正性。举例来说，当校正码限制可仅在错误发生在符号(A'和B')或(C'和D')或(E'和F')或(G'和H')中时校正多符号错误时，使用RA0从阵列选择待输出符号，以此方式使得物理SWL驱动器缺陷更有可能为可修复的，其中'指示符号的数据路径版本。举例来说，RA0的状态可用于在对应于图5中所示的行平面80D的符号E与符号G之间双态切换从存储器存储体12到符号G'的数据路径100的通信。其它选择操作还适用于在不同行平面80之间双态切换符号A'、C'和E'的数据路径，但为了描述清楚起见而跳过。数据路径符号H'、F'、D'和B'可不响应于RA0的状态在符号之间切换。应注意，类似电路系统可与图6实施例一起使用以在存储器存储体12的不同部分之间选择性地路由数据。

因此，有了前述想法，这些系统和方法可在产生DQ符号映射时考虑到对校正的ECC操作限制以降低发生不可校正数据错误的可能性。下文为当操作开关逻辑电路系统和/或数据路径电路系统46以在存储器存储体12与I/O接口16之间路由数据时可由控制逻辑48或其它合适的控制电路系统考虑的实例ECC操作处理限制的非穷尽性讨论。

如上文所描述，一些错误校正操作可校正属于某些符号分组的数据错误。举例来说，如果两个符号输出具有数据错误的数据，那么对应于那两个符号的数据错误可在所述两个符号为(A和B)或(C和D)或(E和F)或(G和H)时经校正。举例来说，如果符号A和C与引起其数据的检索误操作的存储器缺陷相关联，那么校正算法无法校正所述数据。因此，共享SWL驱动器的符号应经分配使得当在一起分组为一对时，可实现更高可校正性。举例来说，将符号A和符号B分组为共享同一SWL驱动器64的一对的数据路径分配相较于将符号A和符号C、符号A和符号D、符号A和符号E等分组为共享同一SWL驱动器64的一对的数据路径分配可相对更可校正。

存在许多方式来创建可校正性规则。基于符号对的假想可校正性分配所述符号对(例如，当可校正时将符号分配为对，当不可校正时不将符号分配为对)为展示预先知晓共同可校正分组可用于组织数据的一个实例。实际上，预先知晓可校正性可使得能够以此方式进行数据路由分配，以免相对更共同阵列缺陷引起不可校正的错误组合。应注意，尽管在行平面方面进行描述，但隔离操作和组合可类似地使用列平面，如存储器存储体12A以及列平面60而应用于存储器存储体，且反之亦然。

此外，可存在控制逻辑48基于一或多个非校正情况的指示而执行处理操作以产生DQ符号映射的一些实施例。所述操作可包含接收原始DQ符号映射并执行第一遵从性分析以获得指示DQ符号映射内存在的非校正情况的数目的度量。如果存在的非校正情况的数目小于阈值，那么控制逻辑48可继续使用所述映射。然而，如果存在的非校正情况的数目大于或等于阈值，那么控制逻辑48可使用非校正情况的指示调整如何在DQ符号映射内分配行平面80和/或列平面60以避免或降低发生非校正情况的可能性。在调整DQ符号映射之后，控制逻辑48可重复评估所述改变以确定是否存在较少非校正情况和/或存在的非校正情况的数目是否小于阈值数目。

因此，本公开的技术效应包含用于降低发生不可校正数据错误而不会提高预期或实际错误率的可能性的系统和方法。这些系统和方法描述开关逻辑电路系统，其可以此方式在存储器与I/O接口之间路由数据以便在结构上彼此隔离DQ符号路径。实际上，DQ符号路径对可在ECC操作不能够校正数据错误时产生不可校正数据错误。某些情况可使得ECC操作不能够校正数据错误，诸如数据错误的数目或数据错误的放置。通过开关逻辑电路系统和/或控制电路系统考虑到在产生或采用DQ符号映射时的情况，可以其它方式产生不可校正数据错误的配对可经缓解和重路由以避免ECC操作不可校正的情况。因此，这些系统和方法可防止或降低发生某些不可校正错误组合而不会提高预期或实际错误率的可能性。

虽然本公开可出现各种修改和替代形式，但特定实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书界定的本公开的精神和范围内的所有修改、等效物和替代方案。

本文中呈现且要求保护的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书的末尾的任何权利要求项含有指定为“用于[执行][功能]的装置……”或“用于[执行][功能]的步骤……”的一或多个要素，那么希望将依照35U.S.C.112(f)解译此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求项，希望不会将依照35U.S.C.112(f)解译此类要素。

Claims (20)

1.一种装置，其包括：

存储器存储体，其包括多个平面；

存储体控制电路系统，其包括多个子字线驱动器，其中所述子字线驱动器中的每一者与所述多个平面的子集相关联；以及

数据路径电路系统，其包括多个双向数据路径，其中所述数据路径电路系统被配置成至少部分地基于所述多个双向数据路径中的每一双向数据路径至少部分地基于错误校正码ECC操作到所述多个子字线驱动器中的一或多个子字线驱动器的分配而将所述存储体控制电路系统耦合到输入/输出I/O接口电路系统。

2.根据权利要求1所述的装置，其中双向数据路径映射(DQ符号映射)包括所述分配。

3.根据权利要求1所述的装置，其中所述多个双向数据路径包括与第二双向数据路径逻辑相邻的第一双向数据路径，且其中所述多个子字线驱动器中的第一子字线驱动器被配置成在第一时间提供对所述第一双向数据路径的数据存取且交替地在第二时间提供对所述第二双向数据路径的数据存取。

4.根据权利要求3所述的装置，其中所述第一子字线驱动器被配置成响应于列选择地址信号在所述第一时间提供数据存取。

5.根据权利要求3所述的装置，其中所述第一子字线驱动器被配置成响应于不同行选择地址在所述第一时间且在所述第二时间提供数据存取。

6.根据权利要求1所述的装置，其中所述分配被配置成响应于存储体激活地址而在第一分配与第二分配之间改变。

7.根据权利要求6所述的装置，其中所述多个双向数据路径包括与第二双向数据路径相邻的第一双向数据路径，且其中所述第一分配被配置成响应于第一存储体激活地址而使得所述数据路径电路系统使所述第一双向数据路径和所述第二双向数据路径与所述多个子字线驱动器中的第一子字线驱动器相关联。

8.根据权利要求7所述的装置，其中所述第二分配被配置成响应于第二存储体激活地址而使得所述数据路径电路系统使所述第一双向数据路径和所述第二双向数据路径与所述多个子字线驱动器中的第二子字线驱动器相关联。

9.根据权利要求1所述的装置，其中所述多个平面包括多个行平面，其中所述分配被配置成使所述多个双向数据路径中的相应双向数据路径与所述多个行平面中的相应行平面相关联，且其中响应于存储体激活地址而选择所述分配。

10.根据权利要求9所述的装置，其中所述数据路径电路系统的控制电路系统被配置成经由多个多路复用器对所述分配进行编程。

11.一种方法，其包括：

接收与存储于存储器存储体中的错误校正码ECC相关联的非校正情况的指示，其中所述ECC被配置成校正输出数据的一或多个数据错误，且其中所述一或多个数据错误在符合所述非校正情况时不能够通过所述ECC校正；

至少部分地基于所述非校正情况的所述指示而产生数据路径分配；

基于所述数据路径分配而产生控制信号；以及

将所述控制信号传输到数据路径电路系统，其中所述数据路径电路系统被配置成响应于所述控制信号而使相应双向数据路径与至少两个相应子字线驱动器相关联。

12.根据权利要求11所述的方法，其中传输所述控制信号使得所述数据路径电路系统将双向数据路径从边缘数据平面的第一子字线驱动器重新路由到内部数据平面的第二子字线驱动器以避免引起所述非校正情况。

13.根据权利要求11所述的方法，其包括至少部分地基于所述非校正情况的所述指示且至少部分地通过调整原始数据路径分配以避免引起所述非校正情况而产生所述数据路径分配。

14.根据权利要求11所述的方法，其中所述非校正情况与以下相关联：对应于具有相邻逻辑布置的第一共享子字线驱动器的第一对双向数据路径、对应于具有跨越半字节边界的逻辑布置的第二共享子字线驱动器的第二对双向数据路径，或这两者。

15.一种装置，其包括：

存储体控制电路系统，其包括多个子字线驱动器，其中所述多个子字线驱动器中的每一者与存储器存储体相关联；和

多个双向数据路径，其被配置成至少部分地基于所述多个双向数据路径中的每一双向数据路径到所述多个子字线驱动器中的一或多个子字线驱动器的分配的指示而耦合于所述多个子字线驱动器与输入/输出I/O接口电路系统之间，其中所述分配被配置成至少部分地基于对所述存储器存储体的数据执行的错误校正操作而产生。

16.根据权利要求15所述的装置，其中所述分配被配置成至少部分地基于所述错误校正操作通过控制电路系统执行包括以下各项的操作而产生：

接收与存储于所述存储器存储体中的错误校正码ECC相关联的非校正情况的指示，其中所述ECC被配置成执行所述错误校正操作以校正输出数据的一或多个数据错误，且其中所述一或多个数据错误在符合所述非校正情况时不能够通过所述ECC校正；和

至少部分地基于所述非校正情况的所述指示而产生所述分配。

17.根据权利要求15所述的装置，其包括控制电路系统，所述控制电路系统被配置成：

基于所述分配而产生一或多个控制信号；和

将所述控制信号传输到对应于所述多个双向数据路径的开关逻辑电路系统，其中所述开关逻辑电路系统被配置成响应于所述控制信号而使相应双向数据路径与至少两个相应子字线驱动器相关联。

18.根据权利要求15所述的装置，其中所述分配的所述指示在存储体激活位具有逻辑高状态时包括第一分配，且其中所述分配的所述指示在所述存储体激活位具有逻辑低状态时包括第二分配。

19.根据权利要求18所述的装置，其中所述存储器存储体包括八个行平面，其中所述第一分配被配置成使八个行平面中的每一者与所述多个双向数据路径中的每一者相关联，且其中当所述多个双向数据路径包括四个双向数据路径且包括八个双向数据路径时，所述第一分配的一部分适用于这两者。

20.根据权利要求15所述的装置，其包括：

所述存储器存储体，其包括多个行平面；和

数据路径电路系统，其包括所述多个双向数据路径和多路复用电路系统，其中所述数据路径电路系统至少部分地通过至少部分地基于到所述多路复用电路系统的所述分配传输控制信号而在所述多个行平面与所述I/O接口电路系统之间传输数据。

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