KR20140131623A - 반도체 장치 - Google Patents

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류성수
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Abstract

본 기술은 반도체 장치를 포함한다. 본 기술에 포함된 반도체 장치는 로직 칩 및 상기 로직 칩 상에 스택된 메모리 칩을 포함하며, 상기 로직 칩은 상기 메모리 칩과 데이터를 교환하는 제1,제2 내부 입출력 회로부와, 상기 메모리 칩과 마주하는 일면과 대향하는 타면에 제1 메모리의 외부 인터페이스 표준 규격에 따라 형성된 제1 외부 입출력 패드들을 통해서 외부와 데이터를 교환하는 제1 외부 입출력 회로부와, 상기 타면에 제2 메모리의 외부 인터페이스 표준 규격에 따라 형성된 제2 외부 입출력 패드들을 통해 외부와 데이터를 교환하는 제2 외부 입출력 회로부를 포함한다. 상기 반도체 장치는 상기 메모리 칩의 종류에 따라서 제1 내부 입출력 회로부 및 제1 외부 입출력 회로부가 인에이블되는 제1 모드 및 상기 제1,제2 내부 입출력 회로부 및 제2 외부 입출력 회로부가 인에이블되는 제2 모드 중 어느 하나로 동작하도록 구성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 반도체 장치에 관한 것이다.
스마트 폰과 태블릿 등의 폭발적이 수요로 모바일 시장이 급속도로 커짐에 따라 메모리는 그 종류를 늘리면서 매우 빠른 속도로 진화하고 있으며, 그 일환으로 Wide I/O의 속도 버전인 Wide I/O2(이하, 'WIO2'라 함) 그래픽 및 고성능 컴퓨터를 위한 새로운 메모리인 HBM(High Bandwidth Memory)이 등장하게 되었다.
현재, WIO2와 HBM는 각기 다른 디자인으로 제작되고 있다. 구체적으로, WIO2는 단일 칩 상에 메모리 블록과 주변 회로 블록이 형성된 구조를 가지며 칩 사이즈가 매우 크다. 반면, HBM은 메모리 블록만을 구비하는 메모리 칩과 주변 회로 블록만을 구비하는 로직 칩이 스택된 형태를 갖는다. 따라서, WIO2용 칩, HBM용 메모리 칩, HBM용 로직 칩을 각각 별도로 설계해야 하며, 이에 따라 개발 시간 및 개발 비용이 많이 드는 문제점이 있다.
본 발명의 실시예들은 WIO2 및 HBM으로 호환 가능한 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 로직 칩 및 상기 로직 칩 상에 스택된 메모리 칩을 포함하며, 상기 로직 칩은 상기 메모리 칩과 신호를 교환하는 제1,제2 내부 입출력 회로부와, 상기 메모리 칩과 마주하는 일면과 대향하는 타면에 제1 메모리의 외부 인터페이스 규격에 따라 형성된 제1 외부 입출력 패드들을 통해서 외부와 신호를 교환하는 제1 외부 입출력 회로부와, 상기 타면에 제2 메모리의 외부 인터페이스 규격에 따라 형성된 제2 외부 입출력 패드들을 통해 외부와 신호를 교환하는 제2 외부 입출력 회로부를 포함하고, 상기 반도체 장치는 상기 제1 내부 입출력 회로부 및 상기 제1 외부 입출력 회로부가 인에이블되는 제1 모드 및 상기 제1,제2 내부 입출력 회로부 및 상기 제2 외부 입출력 회로부가 인에이블되는 제2 모드 중 어느 하나로 동작하도록 구성된다.
본 기술에 의하면, 메모리 종류에 따라서 사용되는 내부 인터페이스 및 외부 인터페이스를 변경하여 동일한 디자인의 반도체 장치를 2 종류의 메모리로 사용할 수 있다. 따라서, 서로 다른 종류의 메모리들에 대하여 별도의 칩 디자인이 필요치 않으므로 설계 부담이 감소 되어 개발 시간 및 개발 비용이 감소 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 도 1의 로직 칩의 활성면을 도시한 평면도이다.
도 3은 도 1의 로직 칩의 비활성면을 도시한 평면도이다.
도 4는 도 1의 로직 칩의 집적 회로를 나타낸 블록 다이어그램이다.
도 5는 도 1의 메모리 칩의 활성면을 도시한 평면도이다.
도 6은 도 5의 4개 파티션 각각에 배치된 집적 회로를 나타낸 블록 다이어그램이다.
도 7은 도 1의 반도체 장치를 WIO2으로 사용하는 경우를 도시한 도면이다.
도 8은 도 1의 반도체 장치를 HBM으로 사용하는 경우를 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(10)는 로직 칩(100) 및 로직 칩(100) 상에 스택된 메모리 칩(200)을 포함한다. 도시하지 않았지만, 스택된 로직 칩(100) 및 메모리 칩(200)은 외부 장치(미도시), 예컨데 패키지 기판상에 실장될 수 있다.
로직 칩(100)은 반도체 기판(101) 및 반도체 기판(101) 상에 형성된 회로층(102)을 포함할 수 있다. 회로층(102)은 트랜지스터, 커패시터 및 저항 등과 같은 소자로 이루어진 집적 회로(102A), 집적 회로(102A)와 연결된 배선(102B) 및 배선(102B)을 덮는 층간절연막(102C) 등을 포함할 수 있다.
도 1 및 도 2를 참조하면, 회로층(102)이 위치하는 로직 칩(100)의 활성면(103)에는 다수의 칩 패드들(110,120,130)이 형성될 수 있다. 칩 패드들(110,120,130)은 배선(102B)을 통하여 집적 회로(102A)와 전기적으로 연결될 수 있다.
칩 패드들(110,120,130)은 외부 인터페이스(external interface)를 담당하는 외부 입출력 패드들(110,120) 및 메모리 칩의 테스트를 담당하는 테스트 패드들(130)을 포함할 수 있다. 외부 인터페이스란, 반도체 장치(10)와 외부 장치 사이에서의 신호 입출력을 의미하는 것으로, 즉 로직 칩(100)과 외부 장치 사이에서의 신호 입출력을 의미한다.
본 발명에 따른 반도체 장치(10)는 제1 메모리에 대응하는 제1 모드 또는 제2 메모리에 대응되는 제2 모드로 동작될 수 있다. 본 실시예에서, 제1 메모리는 WIO2용 메모리이고 제2 메모리는 HBM용 메모리일 수 있다.
외부 입출력 패드들(110, 120)은 제1 메모리에 대응하는 제1 모드에서 외부 인터페이스를 담당하는 제1 외부 입출력 패드들(110) 및 제2 메모리에 대응하는 제2 모드에서 외부 인터페이스를 담당하는 제2 외부 입출력 패드들(120)을 포함한다.
국제반도체표준협의기구(Joint Electron Device Engineering Council, JEDEC)에서 책정된 표준 규격에 의하면 WIO2의 외부 인터페이스는 칩의 중앙 영역에 존재하고, HBM의 외부 인터페이스는 칩의 가장자리 영역에 존재한다.
이러한 WIO2 및 HBM의 외부 인터페이스 표준 규격에 따라서, 제1 외부 입출력 패드들(110)은 로직 칩(100) 활성면(103)의 중앙 영역에 배치될 수 있고, 제2 외부 입출력 패드들(120)은 로직 칩(100) 활성면(103)의 가장자리 영역에 배치될 수 있다. 그리고, 테스트 패드들(130)은 제2 외부 입출력 패드들(120)이 위치하는 일측 가장자리 영역과 대향하는 활성면(103)의 타측 가장자리 영역에 배치될 수 있다.
도 1 및 도 3을 참조하면, 로직 칩(100)은 내부 인터페이스(internal interface)를 담당하는 복수개의 관통 전극들(140,150)을 포함할 수 있다. 내부 인터페이스란, 반도체 장치(10) 내부 칩들 사이에서의 신호 입출력을 의미하는 것으로, 로직 칩(100)과 메모리 칩(200) 사이에서의 신호 입출력을 의미한다.
관통 전극들(140,150)은 기판(101)의 중앙 영역을 관통하며, 그 일단부는 배선(102B)을 통하여 집적 회로(102A)와 전기적으로 연결되고, 일단부와 대향하는 타단부는 로직 칩(100)의 비활성면(104)으로 노출된다. 광대역 입출력(Wide I/O) 버스를 구현하기 위하여, 관통 전극들(140,150)을 가령 100㎛ 이하의 미세 피치(fine pitch)로 형성하는 것이 바람직하다.
관통 전극들(140,150)은 제1 모드 및 제2 모드에서 내부 인터페이스를 담당하는 제1 관통 전극들(140)과, 제2 모드에서 내부 인터페이스를 담당하는 제2 관통 전극들(150)을 포함한다. 즉, WIO2에 대응하는 제1 모드에서는 제1 관통 전극들(140)이 내부 인터페이스를 담당하고, HBM에 대응하는 제2 모드에서는 제1 관통 전극들(140)뿐만 아니라 제2 관통 전극들(150)도 내부 인터페이스를 담당한다.
도 1을 다시 참조하면, 로직 칩(100)은 비활성면(104)으로 노출된 관통 전극들(140,150) 상에 형성된 마이크로 범프들(160)을 더 포함할 수 있다. 마이크로 범프들(160)은 Ni, Au, Cu 또는 이들의 합금을 포함할 수 있다.
메모리 칩(200)은 반도체 기판(201) 및 반도체 기판(201) 상에 형성된 회로층(202)을 포함할 수 있다. 회로층(202)은 집적 회로(202A), 집적회로(202A)와 연결된 배선(202B), 배선(202B)을 덮는 층간절연막(202C)을 포함할 수 있다.
회로층(202)이 위치하는 메모리 칩(200)의 활성면(203)에는 칩 패드들(210,220)이 형성되어 있다. 칩 패드들(210,220)은 활성면(203)의 중앙 영역에 배치되며, 배선(202B)을 통하여 집적 회로(202A)와 전기적으로 연결될 수 있다. 그리고, 칩 패드들(210,220) 상에는 마이크로 범프들(230)이 형성될 수 있다. 마이크로 범프들(230)은 반구 형상으로 형성될 수 있고, Ni, Au, Cu 또는 이들의 합금을 포함할 수 있다.
메모리 칩(200)은 마이크로 범프들(230)이 로직 칩(100)의 마이크로 범프(160)들과 연결되도록 로직 칩(100) 상에 스택될 수 있다. 이에 따라, 칩 패드들(210,220)은 마이크로 범프들(230,160)을 통해 로직 칩(100)의 관통 전극들(140,150)과 전기적으로 연결된다. 칩 패드들(210,220)은 로직 칩(100)의 제1 관통 전극들(140)과 전기적으로 연결된 제1 칩 패드들(210), 로직 칩(100)의 제2 관통 전극들(150)과 전기적으로 연결된 제2 칩 패드들(220)로 분류될 수 있다.
본 실시예에서는, 로직 칩(100)의 관통 전극들(140,150), 메모리 칩(200)의 칩 패드들(210,220), 로직 칩 및 메모리 칩(100,200)의 마이크로 범프들(160,210,220)이 각 칩의 중앙 영역에 형성되는 것으로 설명하고 있다. 이는 칩 사이즈에 상관없이 로직 칩(100)과 메모리 칩(200)이 전기적으로 연결될 수 있도록 하기 위함이다. 즉, 스택되는 칩들의 사이즈가 다를 경우에 칩들 사이의 물리적 접촉성을 감안하여 관통 전극들(140,150), 칩 패드들(210,220) 및 마이크로 범프들(160,210,220)을 칩의 중앙 영역에 배치시킨 것이다.
도 4는 로직 칩의 집적 회로를 나타낸 블록 다이어그램이다.
도 4를 참조하면, 로직 칩의 집적 회로(102A)는 복수의 기능 회로들(21,22,23,24,25,26)을 포함할 수 있다. 예를 들어, 기능 회로들(21,22,23,24,25,26)은 메모리 제어 회로부(21), 제1,제2 외부 입출력 회로부(22,23), 제1,제2 내부 입출력 회로부(24,25), 입출력 제어 회로부(26)를 포함할 수 있다.
메모리 제어 회로부(21)는 메모리 칩(200)의 동작에 필요한 데이터 신호(DATA) 및 메모리 제어 신호를 공급할 수 있다. 메모리 제어 신호는, 예를 들어 어드레스 신호(ADDR), 커멘드 신호(CMD), 클럭 신호(CLK)를 포함할 수 있다. 메모리 제어 회로부(21)는 데이터 회로(21A), 어드레스 회로(21B), 커멘드 회로(21C), 클럭 회로(21D)를 포함할 수 있다.
제1 외부 입출력 회로부(22)는 제1 외부 입출력 패드들(110)과 전기적으로 연결되며, 제1 외부 입출력 패드들(110)을 통해 외부 장치로부터 입력되는 데이터 신호(DATA)를 받아 메모리 제어 회로부(21)로 공급하거나, 메모리 제어 회로부(21)로부터 데이터 신호(DATA)를 받아 제1 외부 입출력 패드들(110)을 통해 외부 장치로 출력할 수 있다.
제2 외부 입출력 회로부(23)는 제2 외부 입출력 패드들(120)과 전기적으로 연결되며, 제2 외부 입출력 패드들(120)을 통해 외부 장치로부터 입력되는 데이터 신호(DATA)를 받아 메모리 제어 회로부(21)로 공급하거나, 메모리 제어 회로부(21)로부터 데이터 신호(DATA)를 받아 제2 외부 입출력 패드들(120)을 통해 외부 장치로 출력할 수 있다.
제1 외부 입출력 회로부(22)는 제1 메모리, 즉 WIO2에 대응하는 제1 모드에서 인에이블되고, 제2 외부 입출력 회로부(23)는 제2 메모리, 즉 HBM에 대응하는 제2 모드에서 인에이블될 수 있다.
제1 내부 입출력 회로부(24)는 제1 관통 전극들(140)과 전기적으로 연결되어, 제1 관통 전극들(140)을 통해 메모리 칩(200)으로부터 데이터 신호(DATA)를 입력받아 메모리 제어 회로부(21)에 공급하거나, 메모리 제어 회로부(21)로부터 데이터 신호(DATA) 및 메모리 제어 신호(ADDR,CMD,CLK)을 받아 제1 관통 전극들(140)을 통해 메모리 칩(200)으로 출력할 수 있다. 제1 내부 입출력 회로부(24)는 제1 모드 및 제2 모드에서 인에이블될 수 있다.
제2 내부 입출력 회로부(25)는 제2 관통 전극들(150)과 전기적으로 연결되어, 제2 관통 전극들(150)을 통해 메모리 칩(200)으로부터 데이터 신호(DATA)를 입력받아 메모리 제어 회로부(21)에 공급하거나, 메모리 제어 회로부(21)로부터 데이터 신호(DATA)를 받아 제2 관통 전극들(150)을 통해 메모리 칩(200)으로 출력할 수 있다. 제2 내부 입출력 회로부(25)는 제1 모드에서는 디스에이블되고, 제2 모드에서 인에이블될 수 있다. 따라서, HBM에 대응되는 제2 모드에서 WIO2에 대응되는 제1 모드에서보다 광대역의 데이터 신호 입출력이 가능하게 된다.
입출력 제어 회로부(26)는 메모리 종류에 대응하여 설정된 모드 신호(FID)에 응답하여 제1,제2 외부 입출력 회로부(22,23) 및 제1, 제2 내부 입출력 회로부(24,25)를 선택적으로 인에이블시킨다. 즉, 입출력 제어 회로부(26)는 모드 신호(FID)가 WIO2에 대응되는 신호인 경우에는 제1 외부 입출력 회로부(22) 및 제1 내부 입출력 회로부(24)를 인에이블시키고, 모드 신호(FID)가 HBM에 대응되는 신호인 경우에는 제2 외부 입출력 회로부(23) 및 제1,제2 내부 입출력 회로부(24,25)를 인에이블시킨다. 모드 신호(FID)는 메모리 칩(200)으로부터 제공될 수 있다. 메모리 칩(200)에서 제공되는 모드 신호(FID)는 제1 관통 전극들(140) 중 어느 하나 이상을 통하여 입출력 제어 회로부(26)로 전달될 수 있다.
도 5는 메모리 칩의 일 예를 도시한 평면도이고, 도 6은 도 5의 4개 파티션 각각에 배치된 집적 회로를 나타낸 블록 다이어그램이다.
도 5를 참조하면, 메모리 칩(200)은 활성면(203)의 중앙에 x축 방향을 따라서 배치된 칩 패드들(210,220)과 활성면(203)의 중앙에 y축 방향을 따라서 배치된 테스테 패드들(240)에 의해 서로 대칭적인 4개의 파티션으로 구성될 수 있다.
도 6을 참조하면, 각 파티션에 포함된 집적 회로는 모드 설정부, 메모리 셀 어레이(Cell Array), 메모리 셀 어레이(Cell Array)를 구동하기 위한 각종 회로 블록들을 포함할 수 있다.
모드 설정부에는 메모리 종류에 대응하는 모드 신호(FID)가 저장된다.
모드 설정부는 비트 정보를 저장하는 모드 레지스트 셋(Mode Resist Set)으로 구성될 수 있다. 이 경우, 메모리 종류에 따라서 모드 레지스트 셋(MRS)의 비트 정보를 변경하여 사용하고자 하는 메모리에 대응하는 모드 신호(FID)를 설정할 수 있다. 한편, 모드 설정부는 선택적으로 컷팅되는 복수의 설정 퓨즈들로 구성될 수도 있다. 이 경우, 메모리 종류에 따라서 설정 퓨즈들이 컷팅되는 조합을 변경하여 사용하고자 하는 메모리에 대응하는 모드 신호(FID)를 설정할 수 있다.
메모리 셀 어레이(Cell Array)는 복수의 메모리 셀들로 구성된다. 메모리 셀들은 2차원적으로 배치되어, 로우 영역 및 칼럼 영역으로 구분하여 선택할 수 있다.
로우 어드레스 디코더(X-decoder)는 외부로부터 입력되는 로우 어드레스 신호를 디코팅하고, 메모리 셀 어레어(Cell Array)의 로우 영역의 데이터 엑세스를 제어하는 복수의 로우 선택 신호를 선택적으로 활성화시킨다. 칼럼 어드레스 디코더(Y-decoder)는 외부로부터 입력되는 칼럼 어드레스 신호를 디코팅하고, 메모리 셀 어레어(Cell Array)의 칼럼 영역의 데이터 엑세스를 제어하는 복수의 칼럼 선택신호를 선택적으로 활성화시킨다. 이때, 로우 어드레스 디코더(X-decoder) 및 칼럼 어드레스 디코더(Y-decoder)는 모드 설정부로부터의 모드 신호(FID)에 따라서 동시에 활성화되는 칼럼 선택 신호 및 로우 선택 신호의 수를 조절한다.
디코더 제어부(dec. ctrl)는 모드 설정부로부터의 모드 신호(FID)에 따라서 활성화되는 칼럼 선택 신호 및 로우 선택 신호의 수가 조절될 수 있도록 로우 어드레스 디코더(X-decoder) 및 칼럼 어드레스 디코더(Y-decoder)를 제어한다.
데이터 입출력 드라이버(WDRV/IOSA)는 로우 선택 신호 및 칼럼 선택 신호에 의해 선택된 메모리 셀의 데이터를 증폭하여 칩 패드들(210,220)을 통해 로직 칩(100)으로 출력하거나, 칩 패드들(210,220)을 통해 로직 칩(100)으로부터 입력되는 입력 데이터를 메모리 셀에 제공한다. 이때, 데이터 입출력 드라이버(WDRV/IOSA)는 모드 설정부로부터의 모드 신호(FID)에 따라서 칩 패드들(210,220) 중 제1 칩 패드들(210)만을 데이터 입출력에 사용하거나, 제1,제2 칩 패드들(210,220)을 데이터 입출력에 사용하도록 조절한다.
입출력 제어부(Ctrl)는 모드 신호(FID)에 따라서 제1 칩 패드들(210) 또는 제1,제2 칩 패드들(210,220)을 사용하도록 데이터 입출력 드라이버(WDRV/IOSA)를 제어한다.
도 7은 본 발명에 따른 반도체 장치를 WIO2 반도체 장치로 사용하는 경우를 도시한 개념도이다.
도 7을 참조하면, 로직 칩(100) 상에 WIO2 메모리 칩(200)이 스택되고, WIO2의 외부 인터페이스 규격에 따라서 형성된 제1 외부 입출력 패드들(110) 상에 외부 접속 단자들(400) 부착된다. 외부 접속 단자(400)들은 솔더볼 또는 마이크로 범프를 포함할 수 있다. 로직 칩(100) 상에 WIO2 메모리 칩(200)이 스택된 후 외부 접속 단자들(400)이 부착되기 전에, 테스트 패드들(130)을 통해 메모리 칩(200)에 대한 프로브 테스트가 수행될 수 있다. 상기 스택된 로직 칩(100) 및 메모리 칩(200)은 외부 접속 단자들(400)을 매개로 외부 장치(미도시), 예컨데 패키지 기판상에 실장된다.
도 4 및 도 7을 참조하면, 로직 칩(100)의 입출력 제어 회로부(26)는 메모리 칩(200)으로부터 입력되는 모드 신호(FID)에 응답하여 제1 외부 입출력 회로부(22) 및 제1 내부 입출력 회로부(24)를 인에이블시킨다. 이때, 제2 외부 입출력 회로부(23) 및 제2 내부 입출력 회로부(25)는 디스에이블 상태로 유지된다.
따라서, 제1 외부 입출력 패드들(110)을 통해 외부 장치와 로직 칩(100) 사이에 데이터 신호 교환이 이루어지고, 로직 칩(100)의 제1 관통 전극들(140)과 메모리 칩(200)의 제1 칩 패드들(210)을 통하여 로직 칩(100)에서 메모리 칩(200)으로 데이터 신호 및 메모리 제어 신호가 전달되고 메모리 칩(200)에서 로직 칩(100)으로 데이터 신호가 전달되게 된다. 도 7에서 어둡게 표시한 부분은 반도체 장치가 WIO2로 사용되는 경우 신호 전달에 이용되는 구성들을 나타낸다.
도 8은 본 발명에 따른 반도체 장치를 HBM 반도체 장치로 사용하는 경우를 도시한 개념도이다
도 8을 참조하면, 로직 칩(100) 상에 HBM 메모리 칩(200)이 스택되고, HBM의 외부 인터페이스 규격에 따라서 형성된 제2 외부 입출력 패드들(120) 상에 외부 접속 단자들(400)이 부착된다. 외부 접속 단자(400)들은 솔더볼 또는 마이크로 범프를 포함할 수 있다. 로직 칩(100) 상에 HBM 메모리 칩(200)이 스택된 후 외부 접속 단자들(400)이 부착되기 전에, 테스트 패드들(130)을 통해 메모리 칩(200)에 대한 프로브 테스트가 수행될 수 있다.
상기 스택된 로직 칩(100) 및 메모리 칩(200)은 외부 접속 단자들(400)을 매개로 외부 장치(미도시), 예컨데 패키지 기판상에 실장된다. 이때, 외부 접속 단자들(400)이 로직 칩(100)의 일측 가장자리에만 형성됨으로 인하여 반도체 장치(10)가 기울어질 수 있으므로, 이를 방지할 목적으로 테스트 패드들(130) 상에 더미 패턴들(500)이 더 형성될 수 있다. 더미 패턴들(500)은 외부 접속 단자(400)들과 동일한 형태 및 동일한 재료로로 형성될 수 있다. 예컨데, 더미 패턴들(500)은 솔더볼 또는 마이크로 범프로 형성될 수 있다. 앞서 설명한 바와 같이, 더미 패턴들(500)은 반도체 장치(10)가 기울어지는 현상을 방지할 목적으로 형성한 것으로, 외부 장치와 전기적으로 연결되지 않으므로 절연볼 또는 절연 범프 등의 절연 물질로 형성될 수도 있다.
도 4 및 도 8을 참조하면, 로직 칩(100)의 입출력 제어 회로부(26)는 메모리 칩(200)으로부터 입력되는 모드 신호(FID)에 응답하여 제2 외부 입출력 회로부(23) 및 제1,제2 내부 입출력 회로부(24,25)를 인에이블시킨다. 이때, 제1 외부 입출력 회로부(22)는 디스에이블 상태로 유지된다.
따라서, 제2 외부 입출력 패드들(120)을 통해 외부 장치와 로직 칩(100) 사이에 데이터 신호 교환이 이루어지고, 로직 칩(100)의 제1,제2 관통 전극들(140, 150)과 메모리 칩(200)의 제1,제2 칩 패드들(210, 220)을 통하여 로직 칩(100)에서 메모리 칩(200)으로 데이터 신호 및 메모리 제어 신호가 전달되고 메모리 칩(200)에서 로직 칩(100)으로 데이터 신호가 전달되게 된다. 도 8에서 어둡게 표시한 부분은 반도체 장치가 HBM으로 사용되는 경우 신호 전달에 이용되는 구성들을 나타낸다.
한편, 전술한 실시예에서는 로직 칩(100) 상에 1개의 메모리 칩(200)이 스택된 경우를 도시 및 설명하고 있으나, 본 발명은 이에 한정되지 않으며 로직 칩(100) 상에 2개 이상의 메모리 칩들이 스택된 경우를 포함할 수도 있다. 이러한 반도체 장치의 일 예가 도 9에 도시되어 있다.
도 9를 참조하면, 로직 칩(100) 상에 2개의 메모리 칩들(200A,200B)이 스택되어 있다. 그리고, 스택된 메모리 칩들(200A, 200B)에 공통적으로 신호를 전달하기 위해서 하부에 스택된 메모리 칩(200A)에 관통 전극들(250)이 형성되어 있다. 스택된 메모리 칩들의 개수 및 관통 전극들(250)을 제외하면, 앞서 도 1 내지 도 6을 통해 설명된 실시예의 구성과 실질적으로 동일하므로, 동일한 구성들에 대한 중복된 설명은 생략하도록 한다.
상술한 반도체 장치는 다양한 전자 장치에 적용될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 구비한 전자 장치를 도시한 사시도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예에 따른 반도체 장치는 2종류의 메모리로 호환 가능하여 개발 시간 및 개발 비용을 줄일 수 있으므로, 전자 장치(1000)의 성능 및 가격 경쟁력 향상에 유리하다. 전자 장치는 도 10에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 11을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 로직 칩
200,300 :제1,제2 메모리 칩
110,120 :제1,제2 외부 입출력 패드들
22,23 : 제1,제2 내부 입출력 회로부
24,25 : 제1,제2 외부 입출력 회로부

Claims (10)

  1. 로직 칩 및 상기 로직 칩 상에 스택된 메모리 칩을 포함하며,
    상기 로직 칩은, 상기 메모리 칩과 신호를 교환하는 제1,제2 내부 입출력 회로부;
    상기 메모리 칩과 마주하는 일면과 대향하는 타면에 제1 메모리의 외부 인터페이스 규격에 따라 형성된 제1 외부 입출력 패드들을 통해서 외부와 신호를 교환하는 제1 외부 입출력 회로부;
    상기 타면에 제2 메모리의 외부 인터페이스 규격에 따라 형성된 제2 외부 입출력 패드들을 통해 외부와 신호를 교환하는 제2 외부 입출력 회로부를 포함하며,
    상기 제1 내부 입출력 회로부 및 상기 제1 외부 입출력 회로부가 인에이블되는 제1 모드 및 상기 제1,제2 내부 입출력 회로부 및 상기 제2 외부 입출력 회로부가 인에이블되는 제2 모드 중 어느 하나로 동작하도록 구성된 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 메모리는 WIO(Wide Input Output) 용도의 메모리이고, 제2 메모리는 HBM(High Bandwidth Memory) 용도의 메모리인 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 외부 입출력 패드들은 상기 타면의 중앙 영역에 배치되고, 상기 제2 외부 입출력 패드들은 상기 타면의 가장자리 영역에 배치된 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서, 상기 로직 칩은 상기 제1,제2 내부 입출력 회로부와 상기메모리 칩을 전기적으로 연결하는 관통 전극들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 제1 모드로 동작하는 경우에 상기 제1 외부 입출력 패드들 상에 부착되는 외부 접속 단자들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서, 상기 제2 모드로 동작하는 경우에 상기 제2 외부 입출력 패드들 상에 부착되는 외부 접속 단자들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서, 상기 메모리 칩은 적어도 2개 이상이 스택되고, 상기 스택된 메모리 칩들은 상기 로직 칩의 제1, 제2 내부 입출력 회로부와의 신호 교환을 위하여 관통 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 메모리 칩은
    메모리 종류에 대응되는 모드 신호가 저장되는 모드 설정부;
    다수의 메모리 셀들로 구성된 메모리 셀 어레이;
    로우 어드레스를 디코딩하여 상기 메모리 셀 어레이의 로우 영역의 데이터 엑세스를 제어하는 복수의 로우 선택 신호를 선택적으로 활성화시킴에 있어서, 상기 모드 신호에 따라서 동시에 활성화되는 로우 선택 신호의 수를 조절하는 로우 어드레스 디코더;
    칼럼 어드레스를 디코딩하여 상기 메모리 셀 어레이의 칼럼 영역의 데이터 엑세스를 제어하는 복수의 칼럼 선택 신호를 선택적으로 활성화시킴에 있어서, 상기 모드 신호에 따라서 동시에 활성화되는 칼럼 선택 신호의 수를 조절하는 칼럼 어드레스 디코더;
    상기 로직 칩의 제1 내부 입출력 회로부와 전기적으로 연결된 제1 칩 패드들;및
    상기 로직 칩의 제2 내부 입출력 회로부와 전기적으로 연결된 제2 칩 패드들;
    상기 활성화된 로우 선택 신호 및 칼럼 선택 신호에 의해 선택된 메모리 셀의 데이터를 증폭하여 상기 로직 칩으로 출력하거나 상기 로직 칩으로부터 입력되는 데이터를 상기 메모리 셀에 제공함에 있어서, 상기 모드 신호에 따라서 상기 제1 칩 패드들을 통해 상기 로직 칩과 데이터를 교환하거나 상기 제1,제2 칩 패드들을 통해 상기 로직 칩과 데이터를 교환하는 데이터 입출력 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서, 상기 모드 설정부는 메모리 종류에 따라서 선택적으로 컷팅되는 설정 퓨즈들로 구성된 것을 특징으로 하는 반도체 장치.
  10. 제8 항에 있어서, 상기 모드 설정부는 메모리 종류에 대응하는 비트 정보를 저장하는 모드 레지스트 셋으로 구성된 것을 특징으로 하는 반도체 장치.
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