CN104733039B - 双端口sram的时序控制电路 - Google Patents

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Abstract

本发明公开了一种双端口SRAM的时序控制电路，单元结构对应的两条位线节点和地之间分别串联有3个NMOS管。NMOS管的栅极分别连接对应的字线、脉冲信号和时间控制信号。各脉冲信号由对应时钟信号输入到第一脉冲产生器中分别形成。地址信号通过地址锁存器后输入到地址比较器中进行比较并输出地址比较结果到时间控制信号产生器中，脉冲信号进行与运算后输入到时间控制信号产生器中并输出时间控制信号；两个地址信号相同时地址比较结果为1；不同时，地址比较结果为0；两个脉冲信号的与结果为0时，时间控制信号为1；两个脉冲信号的与结果为1时，时间控制信号为地址比较结果的反相信号。本发明能降低SRAM操作功耗且不影响读可靠性。

Description

双端口SRAM的时序控制电路
技术领域
本发明涉及一种半导体集成电路制造，特别是涉及一种双端口静态随机存储器(SRAM)的时序控制电路。
背景技术
双端口SRAM能够通过两个端口分别对SRAM单元进行读写，每个端口都有对应的一套地址总线，数据总线和控制信号。两个端口可以同时对同一地址的SRAM单元进行读取，也能每个端口分别读取不同的SRAM单元，这两种情形的读电流大小是不一一样的，其中两个端口同时读取同一地址的SRAM单元时的读取电流最小。如图1所示，是现有双端口SRAM的读写示意图。位线BLA和字线WLA对应第一端口，位线BLB和字线WLB对应于第二端口。
当两个端口同时读取同一地址时，同一地址的MOS晶体管M102a和M102b都打开且两者的读电流分别为MOS晶体管M101的电流的一半，读电流公式为以下公式(1)。当一个地址只被一个端口读取时，同一地址的MOS晶体管M102a和M102b中只有一个打开且其读电流等于MOS晶体管M101的电流，读电流公式为以下公式(2)。
上述公式(1)和(2)中MOS晶体管M101工作于非饱和区，MOS晶体管M102a或102b工作于饱和区，Iread，dual和Vread，dual分别表示两个端口同时读取同一地址时的读电流和读电压，Iread，single和Vread，single分别表示只有一个端口读取同一地址时的读电流和读电压，Kpg表示MOS晶体管M102a或102b的电流公式的系数，VDD表示电源电压，Vtpg表示MOS晶体管M102a或102bM101的阈值电压，Kpd表示MOS晶体管M101的电流公式的系数，Vtpd表示MOS晶体管M101的阈值电压。
SRAM单元结构(cell)具有三种工作状态，分别为：选择状态(Select)、半选状态(Half Select)和静态(Static)，三种状态的功耗模型分别为：
Select:位线(Bit cell)对位线电容CBL放电，功耗可用如下公式(3)表示：
PSelct＝Iread·Twl·Vdd·f (3)；
公式(3)中Pselect表示选择状态SRAM单元结构功耗，Iread表示SRAM单元结构的读电流，Twl表示读操作时字线为高电平的时间，f表示频率。
Half Selct:一定时间内的放电通路，功耗可用如下公式(4)表示：
Phalf＝Ipre·Twl·Vdd·f (4)；
公式(4)中Phalf表示选择状态SRAM单元结构功耗，Ipre表示SRAM单元结构的预充电电流。
Static：功耗由漏电(Leakage)确定。
Twl由所需Bit line压差△VBL决定，可由如下公式(5)表示：
公式(5)中ΔVBL表示位线压差，即同一条位线在读取前后的电压差。
由公式(3)至(5)可知，通过降低Twl能够降低SRAM单元操作功耗，而通过提高位线的放电速度则能降低Twl，因此如何实现通过双端的操作地址变化动态调整Twl，最后实现SRAM单元操作功耗的降低成为本发明的研究课题。
发明内容
本发明所要解决的技术问题是提供一种双端口SRAM的时序控制电路，能降低SRAM操作功耗且不影响读可靠性。
为解决上述技术问题，本发明提供的双端口SRAM的时序控制电路包括：
各SRAM单元结构对应的所述第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管。
所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号。
第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入。
所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生。
所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号。
当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相同时，所述地址比较结果为0。
当所述第一脉冲信号和所述第二脉冲信号的与结果为0时，所述时间控制信号为1；当所述第一脉冲信号和所述第二脉冲信号的与结果为1时，所述时间控制信号为所述地址比较结果的反相信号。
进一步的改进是，所述第一时钟信号和所述第二时钟信号的频率不同，相位异步。
进一步的改进是，所述地址比较器包括多个异或门，多个或非门。
各所述异或门分别对所述第一地址信号和所述第二地址信号的各相同位进行异或运算并输出由各位异或运算值组成的地址异或信号。
各所述或非门分别对所述地址异或信号中的二位以上进行或非运算并输出相应或非运算结果。
对各所述或非门输出的或非运算结果进行与运算形成所述地址比较结果。
进一步的改进是，所述时间控制信号产生器包括由第一PMOS管和第七NMOS管组成的传输门，所述第一PMOS管和所述第七NMOS管的漏极都连接所述地址比较结果，所述第一PMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号，所述第七NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号。
所述第一PMOS管和所述第七NMOS管的源极连接在一起并通过一反相器后输出所述时间控制信号。
所述第一PMOS管和所述第七NMOS管的源极还通过第八NMOS管接地，所述第八NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号。
本发明通过在各SRAM单元结构对应的位线节点和地之间串联3各NMOS管，时间控制信号为高电平时能够加快对应位线的放电速度，在位线放电结束后通过将第一或第二脉冲信号的切换为下降沿能够实现Twl即读操作是字线为高电平的时间的降低，从而能降低SRAM操作功耗。
同时，本发明在两个端口同时对同一地址的SRAM单元结构进行异步读取时，时间控制信号并不一直保持高电平信号，所以能避免对位线放电速度也即Twl的过度调整，能够保证位线读取前后的压差保持大于一定值，从而避免了位线读取前后的压差过小带来的读操作可靠性问题，所以本发明对Twl的调整幅度能自适应到异步的双端时钟，并保证读操作可靠性。同时两个端口同时对同一地址的SRAM单元结构进行异步读取时，读取电流较一个端口单独读取一地址时的读取电流小，所以两个端口同时对同一地址读取时能保持较低的操作功耗。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有双端口SRAM的读写示意图；
图2是本发明实施例双端口SRAM的时序控制电路图；
图3A-图3F是本发明较佳实施例双端口SRAM的时序控制电路图；
图4是本发明较佳实施例时序信号仿真曲线；
图5A是本发明较佳实施电路和现有读写电路的位线电压差和时钟信号偏差的曲线对比；
图5B是图5A的时钟信号偏差的示意图。
具体实施方式
如图2所示，是本发明实施例双端口SRAM的时序控制电路图；本发明实施例双端口SRAM的时序控制电路包括：
第一端口和第二端口，通过所述第一端口和所述第二端口对SRAM单元结构进行双端口读写。
每一个所述SRAM单元结构都分别连接第一位线1a和第二位线1b、第一字线和第二字线，各所述第一位线1a和各所述第一字线都和所述第一端口连接，各所述第二位线1b和各所述第二字线都和所述第二端口连接。其中所述第一字线连接字信号MWLA，第二字线连接字信号MWLB，第一位线1a连接为位信号MBLA，第二位线1b连接位信号MBLB。
各所述SRAM单元结构对应的所述第一位线1a节点和地VSS之间串联有第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3，各所述SRAM单元结构对应的所述第二位线1b节点和地VSS之间串联有第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6。
所述第一NMOS管MN1的栅极连接第一字线、所述第四NMOS管MN4的栅极连接第二字线，所述第二NMOS管MN2的栅极连接第一脉冲信号MGTPA、所述第五NMOS管MN5的栅极连接第二脉冲信号MGTPB，所述第三NMOS管MN3的栅极和所述第五NMOS管MN5的栅极都连接时间控制信号TC。
第一时钟信号CLKA和第一地址信号AA从所述第一端口输入，第二时钟信号CLKB和第二地址信号AB从所述第二端口输入。
所述第一时钟信号CLKA和所述第二时钟信号CLKB输入到第一脉冲产生器2中分别形成所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB，通过多个所述SRAM单元对所述第一位线1a放电产生所述第一脉冲信号MGTPA的下降沿、通过多个所述SRAM单元对所述第二位线1b放电产生所述第二脉冲信号MGTPB的下降沿，所述第一脉冲信号MGTPA的上升沿在所述第一时钟信号CLKA的上升沿处产生，所述第二脉冲信号MGTPB的上升沿在所述第二时钟信号CLKB的上升沿处产生。时序图请参考图4。
所述第一地址信号AA和所述第二地址信号AB通过地址锁存器4分别形成信号AAOUT和ABOUT后输入到地址比较器5中进行比较，所述地址比较器5输出地址比较结果到时间控制信号产生器6中，所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB通过与门3进行与运算后输入到所述时间控制信号产生器6中，所述时间控制信号产生器6输出所述时间控制信号TC。
当所述第一地址信号AA和所述第二地址信号AB相同时，所述地址比较结果为1；当所述第一地址信号AA和所述第二地址信号AB不相同时，所述地址比较结果为0。
当所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB的与结果为0时，所述时间控制信号TC为1；当所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB的与结果为1时，所述时间控制信号TC为所述地址比较结果的反相信号。如图4所示，虚线框201所对应的位置处，所述第一地址信号AA和所述第二地址信号AB相同，所述地址比较结果为1，只有当所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB的与结果为1时，所述时间控制信号TC为0即所述地址比较结果的反相。其它情形下所述时间控制信号TC都为1，包括虚线框202所示位置处也为1。
本发明实施例中，所述第一时钟信号CLKA和所述第二时钟信号CLKB的频率不同，相位异步。
如图3A至图3F所示，是本发明较佳实施例双端口SRAM的时序控制电路图；本发明较佳实施例在图2所示的实施例的基础上做了具体改进：
如图3A所示，所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB通过MOS晶体管M1，M2，M3，M4，M5，M6，M7，M8组成的与门3后分别输出与信号MGTPAB和与非信号MGTPABN。
如图3B和3C所示，所述第一地址信号AA和所述第二地址信号AB分别包括11位。所述第一地址信号AA<0:10>通过地址锁存器4a后输出锁存信号AAOUT<0:10>；所述第二地址信号AB<0:10>通过地址锁存器4b后输出锁存信号ABOUT<0:10>；与信号MGTPAB和与非信号MGTPABN也分别输入到地址锁存器4a和4b中。
所述地址比较器5包括多个异或门7，多个或非门。如图3D所示，锁存信号AAOUT<0:10>和ABOUT<0:10>分别输入到异或门7中并对每一相同位分别进行异或处理后形成并输出地址异或信号XOROUT<0:10>。
各所述或非门分别对所述地址异或信号XOROUT中的二位以上进行或非运算并输出相应或非运算结果。如图3E所示，或非门8a对所述地址异或信号XOROUT的前4位进行处理形成信号A，或非门8b对所述地址异或信号XOROUT的后续4位进行处理形成信号B，或非门8c对所述地址异或信号XOROUT的最后3位进行处理形成信号C。
对各所述或非门输出的或非运算结果即信号A和B和C进行与运算形成所述地址比较结果。图3E中，所述与运算电路位于所述时间控制信号产生器6a中，图3E中的所述时间控制信号产生器6a是在图2中的所述时间控制信号产生器6的进一步的改进。
如图3F所示，本发明较佳实施例中所述时间控制信号产生器6b首先包括了与运算电路，图3F中的所述时间控制信号产生器6b是在图3E中的所述时间控制信号产生器6a的进一步的改进，与运算电路由MOS晶体管M9，M10，M11，M12，M13，M14，M15，M16组成。MOS晶体管M15和M16的漏极输出信号A，B，C的与运算结果即所述地址比较结果。
所述时间控制信号产生器6还包括由第一PMOS管M17和第七NMOS管M18组成的传输门，所述第一PMOS管M17和所述第七NMOS管M18的漏极都连接所述地址比较结果，所述第一PMOS管M17的栅极连接所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB的与信号的反相信号即信号MGTPABN，所述第七NMOS管M18的栅极连接所述第一脉冲信号MGTPA和所述第二脉冲信号MGTPB的与信号即信号MGTPAB。
所述第一PMOS管M17和所述第七NMOS管M18的源极连接在一起并通过一反相器后输出所述时间控制信号TC，本发明较佳实施例中，该反相器由MOS晶体管M20和M21组成。
所述第一PMOS管M17和所述第七NMOS管M18的源极还通过第八NMOS管M19接地VSS，所述第八NMOS管M19的栅极连接信号MGTPABN。
如图4所示，是本发明较佳实施例时序信号仿真曲线；地址信号AA和AB前一段时间的地址相同都为630，后一段时间地址信号AB切换为620。时钟信号CLKA和CLKB频率不同且相位异步。字信号MWLA和MWLB为脉冲信号且相位跟随根据脉冲信号MGTPA和MGTPB的相位变化。脉冲信号MGTPA和MGTPB分别在时钟信号CLKA和CLKB的上升沿形成脉冲信号的上升沿，脉冲信号MGTPA和MGTPB的下降沿由位线信号MBLA和MBLB的放电产生。时钟控制信号TC由脉冲信号MGTPA和MGTPB的与结果以及地址信号AA和AB结构确定，图4中在虚线框201处出来了一段低电平脉冲，其它位置都为高电平。位线信号MBLA和MBLB分别在字信号MWLA和MWLB，脉冲信号MGTPA和MGTPB和时钟控制信号TC的控制下进行放电。
当时钟控制信号TC为高电平时，位线信号MBLA和MBLB的放电速度快；当时钟控制信号TC为低电平时，位线信号MBLA和MBLB的放电速度慢；所以本发明实施例是通过设置时钟控制信号TC的高低电平来调节位线信号MBLA和MBLB的放电速度。
如图4中，虚线框201出的位线信号MBLA和MBLB的放电速度较虚线框202处的慢。对于虚线框202处，两端口所读取的地址不同，这时通过增加位线信号MBLA和MBLB的放电速度能够使得脉冲信号MGTPA和MGTPB的下将沿早点到来，脉冲信号MGTPA和MGTPB的下降沿到来后，就关闭了位线信号MBLA和MBLB的放电路径，也即位线节点和地之间的三个NMOS管路径不导通，这样也相当于缩短了字信号MWLA和MWLB为高电平时间即Twl，所以能降低降低SRAM操作功耗。
对于虚线框201处，两端口所读取的同一地址，在这种情形时本发明实施例会将部分时间的时钟控制信号TC设置为低电平，时钟控制信号TC为低电平能使对应位线放电支路的放电速度不做加大调整，使得脉冲信号MGTPA和MGTPB的下将沿来的晚点，Twl保持为足够大的值，能防止这种情形下Twl较小时位线读取前后压差过小而使读操作的可靠性降低，也即位线读取前后压差能保持大于一最小值。也即本发明处理时钟控制信号TC为低电平时，其它情形都处于省功耗模式。
图4中的信号sd为SRAM的单元结构操作是进入到灵敏放大器的信号,本领域技术人员都知道，灵敏放大器是通过对位线信号的读取实现对SRAM单元结构的存储信息的读取，为了以示区别，在图4中分别用sda表示位线信号MBLA进入到灵敏放大器的信号,用sdb表示位线信号MBLB进入到灵敏放大器的信号。另外，在图4中，也分别单独用标记指出了脉冲信号MGTPA和MGTPB对应的曲线，以及单独用标记指出了字信号MWLA和MWLB对应的曲线。
如图5A所示，是本发明较佳实施例电路和现有读写电路的位线电压差和时钟信号偏差的曲线对比。曲线203是现有读写电路的位线电压差随时钟信号偏差而变化的曲线；曲线204是本发明较佳实施例电路的位线电压差随时钟信号偏差而变化的曲线；可知，本发明实施例的位线电压差不仅变小了，而且不会低于最低值，所以本发明实施例即能实现功耗降低，又具有较好的可靠性。如图5B所示，时钟信号偏差Tshift为时钟信号CLKA和CLKB的相位偏差。所以本发明实施例电路不仅减小操作功耗，对Twl的调整幅度还能自适应到异步的双端时钟，所以能保证读操作可靠性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种双端口SRAM的时序控制电路，其特征在于：
各SRAM单元结构对应的第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管；
所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号；
第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入；
所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生；
所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号；
当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相同时，所述地址比较结果为0；
当所述第一脉冲信号和所述第二脉冲信号的与结果为0时，所述时间控制信号为1；当所述第一脉冲信号和所述第二脉冲信号的与结果为1时，所述时间控制信号为所述地址比较结果的反相信号。
2.如权利要求1所述双端口SRAM的时序控制电路，其特征在于：所述第一时钟信号和所述第二时钟信号的频率不同，相位异步。
3.如权利要求1所述双端口SRAM的时序控制电路，其特征在于：所述地址比较器包括多个异或门，多个或非门；
各所述异或门分别对所述第一地址信号和所述第二地址信号的各相同位进行异或运算并输出由各位异或运算值组成的地址异或信号；
各所述或非门分别对所述地址异或信号中的二位以上进行或非运算并输出相应或非运算结果；
对各所述或非门输出的或非运算结果进行与运算形成所述地址比较结果。
4.如权利要求1所述双端口SRAM的时序控制电路，其特征在于：所述时间控制信号产生器包括由第一PMOS管和第七NMOS管组成的传输门，所述第一PMOS管和所述第七NMOS管的漏极都连接所述地址比较结果，所述第一PMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号，所述第七NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号；
所述第一PMOS管和所述第七NMOS管的源极连接在一起并通过一反相器后输出所述时间控制信号；
所述第一PMOS管和所述第七NMOS管的源极还通过第八NMOS管接地，所述第八NMOS管的栅极连接所述第一脉冲信号和所述第二脉冲信号的与信号的反相信号。
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