JP2012195031A

JP2012195031A - 半導体記憶装置

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Publication number: JP2012195031A
Application number: JP2011058016A
Authority: JP
Inventors: Juichi Fukuda; 寿一福田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-16
Filing date: 2011-03-16
Publication date: 2012-10-11
Also published as: US20120236661A1; US8665636B2

Abstract

【課題】ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。
【解決手段】ＡポートのロウアドレスＡＲＡＤとＢポートのロウアドレスＢＲＡＤとが一致した場合、クロックＡＣＬＫ、ＢＣＬＫに基づいて生成されたクロックＸＣＬＫに基づいてＡポートのワード線電位ＡＷＬを制御することでＡポートのみからメモリセルＭＣにアクセスさせ、クロックＡＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＡポートとの間でデータをやり取りさせるとともに、クロックＢＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＢポートとの間でデータをやり取りさせる。
【選択図】図１

Description

本発明の実施形態は半導体記憶装置に関する。

デュアルポートＳＲＡＭでは、ＡポートおよびＢポートからメモリセルに独立にアクセスできる。このため、ＡポートとＢポートのロウアドレスが一致した場合、そのロウに属するメモリセルではワード線が両ポートとも開き、セル電流の低下やディスターブ特性の悪化を招いていた。

特開２０００−３１２９７号公報

本発明の一つの実施形態の目的は、ＡポートとＢポートのロウアドレスが互いに一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスすることが可能な半導体記憶装置を提供することである。

実施形態の半導体記憶装置によれば、メモリセルと、クロック生成部と、アドレスコンパレータと、ワード線制御部と、カラムセレクタとが設けられている。メモリセルは、ＡポートおよびＢポートから独立にアクセス可能である。クロック生成部は、前記Ａポートの第１のクロックと前記Ｂポートの第２のクロックから第３のクロックを生成する。アドレスコンパレータは、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスを比較する。ワード線制御部と、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが一致した場合、前記第３のクロックに基づいて前記Ａポートのワード線電位を制御することで前記Ａポートのみから前記メモリセルにアクセスさせる。カラムセレクタは、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが一致した場合、前記第１のクロックに基づいて前記Ａポートのビット線と前記Ａポートとの間でデータをやり取りさせるとともに、前記第２のクロックに基づいて前記Ａポートのビット線と前記Ｂポートとの間でデータをやり取りさせる。

図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図２は、図１のメモリセルの構成例を示す回路図である。図３は、図１のカラムセレクタの切り替え方法を示すブロック図である。図４は、ＡポートとＢポートのロウアドレスが異なる場合における図１の半導体記憶装置の各部の波形を示すタイミングチャートである。図５は、ＡポートとＢポートのロウアドレスが一致した場合における図１の半導体記憶装置の各部の波形を示すタイミングチャートである。図６は、図１のクロック生成部の概略構成を示すブロック図である。図７は、図６のクロック生成部の各部の波形を示すタイミングチャートである。図８は、図６のワンショットパルス発生部の概略構成を示すブロック図である。図９は、図８のワンショットパルス発生部の各部の波形を示すタイミングチャートである。

以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２、カラムセレクタ３、センスアンプ４Ａ、４Ｂ、ライトアンプ５Ａ、５Ｂ、プリデコーダ６、アドレスコンパレータ７、クロック生成部８、ワード線制御部９、タイミング制御部１０、カラム制御部１１およびカラムデコーダ１２が設けられている。

メモリセルアレイ１には、ＡポートおよびＢポートから独立にアクセス可能なメモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。

図２は、図１のメモリセルの構成例を示す回路図である。
図２において、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対のＡポート用伝送トランジスタＦＡ１、ＦＡ２、一対のＢポート用伝送トランジスタＦＢ１、ＦＢ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、Ａポート用伝送トランジスタＦＡ１、ＦＡ２およびＢポート用伝送トランジスタＦＢ１、ＦＢ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
そして、Ａポート用ワード線ＷＬＡは、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のゲートに接続され、Ｂポート用ワード線ＷＬＢは、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のゲートに接続されている。

また、Ａポート用ビット線ＢＬＡは、Ａポート用伝送トランジスタＦＡ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、Ａポート用ビット線ＢＬＢＡは、Ａポート用伝送トランジスタＦＡ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。

また、Ｂポート用ビット線ＢＬＢは、Ｂポート用伝送トランジスタＦＢ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、Ｂポート用ビット線ＢＬＢＢは、Ｂポート用伝送トランジスタＦＢ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。

そして、ＡポートからメモリセルＭＣにアクセスする場合、Ａポート用ワード線ＷＬＡおよびＡポート用ビット線ＢＬＡ、ＢＬＢＡを介して、Ａポート用伝送トランジスタＦＡ１、ＦＡ２を動作させることでメモリセルＭＣを選択することができ、Ｂポートからビットセルにアクセスする場合、Ｂポート用ワード線ＷＬＢおよびＢポート用ビット線ＢＬＢ、ＢＬＢＢを介して、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２を動作させることでメモリセルＭＣを選択することができる。

また、図１において、メモリセルアレイ１には、Ａポートからアクセスされる時にメモリセルＭＣのロウ選択を行うＡポート用ワード線ＷＬＡがロウごとに設けられるとともに、Ｂポートからアクセスされる時にメモリセルＭＣのロウ選択を行うＢポート用ワード線ＷＬＢがロウごとに設けられている。また、メモリセルアレイ１には、Ａポートからアクセスされる時にメモリセルＭＣのカラム選択を行うＡポート用ビット線ＢＬＡ、ＢＬＢＡがカラムごとに設けられるとともに、Ｂポートからアクセスされる時にメモリセルＭＣのカラム選択を行うＢポート用ビット線ＢＬＢ、ＢＬＢＢがカラムごとに設けられている。

ロウデコーダ２は、ＡポートのロウアドレスＡＲＡＤに基づいてメモリセルＭＣのロウ選択を行わせるＡポート用ワード線ＷＬＡを選択し、その選択されたＡポート用ワード線ＷＬＡを駆動したり、ＢポートのロウアドレスＢＲＡＤに基づいてメモリセルＭＣのロウ選択を行わせるＢポート用ワード線ＷＬＢを選択し、その選択されたＢポート用ワード線ＷＬＢを駆動したりすることができる。プリデコーダ６は、ロウデコーダ２の一部の機能を受け持つことができる。

カラムセレクタ３は、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに異なる場合、ＡポートのクロックＡＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＡポートとの間でデータをやり取りさせるとともに、ＢポートのクロックＢＣＬＫに基づいてＢポート用ビット線ＢＬＢ、ＢＬＢＢとＢポートとの間でデータをやり取りさせることができる。一方、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに一致した場合、クロックＡＣＬＫに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡとＡポートとの間でデータをやり取りさせるとともに、クロックＢＣＬＫに基づいてＢポート用ビット線ＢＬＡ、ＢＬＢＡとＢポートとの間でデータをやり取りさせることができる。なお、クロックＡＣＬＫ、ＢＣＬＫの周波数は互いに異なっていてもよいが、整数倍の関係になっていることが好ましい。例えば、クロックＡＣＬＫ、ＢＣＬＫの周波数に整数倍の関係を持たせるには、基準クロックを分周倍または逓倍させることでクロックＡＣＬＫ、ＢＣＬＫを生成することができる。

センスアンプ４Ａは、メモリセルＭＣからＡポート用ビット線ＢＬＡ、ＢＬＢＡに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検出することができる。センスアンプ４Ｂは、メモリセルＭＣからＢポート用ビット線ＢＬＢ、ＢＬＢＢに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検出することができる。

ライトアンプ５Ａは、メモリセルＭＣに書き込まれるデータＡＩに応じてＡポート用ビット線ＢＬＡ、ＢＬＢＡを駆動することができる。ライトアンプ５Ｂは、メモリセルＭＣに書き込まれるデータＢＩに応じてＢポート用ビット線ＢＬＢ、ＢＬＢＢを駆動することができる。

クロック生成部８は、クロックＡＣＬＫ、ＢＣＬＫに基づいてクロックＸＣＬＫを生成することができる。なお、クロックＸＣＬＫは、クロックＡＣＬＫ、ＢＣＬＫの立ち上がりエッジが反映されるように生成することができる。また、クロックＡＣＬＫ、ＢＣＬＫの立ち上がりエッジが近接している場合には、一方のクロックＡＣＬＫ、ＢＣＬＫの立ち上がりエッジを無視するようにしてもよい。

ワード線制御部９は、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに異なる場合、クロックＸＣＬＫに基づいてＡポートのワード線電位ＡＷＬおよびＢポートのワード線電位ＢＷＬを制御することでＡポートおよびＢポートからメモリセルＭＣにアクセスさせることができる。一方、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに一致する場合、クロックＸＣＬＫに基づいてＡポートのワード線電位ＡＷＬを制御することでＡポートのみからメモリセルＭＣにアクセスさせることができる。

アドレスコンパレータ７は、ロウアドレスＡＲＡＤ、ＢＲＡＤを互いに比較することができる。タイミング制御部１０は、クロックＡＣＬＫ、ＢＣＬＫに基づいてセンスアンプ４Ａ、４Ｂおよびライトアンプ５Ａ、５Ｂを動作させるタイミングを制御することができる。

カラムデコーダ１２は、ＡポートのカラムアドレスＡＣＡＤに基づいてメモリセルＭＣのカラム選択を行わせるＡポート用ビット線ＢＬＡ、ＢＬＢＡを選択させたり、ＢポートのカラムアドレスＢＣＡＤに基づいてメモリセルＭＣのカラム選択を行わせるＢポート用ビット線ＢＬＢ、ＢＬＢＢを選択させたりすることができる。

カラム制御部１１は、切替信号ＡＣＳＬ、ＢＣＳＬ、ＡＢＣＳＬに基づいてカラムセレクタ３を切り替えることができる。

図３は、図１のカラムセレクタの切り替え方法を示すブロック図である。
図３（ａ）において、カラム制御部１１は、ロウアドレスＡＲＡＤ、ＢＲＡＤがリード時に互いに異なる場合、クロックＡＣＬＫに同期した切替信号ＡＣＳＬに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡをセンスアンプ４Ａに接続させるとともに、クロックＢＣＬＫに同期した切替信号ＢＣＳＬに基づいてＢポート用ビット線ＢＬＢ、ＢＬＢＢをセンスアンプ４Ｂに接続させることができる。

また、図３（ｂ）において、カラム制御部１１は、ロウアドレスＡＲＡＤ、ＢＲＡＤがライト時に互いに異なる場合、クロックＡＣＬＫに同期した切替信号ＡＣＳＬに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡをライトアンプ５Ａに接続させるとともに、クロックＢＣＬＫに同期した切替信号ＢＣＳＬに基づいてＢポート用ビット線ＢＬＢ、ＢＬＢＢをライトアンプ５Ｂに接続させることができる。

また、図３（ｃ）において、カラム制御部１１は、ロウアドレスＡＲＡＤ、ＢＲＡＤがリード時に互いに一致した場合、クロックＡＣＬＫに同期した切替信号ＡＣＳＬに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡをセンスアンプ４Ａに接続させるとともに、クロックＢＣＬＫに同期した切替信号ＡＢＣＳＬに基づいてＢポート用ビット線ＢＬＡ、ＢＬＢＡをセンスアンプ４Ｂに接続させることができる。

また、図３（ｄ）において、カラム制御部１１は、ロウアドレスＡＲＡＤ、ＢＲＡＤがライト時に互いに一致した場合、クロックＡＣＬＫに同期した切替信号ＡＣＳＬに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡをライトアンプ５Ａに接続させるとともに、クロックＢＣＬＫに同期した切替信号ＡＢＣＳＬに基づいてＡポート用ビット線ＢＬＡ、ＢＬＢＡをライトアンプ５Ｂに接続させることができる。

図４は、ＡポートとＢポートのロウアドレスが異なる場合における図１の半導体記憶装置の各部の波形を示すタイミングチャートである。
図４において、ＡポートからメモリセルＭＣにアクセスされる場合、クロックＡＣＬＫがクロック生成部８、タイミング制御部１０およびカラム制御部１１に入力される。また、プリデコーダ６を介してロウデコーダ２にロウアドレスＡＲＡＤが入力されるとともに、カラムデコーダ１２にカラムアドレスＡＣＡＤが入力される。さらに、ロウアドレスＡＲＡＤはアドレスコンパレータ７にも入力される。

一方、ＢポートからメモリセルＭＣにアクセスされる場合、クロックＢＣＬＫがクロック生成部８、タイミング制御部１０およびカラム制御部１１に入力される。また、プリデコーダ６を介してロウデコーダ２にロウアドレスＢＲＡＤが入力されるとともに、カラムデコーダ１２にカラムアドレスＢＣＡＤが入力される。さらに、ロウアドレスＢＲＡＤはアドレスコンパレータ７にも入力される。

そして、クロック生成部８において、クロックＡＣＬＫ、ＢＣＬＫに基づいてクロックＸＣＬＫが生成され、ワード線制御部９に出力される。また、アドレスコンパレータ７において、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに比較され、その比較結果がワード線制御部９およびカラム制御部１１に出力される。

そして、ワード線制御部９において、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに異なる場合、クロックＸＣＬＫに基づいてＡＷＬクロックおよびＢＷＬクロックが生成される。そして、ロウアドレスＡＲＡＤで指定される選択ロウのワード線電位ＡＷＬがＡＷＬクロックに基づいて立ち上げられることで、図２の選択ロウのメモリセルＭＣのＡポート用伝送トランジスタＦＡ１、ＦＡ２がオンされる。また、ロウアドレスＢＲＡＤで指定される選択ロウのワード線電位ＷＬＢがＢＷＬクロックに基づいて立ち上げられることで、図２の選択ロウのメモリセルＭＣのＢポート用伝送トランジスタＦＢ１、ＦＢ２がオンされる。

また、カラム制御部１１において、クロックＡＣＬＫ、ＢＣＬＫにそれぞれ同期した切替信号ＡＣＳＬ、ＢＣＳＬが生成され、カラムセレクタ３に出力される。そして、カラムセレクタ３において、リード時には、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＣＳＬに基づいてセンスアンプ４Ａに接続されるとともに、カラムアドレスＢＣＡＤで指定される選択カラムのＢポート用ビット線ＢＬＢ、ＢＬＢＢが切替信号ＢＣＳＬに基づいてセンスアンプ４Ｂに接続される。

また、タイミング制御部１０において、リード時には、クロックＡＣＬＫ、ＢＣＬＫにそれぞれ同期したセンスアンプイネーブル信号ＡＳＡＥ、ＢＳＡＥが生成され、センスアンプ４Ａ、４Ｂにそれぞれ出力される。

そして、センスアンプ４Ａにおいて、Ａポート用ビット線ＢＬＡ、ＢＬＢＡを介して送られた信号が検出されることで、ロウアドレスＡＲＡＤおよびカラムアドレスＡＣＡＤで指定されるメモリセルＭＣに記憶されているデータ検出され、Ａポートの読み出しデータＡＯとして出力される。

また、センスアンプ４Ｂにおいて、Ｂポート用ビット線ＢＬＢ、ＢＬＢＢを介して送られた信号が検出されることで、ロウアドレスＢＲＡＤおよびカラムアドレスＢＣＡＤで指定されるメモリセルＭＣに記憶されているデータ検出され、Ｂポートの読み出しデータＢＯとして出力される。

一方、カラムセレクタ３において、ライト時には、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＣＳＬに基づいてライトアンプ５Ａに接続されるとともに、カラムアドレスＢＣＡＤで指定される選択カラムのＢポート用ビット線ＢＬＢ、ＢＬＢＢが切替信号ＢＣＳＬに基づいてライトアンプ５Ｂに接続される。

また、タイミング制御部１０において、ライト時には、クロックＡＣＬＫ、ＢＣＬＫにそれぞれ同期したライトアンプイネーブル信号ＡＷＡＥ、ＢＷＡＥが生成され、ライトアンプ５Ａ、５Ｂにそれぞれ出力される。

そして、ライトアンプ５Ａにおいて、書き込みデータＡＩに応じて選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが駆動されることで、ロウアドレスＡＲＡＤおよびカラムアドレスＡＣＡＤで指定されるメモリセルＭＣにＡポートの書き込みデータＡＩが記憶される。

また、ライトアンプ５Ｂにおいて、書き込みデータＢＩに応じて選択カラムのＢポート用ビット線ＢＬＢ、ＢＬＢＢが駆動されることで、ロウアドレスＢＲＡＤおよびカラムアドレスＢＣＡＤで指定されるメモリセルＭＣにＢポートの書き込みデータＢＩが記憶される。

図５は、ＡポートとＢポートのロウアドレスが一致した場合における図１の半導体記憶装置の各部の波形を示すタイミングチャートである。
図５において、ワード線制御部９では、ロウアドレスＡＲＡＤ、ＢＲＡＤが互いに一致する場合、クロックＸＣＬＫに基づいてＡＷＬクロックのみが生成される。そして、ロウアドレスＡＲＡＤで指定される選択ロウのワード線電位ＡＷＬがＡＷＬクロックに基づいて立ち上げられることで、図２の選択ロウのメモリセルＭＣのＡポート用伝送トランジスタＦＡ１、ＦＡ２がオンされる。

また、カラム制御部１１において、クロックＡＣＬＫ、ＢＣＬＫにそれぞれ同期した切替信号ＡＣＳＬ、ＡＢＣＳＬが生成され、カラムセレクタ３に出力される。そして、カラムセレクタ３において、リード時には、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＣＳＬに基づいてセンスアンプ４Ａに接続されるとともに、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＢＣＳＬに基づいてセンスアンプ４Ｂに接続される。

また、センスアンプ４Ｂにおいて、Ｂポート用ビット線ＢＬＢ、ＢＬＢＢを介して送られた信号が検出されることで、ロウアドレスＡＲＡＤおよびカラムアドレスＢＣＡＤで指定されるメモリセルＭＣに記憶されているデータ検出され、Ｂポートの読み出しデータＢＯとして出力される。

一方、カラムセレクタ３において、ライト時には、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＣＳＬに基づいてライトアンプ５Ａに接続されるとともに、カラムアドレスＡＣＡＤで指定される選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが切替信号ＡＢＣＳＬに基づいてライトアンプ５Ｂに接続される。

また、ライトアンプ５Ｂにおいて、書き込みデータＢＩに応じて選択カラムのＡポート用ビット線ＢＬＡ、ＢＬＢＡが駆動されることで、ロウアドレスＡＲＡＤおよびカラムアドレスＢＣＡＤで指定されるメモリセルＭＣにＢポートの書き込みデータＢＩが記憶される。

これにより、ＡポートとＢポートのロウアドレスＡＲＡＤ、ＢＲＡＤが互いに一致した場合においても、そのロウに属するメモリセルＭＣのワード線ＷＬＡ、ＷＬＢが両ポートとも開くのを防止することができる。このため、ＡポートおよびＢポートからメモリセルＭＣに独立にアクセスできる場合においても、セル電流の低下やディスターブ特性の悪化を防止することができ、動作速度の低下や不良率の増加を抑制することができきる。

図６は、図１のクロック生成部の概略構成を示すブロック図である。
図６において、図１のクロック生成部８には、ワンショットパルス発生部２１、２２、ＯＲ回路２３、遅延素子２４およびラッチ回路２５が設けられている。そして、ワンショットパルス発生部２１の出力端子はＯＲ回路２３の一方の入力端子に接続され、ワンショットパルス発生部２２の出力端子はＯＲ回路２３の他方の入力端子に接続されている。ＯＲ回路２３の出力端子は、ラッチ回路２５のセット端子Ｓに接続されるとともに、遅延素子２４を介してラッチ回路２５のリセット端子Ｒに接続されている。

図７は、図６のクロック生成部の各部の波形を示すタイミングチャートである。
図７において、ワンショットパルス発生部２１では、クロックＡＣＬＫの立ち上がりエッジに同期してパルス信号ＡＳが生成され、ＯＲ回路２３の一方の入力端子に出力される。また、ワンショットパルス発生部２２では、クロックＢＣＬＫの立ち上がりエッジに同期してパルス信号ＢＳが生成され、ＯＲ回路２３の他方の入力端子に出力される。そして、ＯＲ回路２３において、パルス信号ＡＳ、ＢＳの論理和がとられることでセット信号ＳＥＴが生成され、ラッチ回路２５のセット端子Ｓに出力される。また、セット信号ＳＥＴが遅延素子２４にて遅延されることでリセット信号ＲＳＴが生成され、ラッチ回路２５のリセット端子Ｒに出力される。そして、ラッチ回路２５の出力Ｑが、セット信号ＳＥＴの立ち上がりエッジに同期して立ち上がり、リセット信号ＲＳＴの立ち上がりエッジに同期して立ち下がることで、クロックＸＣＬＫが生成される。

これにより、クロックＡＣＬＫ、ＢＣＬＫの立ち上がりエッジが反映されたクロックＸＣＬＫを生成させることができ、ＡポートおよびＢポートのいずれに対しても１個のクロックＸＣＬＫでメモリセルＭＣにアクセスさせることができる。

なお、クロックＸＣＬＫのパルス幅は遅延素子２４の遅延時間に対応させることができる。この遅延素子２４の遅延時間は、クロックＡＣＬＫ、ＢＣＬＫの短い方の周期より短くすることが好ましい。

図８は、図６のワンショットパルス発生部の概略構成を示すブロック図である。
図８において、図６のワンショットパルス発生部２１、２２には、遅延素子３１、インバータ３２およびＡＮＤ回路３３が設けられている。そして、ＡＮＤ回路３３の一方の入力端子には、クロック信号ＣＬＫが入力されるとともに、ＡＮＤ回路３３の他方の入力端子には、遅延素子３１およびインバータ３２を順次介してクロック信号ＣＬＫが入力される。

図９は、図８のワンショットパルス発生部の各部の波形を示すタイミングチャートである。
図９において、クロック信号ＣＬＫは遅延素子３１にて遅延時間ＤＴだけ遅延された後、インバータ３２にて反転され、ＡＮＤ回路３３の他方の入力端子に入力される。そして、ＡＮＤ回路３３において、クロック信号ＣＬＫとインバータ３２の出力Ａとの論理積がとられることでパルス信号ＰＬＳが生成される。なお、パルス信号ＰＬＳのパルス幅は遅延素子３１の遅延時間ＤＴに対応させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリセルアレイ、２ロウデコーダ、３カラムセレクタ、４Ａ、４Ｂセンスアンプ、５Ａ、５Ｂライトアンプ、６プリデコーダ、７アドレスコンパレータ、８クロック生成部、９ワード線制御部、１０タイミング制御部、１１カラム制御部、１２カラムデコーダ、ＭＣメモリセル、ＦＡ１、ＦＡ２Ａポート用伝送トランジスタ、ＦＢ１、ＦＢ２Ｂポート用伝送トランジスタ、Ｄ１、Ｄ２駆動トランジスタ、Ｌ１、Ｌ２負荷トランジスタ、ＷＬＡＡポート用ワード線、ＷＬＢＢポート用ワード線、ＢＬＡ、ＢＬＢＡＡポート用ビット線、ＢＬＢ、ＢＬＢＢＢポート用ビット線、２１、２２ワンショットパルス発生部、２３ＯＲ回路、２４、３１遅延素子、２５ラッチ回路、３２インバータ、３３ＡＮＤ回路

Claims

ＡポートおよびＢポートから独立にアクセス可能なメモリセルと、
前記Ａポートの第１のクロックと前記Ｂポートの第２のクロックから第３のクロックを生成するクロック生成部と、
前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスを比較するアドレスコンパレータと、
前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが一致した場合、前記第３のクロックに基づいて前記Ａポートのワード線電位を制御することで前記Ａポートのみから前記メモリセルにアクセスさせるワード線制御部と、
前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが一致した場合、前記第１のクロックに基づいて前記Ａポートのビット線と前記Ａポートとの間でデータをやり取りさせるとともに、前記第２のクロックに基づいて前記Ａポートのビット線と前記Ｂポートとの間でデータをやり取りさせるカラムセレクタとを備えることを特徴とする半導体記憶装置。
前記ワード線制御部は、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが異なる場合、前記第３のクロックに基づいて前記Ａポートのワード線電位を制御することで前記Ａポートから前記メモリセルにアクセスさせるとともに、前記第３のクロックに基づいて前記Ｂポートのワード線電位を制御することで前記Ｂポートから前記メモリセルにアクセスさせることを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルからＡポートのビット線に読み出された信号に基づいて、前記メモリセルに記憶されているデータを検出するＡポートセンスアンプと、
前記メモリセルからＢポートのビット線に読み出された信号に基づいて、前記メモリセルに記憶されているデータを検出するＢポートセンスアンプと、
前記メモリセルに書き込まれるデータに応じて前記Ａポートのビット線を駆動するＡポートライトアンプと、
前記メモリセルに書き込まれるデータに応じて前記Ｂポートのビット線を駆動するＢポートライトアンプとを備え、
前記カラムセレクタは、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが一致した場合、前記Ａポートのビット線を前記Ａポートセンスアンプ、前記Ａポートライトアンプ、前記Ｂポートセンスアンプおよび前記Ｂポートライトアンプに接続することを特徴とする請求項１または２に記載の半導体記憶装置。
前記カラムセレクタは、前記Ａポートのロウアドレスと前記Ｂポートのロウアドレスとが異なる場合、前記Ａポートのビット線を前記Ａポートセンスアンプおよび前記Ａポートライトアンプに接続するとともに、前記Ｂポートのビット線を前記Ｂポートセンスアンプおよび前記Ｂポートライトアンプに接続することを特徴とする請求項３に記載の半導体記憶装置。
第１の駆動トランジスタと、
第２の駆動トランジスタと、
前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートが接続された第１のＡポート伝送トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートが接続された第１のＢポート伝送トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第２のＡポート伝送トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第２のＢポート伝送トランジスタとを備えることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。