KR20070051930A - 메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 - Google Patents
메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 Download PDFInfo
- Publication number
- KR20070051930A KR20070051930A KR1020077007360A KR20077007360A KR20070051930A KR 20070051930 A KR20070051930 A KR 20070051930A KR 1020077007360 A KR1020077007360 A KR 1020077007360A KR 20077007360 A KR20077007360 A KR 20077007360A KR 20070051930 A KR20070051930 A KR 20070051930A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- memory
- burst
- addressable
- error correction
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 144
- 238000012937 correction Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000012546 transfer Methods 0.000 claims description 20
- 230000000873 masking effect Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 5
- 230000011664 signaling Effects 0.000 claims description 5
- 230000002123 temporal effect Effects 0.000 claims description 3
- 238000012163 sequencing technique Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 11
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 10
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000009172 bursting Effects 0.000 description 3
- 101000596298 Homo sapiens Modulator of macroautophagy TMEM150B Proteins 0.000 description 2
- 102100035252 Modulator of macroautophagy TMEM150B Human genes 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000002902 bimodal effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102100040489 DNA damage-regulated autophagy modulator protein 2 Human genes 0.000 description 1
- 208000032767 Device breakage Diseases 0.000 description 1
- 101000968012 Homo sapiens DNA damage-regulated autophagy modulator protein 2 Proteins 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Detection And Correction Of Errors (AREA)
- Memory System (AREA)
Abstract
Description
Claims (30)
- 메모리 디바이스로서,메모리 셀의 다수의 어드레스지정가능 세그먼트에 데이터를 저장하도록 배열된 메모리 셀 어레이 - 상기 어드레스지정가능 세그먼트 각각은 상기 관련된 어드레스지정가능 세그먼트가 판독될 때 메모리 셀 어레이로부터, 적어도 하나의 버스트 판독 모드에서, 판독되는 적어도 하나의 부가 메모리 셀과 관계가 있음 -, 및제1 버스트 판독 모드에서 메모리 셀의 어드레스지정가능 세그먼트 중 처음의 세그먼트로부터 판독된 출력 데이터의 버스트 시퀀싱(sequencing)을 제어하기 위한 버스트 컨트롤러 - 상기 제1 버스트 판독 모드는 복수의 제1 데이터 싸이클을 통해 제1 세그먼트로부터 데이터를 출력하는 것을 포함하고, 여기에서, 복수의 제1 데이터 싸이클 중 적어도 한 사이클 동안, 제1 세그먼트와 관계된 적어도 하나의 부가 메모리 셀로부터 데이터가 출력됨 -를 포함하는 메모리 디바이스.
- 제1항에 있어서,상기 버스트 컨트롤러는 적어도 제1 버스트 판독 모드와 제2 버스트 판독 모드 사이에서 구성가능하고, 상기 제2 버스트 판독 모드는 복수의 제1 데이터 싸이클보다 더 짧은 복수의 제2 데이터 싸이클에 걸쳐 상기 제1 세그먼트로부터 데이터 를 출력하는 것을 포함하고, 적어도 하나의 부가 메모리 셀로부터의 데이터는 복수의 제2 데이터 싸이클 동안에는 출력되지 않는 메모리 디바이스.
- 제1항에 있어서,상기 메모리 셀 어레이에 접속된 기록 회로를 더 포함하고, 상기 버스트 컨트롤러는 제1 버스트 기록 모드에서 메모리 디바이스에 의해 수신된 입력 데이터의 분배를 더 제어하며, 상기 제1 버스트 기록 모드는 메모리 디바이스가 복수의 제3 데이터 싸이클에 걸쳐 데이터를 수신하고 버스트 컨트롤러가 메모리 셀의 어드레스지정가능 세그먼트 중 제2 세그먼트 내의 어드레스지정가능 위치에 수신된 데이터 부분 및 제2 세그먼트와 관계된 적어도 하나의 부가 메모리 셀에 수신된 데이터 부분을 기록하도록 기록 회로에 신호하는 것을 포함하는 메모리 디바이스.
- 제3항에 있어서,상기 버스트 컨트롤러는 제2 버스트 기록 모드에서 메모리 디바이스에 의해 수신된 입력 데이터의 분배를 더 제어하고, 상기 제2 버스트 기록 모드는 메모리 디바이스가 복수의 제3 데이터 싸이클보다 더 짧은 복수의 제4 데이터 싸이클에 걸쳐 데이터를 수신하고 버스트 컨트롤러가 제2 세그먼트와 관계된 적어도 하나의 부가 메모리 셀에는 수신된 데이터 어느 것도 기록하지 않으면서 메모리 셀의 제2 세 그먼트 내의 어드레스지정가능한 위치에 수신된 데이터를 기록하도록 기록 회로에 신호하는 것을 포함하는 메모리 디바이스.
- 제3항에 있어서,외부 마스크 신호에 기초하여 동작가능한 기록 마스킹 회로를 더 포함하고, 제1 버스트 기록 모드에서, 외부 마스크 신호는, 적어도 하나의 부가 메모리 셀에 기록될 수신 데이터의 부분과 함께 표명될 때, 상기 기록 마스킹 회로로 하여금 기록 회로가 적어도 하나의 메모리 셀에 데이터를 기록하는 것을 방지하게 하는 메모리 디바이스.
- 제3항에 있어서,상기 제1 버스트 기록 모드에서, 복수의 제3 데이터 싸이클 중 마지막 싸이클은 제2 세그먼트와 관계된 적어도 하나의 부가 메모리 셀에 기록될 데이터를 포함하는 메모리 디바이스.
- 제1항에 있어서,상기 제1 버스트 판독 모드에서, 버스트 컨트롤러는 복수의 제1 데이터 사이 클 중 제1 데이터 사이클에서 적어도 하나의 부가 메모리 셀로부터 데이터를 시퀀싱하는 메모리 디바이스.
- 제7항에 있어서,상기 제1 버스트 판독 모드는 다수의 구성가능 버스트 길이를 포함하는 메모리 디바이스.
- 메모리 모듈로서,N 비트폭 데이터 버스를 형성하는 복수의 데이터 버스 트레이스를 포함하는 회로 기판, 및상기 복수의 데이터 버스 트레이스에 접속된 적어도 하나의 메모리 디바이스 - 상기 적어도 하나의 메모리 디바이스는 어드레스지정가능 메모리 위치의 세그먼트와 관계된 에러 정정 코드 데이터를 저장할 수 있는 간접 어드레스지정가능한 복수의 메모리 위치를 구비함 -,을 포함하고,상기 메모리 모듈은 어드레스지정가능한 메모리 위치의 세그먼트 중 제1 세그먼트로부터 판독된 데이터를 복수의 제1 데이터 싸이클에 걸쳐 N 비트폭 데이터 버스 상으로 출력하는 것을 포함하는 제1 버스트 판독 모드에서 동작가능하고, 여기에서, 복수의 상기 제1 데이터 싸이클 중 적어도 하나의 싸이클 동안에, 간접 어 드레스지정가능한 메모리 위치 중 적어도 하나의 위치로부터의 데이터는 데이터 버스 트레이스 중 적어도 하나의 트레이스 상에 출력되는메모리 모듈.
- 제9항에 있어서,상기 메모리 모듈은 또한, 어드레스지정가능 메모리 위치의 제1 세그먼트로부터 판독된 데이터를, 간접 어드레스지정가능 메모리 위치로부터 데이터를 출력함이 없이, 복수의 상기 제1 데이터 싸이클보다 더 짧은 복수의 제2 데이터 싸이클에 걸쳐 N 비트폭 데이터 버스 상에 출력하는 것을 포함하는 제2 버스트 판독 모드에서 동작가능한 메모리 모듈.
- 제9항에 있어서,적어도 하나의 상기 메모리 디바이스는 복수의 메모리 디바이스를 포함하고, 복수의 메모리 디바이스 각각은 N 비트폭 데이터 버스를 형성하는 데이터 버스의 대응하는 서브세트에 접속되고, 복수의 메모리 디바이스는 어드레스지정가능한 메모리 위치의 세그먼트와 관계된 에러 정정 코드 데이터를 저장할 수 있는 복수의 간접 어드레스지정가능 메모리 위치를 구비하는 메모리 모듈.
- 제9항에 있어서,두개의 버스트 기록 모드에서 동작가능하고, 상기 제1 버스트 기록 모드는 복수의 제3 데이터 싸이클에 걸쳐 N 비트폭 데이터 버스를 통해 버스트 데이터를 수신하고, 상기 제2 버스트 기록 모드는 복수의 제3 데이터 싸이클보다 더 긴 복수의 제4 데이터 싸이클에 걸쳐 N 비트폭 데이터 버스를 통해 버스트 데이터 및 에러 정정 코드 데이터를 수신하는 메모리 모듈.
- 컴퓨팅 디바이스로서,복수의 메모리 데이터 버스 라인을 포함하는 메모리 시스템을 포함하고, 상기 메모리 시스템은 그 메모리 시스템에 저장된 적어도 몇몇 디바이스 데이터에 대하여 데이터 무결성을 보증하도록 에러 정정 코딩을 메모리 데이터 버스 라인 상에 전송하고, 여기에서, 에러 정정 코딩 데이터 및 디바이스 데이터는 메모리 데이터 버스 라인 중 적어도 몇개의 라인을 시간적으로 공유하는컴퓨팅 디바이스.
- 제13항에 있어서,상기 메모리 시스템에 접속된 프로세서를 더 포함하는 컴퓨팅 디바이스.
- 제13항에 있어서,상기 메모리 시스템은 메모리 데이터 버스 라인에 접속된 메모리 컨트롤러와 메모리 데이터 버스 라인에 접속된 적어도 하나의 메모리 디바이스를 포함하고, 여기에서, 메모리 컨트롤러와 적어도 하나의 메모리 디바이스 간 데이터 전송의 적어도 하나의 버스트 모드에서 버스트 길이는 에러 정정 코딩 데이터와 공통 버스트 내의 프로세서 데이터 간 메모리 데이터 버스 라인의 시간적 공유를 수용하도록 확장되는 컴퓨팅 디바이스.
- 제15항에 있어서,적어도 하나의 버스트 모드에서, 에러 정정 코딩 데이터는 공통 버스트의 제1 데이터 싸이클 동안 전송되는 컴퓨팅 디바이스.
- 제15항에 있어서,적어도 하나의 메모리 디바이스는 에러 정정 코딩을 사용하지 않는 상이한 메모리 시스템에서도 기능할 수 있는 분리형 메모리 모듈을 포함하는 컴퓨팅 디바이스.
- 메모리 시스템을 작동하는 방법으로서,에러 보호 데이터 및 그 에러 보호 데이터에 속하는 에러 정정 코딩 데이터가 동일한 데이터 버스 라인 상에서 시간적으로 멀티플렉싱되도록 데이터 싸이클 버스트를 전송하는 단계,상기 데이터 싸이클 버스트를 수신하는 단계, 및상기 데이터 싸이클 버스트를 디멀티플렉싱하여 상기 에러 보호 데이터로부터 에러 정정 코딩을 분리하는 단계를 포함하는 메모리 시스템 작동 방법.
- 제18항에 있어서,에러 정정 코딩의 하나의 데이터 싸이클은 에러 보호 데이터의 각각의 여덟개의 데이터 싸이클에 대하여 전송되는 메모리 시스템 작동 방법.
- 제18항에 있어서,상기 전송된 데이터 싸이클 버스트는 적어도 하나의 메모리 디바이스를 포함하는 메모리 디바이스 랭크에 의해 수신되고, 상기 메모리 디바이스 랭크는 에러 보호 데이터를 메모리 디바이스 랭크의 어드레스지정된 세그먼트에 저장하고 에러 정정 코딩 데이터를 메모리 디바이스 랭크의 간접 어드레스지정가능한 세그먼트에 저장하며, 상기 메모리 디바이스 랭크의 간접 어드레스지정가능한 세그먼트는 메모리 디바이스 랭크에 의해 메모리 디바이스 랭크의 어드레스지정된 세그먼트와 관계되는 메모리 시스템 작동 방법.
- 제20항에 있어서,에러 정정 코딩의 하나의 데이터 싸이클은 8보다 작은 데이터 싸이클의 수에 대하여 전송되고, 상기 방법은 에러 정정 코딩의 하나의 데이터 싸이클동안 전송된 데이터의 일부를 마스킹하는 단계를 더 포함하는 메모리 시스템 작동 방법.
- 제21항에 있어서,상기 메모리 디바이스 랭크가 상기 어드레스지정된 세그먼트의 어드레스로부터 상기 에러 정정 코딩 데이터의 어느 부분을 마스킹할지를 결정하는 단계를 더 포함하는 메모리 시스템 작동 방법.
- 제21항에 있어서,상기 에러 정정 코딩 데이터를 메모리 디바이스 랭크로 전송하는 디바이스에 서, 어드레스지정된 세그먼트의 어드레스로부터 에러 정정 코딩 데이터의 어느 부분을 마스킹할지를 결정하는 단계, 및 상기 에러 정정 코딩 데이터를 전송하는 동안 대응하는 마스크 신호를 메모리 디바이스에 표명하는 단계를 더 포함하는 메모리 시스템 작동 방법.
- 제18항에 있어서,상기 송신된 데이터 싸이클 버스트는 적어도 하나의 메모리 디바이스를 포함하는 메모리 디바이스의 랭크에 의해 송신되고, 상기 디바이스가 에러 정정 코딩 데이터를 사용하여 데이터 싸이클 버스트를 수신하여 수신된 에러 보호 데이터에 있는 에러를 검출하고 및/또는 정정하는 단계를 더 포함하는 메모리 시스템 작동 방법.
- 제18항에 있어서,적어도 두개의 데이터 버스트 모드로부터 에러 정정 코딩 데이터 및 에러 보호 데이터를 시간적으로 멀티플렉싱한 데이터 버스트 모드를 선택하는 단계를 더 포함하고, 상기 데이터 버스트 모드의 적어도 다른 하나는 동일한 어드레싱을 사용하지만 에러 코딩 데이터를 시간적으로 멀티플렉싱하지 않고 데이터를 전송하는 메모리 시스템 작동 방법.
- 메모리 디바이스를 작동하는 방법으로서,상기 메모리 디바이스의 어드레스지정가능 세그먼트에서 데이터를 판독하고 전송하기 위한 커맨드를 수신하는 단계,상기 어드레스지정가능 세그먼트로부터 데이터를 판독하고, 상기 어드레스지정가능 세그먼트와 관계된 적어도 하나의 간접 어드레스지정가능 메모리 위치로부터 에러 정정 코딩 데이터를 판독하는 단계, 및동일 버스 라인 상에서 상기 에러 정정 코딩 데이터와 시간적으로 멀티플렉싱된, 어드레스지정가능 세그먼트에 있는 데이터를 멀티-싸이클 데이터 버스트에서 전송하는 단계를 포함하는 메모리 디바이스 작동 방법.
- 제26항에 있어서,에러 정정 코딩 데이터가 시간적으로 멀티플레싱되었는지 여부는 적어도 두개의 버스트 모드 중에서 선택된 버스트 모드의 유형에 달려있고, 이들 모드 중 적어도 하나는 에러 정정 코딩 데이터를 시간적으로 멀티플렉싱하지 않은 메모리 디바이스 작동 방법.
- 제25항에 있어서,데이터를 수신하여 상기 메모리 디바이스의 어드레스지정가능한 세그먼트에 저장하기 위한 제2 커맨드를 수신하는 단계,동일한 버스 라인 상에서 에러 정정 코딩 데이터와 시간적으로 멀티플렉싱된, 어드레스지정가능한 세그먼트에 대한 데이터를 멀티-싸이클 데이터 버스트에서 수신하는 단계, 및수신된 상기 데이터를 어드레스지정가능한 세그먼트에 기록하고, 상기 어드레스지정가능 세그먼트와 관계된 적어도 하나의 간접 어드레스지정가능 메모리 위치에 상기 수신된 에러 정정 코딩 데이터를 기록하는 단계를 더 포함하는 메모리 디바이스 작동 방법.
- 메모리 컨트롤러를 작동하는 방법으로서,메모리 디바이스의 어드레스지정가능한 세그먼트에 있는 데이터를 판독하도록 메모리 디바이스에 명령하는 커맨드를 메모리 디바이스로 전송하는 단계,멀티-싸이클 데이터 버스트에서 메모리 디바이스로부터, 동일한 버스 라인 상에서 어드레스지정가능 세그먼트와 관계된 에러 정정 코딩 데이터와 시간적으로 멀티플렉싱된 어드레스지정가능 세그먼트로부터 데이터를 수신하는 단계, 및상기 어드레스지정가능 세그먼트로부터의 데이터와 상기 관계된 에러 정정 코딩 데이터를 디멀티플렉싱하는 단계를 포함하는 메모리 컨트롤러 작동 방법.
- 제28항에 있어서,적어도 몇몇 크기의 멀티-싸이클 데이터 버스트에 대하여, 상기 수신된 에러 정정 코딩 데이터의 일부는 메모리 컨트롤러에 의해 무시되는 메모리 컨트롤러 작동 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/995,850 | 2004-11-22 | ||
US10/995,850 US7464241B2 (en) | 2004-11-22 | 2004-11-22 | Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070051930A true KR20070051930A (ko) | 2007-05-18 |
KR100884096B1 KR100884096B1 (ko) | 2009-02-19 |
Family
ID=36203765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077007360A KR100884096B1 (ko) | 2004-11-22 | 2005-11-17 | 메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7464241B2 (ko) |
JP (2) | JP4777358B2 (ko) |
KR (1) | KR100884096B1 (ko) |
CN (1) | CN101036131B (ko) |
DE (1) | DE112005002390T5 (ko) |
GB (1) | GB2433624B (ko) |
TW (1) | TWI304591B (ko) |
WO (1) | WO2006057963A2 (ko) |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI254848B (en) * | 2004-11-16 | 2006-05-11 | Via Tech Inc | Method and related apparatus for performing error checking-correcting |
JP4740766B2 (ja) * | 2006-02-27 | 2011-08-03 | 富士通株式会社 | データ受信装置、データ送受信システム、データ送受信システムの制御方法及びデータ受信装置の制御プログラム |
US7620875B1 (en) * | 2006-03-07 | 2009-11-17 | Xilinx, Inc. | Error correction code memory system with a small footprint and byte write operation |
US7533191B2 (en) * | 2006-06-30 | 2009-05-12 | Intel Corporation | Methods and arrangements for devices to share a common address on a bus |
US7844888B2 (en) * | 2006-09-29 | 2010-11-30 | Qimonda Ag | Electronic device, method for operating an electronic device, memory circuit and method of operating a memory circuit |
KR100845529B1 (ko) * | 2007-01-03 | 2008-07-10 | 삼성전자주식회사 | 플래시 메모리 장치의 이씨씨 제어기 및 그것을 포함한메모리 시스템 |
US7568137B1 (en) * | 2007-03-27 | 2009-07-28 | Xilinx, Inc. | Method and apparatus for a clock and data recovery circuit |
US20110016278A1 (en) * | 2008-03-31 | 2011-01-20 | Frederick Ware | Independent Threading of Memory Devices Disposed on Memory Modules |
US7814300B2 (en) | 2008-04-30 | 2010-10-12 | Freescale Semiconductor, Inc. | Configurable pipeline to process an operation at alternate pipeline stages depending on ECC/parity protection mode of memory access |
US20090276587A1 (en) * | 2008-04-30 | 2009-11-05 | Moyer William C | Selectively performing a single cycle write operation with ecc in a data processing system |
US8521979B2 (en) * | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
US7979757B2 (en) | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
US8756486B2 (en) * | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
US8127204B2 (en) | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
WO2011031260A1 (en) * | 2009-09-10 | 2011-03-17 | Hewlett-Packard Development Company, L.P. | Memory subsystem having a first portion to store data with error correction code information and a second portion to store data without error correction code information |
US8438429B2 (en) | 2010-12-01 | 2013-05-07 | Hitachi, Ltd. | Storage control apparatus and storage control method |
US8400808B2 (en) | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
CN102521180B (zh) * | 2011-12-02 | 2014-10-22 | 百利通科技(扬州)有限公司 | 一种多通道实时直读存储器结构 |
US9612901B2 (en) * | 2012-03-30 | 2017-04-04 | Intel Corporation | Memories utilizing hybrid error correcting code techniques |
US9323608B2 (en) | 2012-06-07 | 2016-04-26 | Micron Technology, Inc. | Integrity of a data bus |
US9009570B2 (en) * | 2012-06-07 | 2015-04-14 | Micron Technology, Inc. | Integrity of an address bus |
US8996960B1 (en) * | 2012-06-26 | 2015-03-31 | Inphi Corporation | Vertical error correction code for DRAM memory |
KR102002925B1 (ko) * | 2012-11-01 | 2019-07-23 | 삼성전자주식회사 | 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법 |
US9064606B2 (en) * | 2012-12-20 | 2015-06-23 | Advanced Micro Devices, Inc. | Memory interface supporting both ECC and per-byte data masking |
US9569352B2 (en) | 2013-03-14 | 2017-02-14 | Sandisk Technologies Llc | Storage module and method for regulating garbage collection operations based on write activity of a host |
CN105283923A (zh) * | 2013-07-31 | 2016-01-27 | 惠普发展公司,有限责任合伙企业 | 存储器模块外的ecc辅助存储器系统 |
US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
CN105612493A (zh) * | 2013-09-30 | 2016-05-25 | 慧与发展有限责任合伙企业 | 编程存储器控制器以允许执行主动式存储器操作 |
KR20150090414A (ko) * | 2014-01-29 | 2015-08-06 | 에스케이하이닉스 주식회사 | 에러 정정 동작을 수행하는 반도체 장치 |
JP6385077B2 (ja) * | 2014-03-05 | 2018-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9471254B2 (en) * | 2014-04-16 | 2016-10-18 | Sandisk Technologies Llc | Storage module and method for adaptive burst mode |
US9928169B2 (en) | 2014-05-07 | 2018-03-27 | Sandisk Technologies Llc | Method and system for improving swap performance |
US9665296B2 (en) | 2014-05-07 | 2017-05-30 | Sandisk Technologies Llc | Method and computing device for using both volatile memory and non-volatile swap memory to pre-load a plurality of applications |
US9633233B2 (en) | 2014-05-07 | 2017-04-25 | Sandisk Technologies Llc | Method and computing device for encrypting data stored in swap memory |
US9710198B2 (en) | 2014-05-07 | 2017-07-18 | Sandisk Technologies Llc | Method and computing device for controlling bandwidth of swap operations |
WO2016098249A1 (ja) * | 2014-12-19 | 2016-06-23 | 三菱電機株式会社 | 情報処理装置およびfpgaコンフィギュレーション方法 |
US9450609B1 (en) | 2015-03-31 | 2016-09-20 | Altera Corporation | Methods and apparatus for embedding an error correction code in memory cells |
US10061645B2 (en) * | 2015-06-30 | 2018-08-28 | Qualcomm Incorporated | Memory array and link error correction in a low power memory sub-system |
DE102016123247B4 (de) | 2015-12-01 | 2024-03-21 | Nvidia Corporation | Systeme und verfahren zur speicherverwaltung |
US9891986B2 (en) * | 2016-01-26 | 2018-02-13 | Nxp Usa, Inc. | System and method for performing bus transactions |
US9990158B2 (en) | 2016-06-22 | 2018-06-05 | Sandisk Technologies Llc | Storage system and method for burst mode management using transfer RAM |
US10216657B2 (en) | 2016-09-30 | 2019-02-26 | Intel Corporation | Extended platform with additional memory module slots per CPU socket and configured for increased performance |
US9818457B1 (en) | 2016-09-30 | 2017-11-14 | Intel Corporation | Extended platform with additional memory module slots per CPU socket |
CN108255633B (zh) * | 2016-12-28 | 2021-07-30 | 旺宏电子股份有限公司 | 存储控制方法、存储装置 |
CN108511030B (zh) * | 2017-02-24 | 2020-12-18 | 瑞昱半导体股份有限公司 | 记忆体测试方法 |
KR102362229B1 (ko) | 2017-08-10 | 2022-02-11 | 삼성전자주식회사 | 메모리 컨트롤러, 메모리 시스템 및 메모리 컨트롤러를 포함하는 어플리케이션 프로세서 |
KR102433098B1 (ko) | 2018-02-26 | 2022-08-18 | 에스케이하이닉스 주식회사 | 어드레스 생성회로, 어드레스 및 커맨드 생성회로 및 반도체 시스템 |
US10636476B2 (en) * | 2018-11-01 | 2020-04-28 | Intel Corporation | Row hammer mitigation with randomization of target row selection |
US11403172B2 (en) * | 2019-08-05 | 2022-08-02 | Cypress Semiconductor Corporation | Methods for error detection and correction and corresponding systems and devices for the same |
US11416333B2 (en) * | 2019-08-22 | 2022-08-16 | Micron Technology, Inc. | Semiconductor device with power-saving mode and associated methods and systems |
WO2021035811A1 (zh) * | 2019-08-27 | 2021-03-04 | 江苏华存电子科技有限公司 | 一种可变动码率与更正能力内存控制方法 |
CN111128262B (zh) * | 2019-12-17 | 2021-02-23 | 海光信息技术股份有限公司 | 存储器电路、电路控制方法、集成电路器件及处理器 |
CN115016981B (zh) * | 2022-06-16 | 2023-05-09 | 海光信息技术股份有限公司 | 存储区域的设置方法、数据读取、写入方法及相关装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5987627A (en) | 1992-05-13 | 1999-11-16 | Rawlings, Iii; Joseph H. | Methods and apparatus for high-speed mass storage access in a computer system |
JPH1173737A (ja) * | 1997-08-29 | 1999-03-16 | Sony Corp | 記録装置及び方法、再生装置及び方法並びに記録媒体 |
JP3307579B2 (ja) | 1998-01-28 | 2002-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ記憶システム |
JP3230485B2 (ja) * | 1998-04-09 | 2001-11-19 | 日本電気株式会社 | 1チップマイクロコンピュータ |
US20020029365A1 (en) | 1998-12-17 | 2002-03-07 | Yoshimichi Sato | Information processing apparatus |
US6212631B1 (en) * | 1999-01-15 | 2001-04-03 | Dell Usa, L.P. | Method and apparatus for automatic L2 cache ECC configuration in a computer system |
US6941505B2 (en) | 2000-09-12 | 2005-09-06 | Hitachi, Ltd. | Data processing system and data processing method |
US6687767B2 (en) | 2001-10-25 | 2004-02-03 | Sun Microsystems, Inc. | Efficient direct memory access transfer of data and check information to and from a data storage device |
US7117421B1 (en) * | 2002-05-31 | 2006-10-03 | Nvidia Corporation | Transparent error correction code memory system and method |
US7447950B2 (en) * | 2003-05-20 | 2008-11-04 | Nec Electronics Corporation | Memory device and memory error correction method |
US7272774B2 (en) * | 2004-04-16 | 2007-09-18 | Kingston Technology Corp. | Extender card for testing error-correction-code (ECC) storage area on memory modules |
US7322002B2 (en) * | 2004-05-26 | 2008-01-22 | Micron Technology, Inc. | Erasure pointer error correction |
-
2004
- 2004-11-22 US US10/995,850 patent/US7464241B2/en not_active Expired - Fee Related
-
2005
- 2005-11-17 KR KR1020077007360A patent/KR100884096B1/ko not_active IP Right Cessation
- 2005-11-17 WO PCT/US2005/042153 patent/WO2006057963A2/en active Application Filing
- 2005-11-17 JP JP2007543351A patent/JP4777358B2/ja not_active Expired - Fee Related
- 2005-11-17 DE DE112005002390T patent/DE112005002390T5/de not_active Ceased
- 2005-11-17 CN CN2005800336312A patent/CN101036131B/zh not_active Expired - Fee Related
- 2005-11-21 TW TW094140809A patent/TWI304591B/zh not_active IP Right Cessation
-
2007
- 2007-03-29 GB GB0706172A patent/GB2433624B/en not_active Expired - Fee Related
-
2011
- 2011-05-24 JP JP2011115561A patent/JP5399442B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB0706172D0 (en) | 2007-05-09 |
WO2006057963A2 (en) | 2006-06-01 |
JP5399442B2 (ja) | 2014-01-29 |
US7464241B2 (en) | 2008-12-09 |
GB2433624A (en) | 2007-06-27 |
JP4777358B2 (ja) | 2011-09-21 |
DE112005002390T5 (de) | 2007-10-11 |
JP2011243206A (ja) | 2011-12-01 |
US20060123320A1 (en) | 2006-06-08 |
TW200627469A (en) | 2006-08-01 |
TWI304591B (en) | 2008-12-21 |
CN101036131A (zh) | 2007-09-12 |
WO2006057963A3 (en) | 2006-07-20 |
GB2433624B (en) | 2008-10-15 |
KR100884096B1 (ko) | 2009-02-19 |
CN101036131B (zh) | 2011-01-26 |
JP2008521160A (ja) | 2008-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100884096B1 (ko) | 메모리 디바이스 및 모듈과, 컴퓨팅 디바이스와, 메모리시스템과 디바이스 및 컨트롤러의 작동 방법 | |
US7120754B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
US7755968B2 (en) | Integrated circuit memory device having dynamic memory bank count and page size | |
US8154947B2 (en) | Multi-column addressing mode memory system including an integrated circuit memory device | |
KR100633828B1 (ko) | 프리페치 길이보다 짧은 버스트 길이를 갖는 메모리 시스템 | |
US7302545B2 (en) | Method and system for fast data access using a memory array | |
US7340584B2 (en) | Sequential nibble burst ordering for data | |
US6327175B1 (en) | Method and apparatus for controlling a memory array with a programmable register | |
US20080049541A1 (en) | Semiconductor memory device | |
US7840744B2 (en) | Rank select operation between an XIO interface and a double data rate interface | |
US6888760B2 (en) | System and method for multiplexing data and data masking information on a data bus of a memory device | |
JPH07254270A (ja) | Dram素子の複数のバンクを制御する方法と装置 | |
CN114721981A (zh) | 半导体器件和包括半导体器件的电子设备 | |
US6751130B2 (en) | Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130212 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140203 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20150130 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160127 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20170201 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20180417 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |