TWI304591B - Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding - Google Patents

Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding Download PDF

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Description

1304591 九、發明說明： L考务明所屬技冬好領域】 發明領域 本發明大致上係有關數位記憶體系統、構件及方法， 5更特別係有關可於叢發記憶體異動中多工化錯誤校正編碼 資料之記憶體系統構件。
Γ mT U 發明背景 諸如微處理器之數位處理器使用電腦記憶體次系統來 1〇儲存資料和處理器指令。有些處理器直接與記憶體通訊， 有些則使用專用控制器晶片且經常構成「晶片組」的一部 分來存取記憶體。 習知電腦記憶體次系統經常係使用記憶體模組實作。 翏考第1圖所示電腦系統100，處理器120跨前側匯流排125 15而與記憶體控制器/中樞器（MCH) 130通訊，記憶體控制器/ 中樞器130將處理器12〇耦接至各個周邊裝置。其中一種周 邊裝置為系統記憶體，顯示為記憶體模組]^“^。雖然記憶 體無需排列於每個系統的此種模組上，但多個模組用於多 個系統來允許經由以較大容量模組替換模組、及/或於額外 2〇 "己憶體卡槽加入額外模組（圖中未顯示）來允許記憶體的擴 充。當連接時，每當MCH 130於位址/命令(ADD/CMD)匯流 排150宣告適當信號時，記憶體模組mm〇可從mch 130定 址。MCH 130與記憶體模組之_間的資料傳送係發生於資 料匯流排140上。 1304591 典型地，記憶體模組係使用多個半導體記憶體元件建 立，而個別元件儲存每個儲存於該模組上的資料字的一部 分。例如，記憶體模組ΜΜ0顯示5個動態隨機存取記憶體 (DRAM)元件，亦即DRAM0至DRAM4。各個DRAM元件接 5 收來自ADD/CMD匯流排150的相同位址和命令信號。各個 DRAM元件連接至組成資料匯流排14〇的信號(DQn)線的一 個子集’ DRAM0係連接至第16條匯流排線dq〇-DQ15， DRAM1 連接SDQ16-DQ31，DRAM2連接至DQ32-DQ47， DRAM3連接至DQ48-DQ63，及DRAM4連接至 10 DQ64-DQ71。如此於資料週期期間，當72位元資料係跨資 料匯流排140傳送時，各個drAM負責其中16位元，但 DRAM4除外，DRAM4負責8位元（典型地，DRAM4之另外8 DQn輸入單純為未連結’因而一半DRAM4無法接達）。各個 DRAM將其所分配到的72位元字部分儲存於各個其它 15 DRAM儲存其72位元字部分的相同晶片位置。 於第1圖之貫例中，各個可定址資料字的大小為72位 元。其中64位元係用來儲存資料。額外八個位元係用 來儲 存…、有相同位址之64位元資料相應的錯誤校正編碼ECC 資訊。例如，DRAM4可專用於ECC儲存’而DQ64 DQ7i係 2〇用來儲存且取還咖資訊。其它系統可使用其它匯流排寬 也¥見36位元’匯流排被劃分為力資料位元通道和* ECC位元通道。 多個目前記憶體元件和控制器提供叢發模式，叢發模 "允許以單—命令來存取多個循序儲存的資料字。第2圖顯 1304591
示使用第1圖之ECC記憶體模組ΜΜ0進行16字I 氣嘰模式資 料傳送之時序圖。MCH 130供應具有起點仿^ 、 位址的模組
MM0,叢發模式16讀取或寫入命令。當命令為讀取命八寺 於模組MM0上的DRAM各自讀取連接至含有起點位址的〜 線的資料儲存胞元，然後以16個連續資料週期驅動來自 點位址的資料和於資料匯流排140上15個隨後連巧 資料。MCH 130透過16個連續資料週期供應寫入資料 模組MMO上的DRAM接收、緩衝、然後寫至字線上的、、/ 記憶體位置（始於起點位址）。 ' 1 10 DRAM4的作用類似此等叢發命令期間的全部其^ DRAM，DRAM4無需知曉其資料可能被用來執行對儲存= DRAMO至DRAM3上的資料的ECC功能。例如，於時 期間，傳輸資料「A」和ECC資料「A」，此處「八」 MCH 130所載明的起點位址的資料。於時槽打期間，傳輪 15資料「B」和ECC資料「B」，此處「B」表示於「A」位二 後連續位址的資料。 並非全部系統皆使用如前文說明之保護，原因在於 ECC保護要求更寬的資料匯流排，通常每個記憶體排組要 求額外圮憶體晶片（例如DRAM4& DQ64_DQ7丨則非料位元 20非ECC系統所需）。此外，ECC通常可增加潛伏期延遲（因錯 获核對功能之故)與增加耗電量（因所需額外晶片之故）。至 於非ECC系統之其它方面則與前文說明相同，例如記憶體 控制的必須化任於讀取操作中接收自的資 料的貝料完好。如此ECC記憶體模組與非ECC記憶體模組 1304591 不可互換。目前製造的非ECC系統比ecC系統更多，主要 係由於前文列舉的缺點之故。 t發明内容3 本發明係為一種記憶體元件，包含：配置來儲存資料 5於夕個屺憶體胞元的多個可定址節段中之一記憶體胞元陣 列，各個可定址節段係關聯於至少一個額外記憶體胞元， 於至少一個叢發讀取模式下當相關聯的可定址節段被讀取 時，該額外記憶體胞元係從該記憶體胞元陣列中被讀取； 以及一叢發控制器，用來於一第一叢發讀取模式中控制從 10該等記憶體胞元的可定址節段中之山第一節段讀取的輸出 資料之叢發疋序，該第一叢發讀取模式包括經歷第一多個 資料週期而;[之该第一節段輸出資料，其中於該等第一多個 資料週期中之至少一個週期期間，來自與該第一節段相關 聯的該至少一個額外記憶體胞元的資料會被輪出。 15圖式簡單說明 經由參考附圖研讀後文說明將最明瞭實施例，附圖者： 第1圖顯示先前技術電腦系統之處理器及若干記憶體 系統構件； 第2圖顯示於第之資料匯流排上叢發模式資料傳送 20 之時序圖； 第3圖含有根據本發明之實施例，電⑽ 若干記憶體系統構件之方塊圖； ^ 第A 4B、5、6A、6B及6C圖顯示根據本發明之若干 實施例’經錯誤校正之叢發模式資料傳送之時序圖；以及 l3〇459l 第7圖含有根據本發明之實施例，DRAM元件之方塊 圖。 " I：實施冷式】 較佳實施例之詳細說明 5 本文說明係有關提供可ECC記憶體系統構件之新穎辦 法。此種辦法可避免專用ECC記憶體元件和專用ecc位元 通道的需求，允許於至少若干實施例中，Ecc模組與非ecc 模組間可互換。替代專用ECC元件和專用位元通道，本文 所述貫施例於跨資料位元通道之叢發模式傳送期間，時間 10性多工化ECC資料與系統資料，記憶體控制器和記憶體元 件負責以預定方式來處理混合資料/ECC叢發傳送。於若干 實施例中，記憶體元件設計有ECC叢發傳送模式和非Ecc 叢發傳送模式，允許各模式於ECC系統和非ECC系統中互 換使用，或甚至於仰賴ECC保護某些關鍵性資料而未保護 15 其它賓料的糸統中互換使用。較佳實施例使用記憶體結 構，其中ECC資料並未占據直接可定址的記憶體空間，反 而係儲存於與可定址記憶體空間相關聯的内部可定址記憶 體區。 至於實施例之介紹，第3圖顯示結合處理器320耦接至 2〇 記憶體控制器330之電腦系統300。處理器320和記憶體控制 器330可整合於單一電路上，或可以類似第1圖所述方式， 駐在由前側匯流排所連接的分開電路上。記憶體控制器3 3 0 又藉位址/命令匯流排350和資料匯流排340而連接至雙模 式記憶體模組ΒΜΜ0。資料匯流排340顯示為具有64位元線 9 (S) 1304591 DQ0-DQ63，但此單純為舉例說明，其它實施例可採用例如
16、32或128資料匯流排線通道。雙模式記憶體模組bmMO 含有四個錯誤經校正之模式（ECB) DRAM，亦即 ECB-DRAM0 、ECB-DRAM1 、ECB-DRAM2 、及 5 ECB -DR AM3 ’將於本發明之記憶體元件實施例進一步詳細 說明如後。於使用經錯誤校正的叢發模式之系統實施例 中’記憶體控制器330係設計來接收與傳輸經錯誤校正的叢 發模式資料。但於只使用先前技術之非ECC叢發模式的若 干系統貝加例中，可將模組ΒΜΜ0耦接至先前技術非ECC 10 記憶體控制器。 記憶體控制器330和ECB DRAM的系統層面功能經由 檢驗跨㈣S流排34〇之經錯誤校正的叢發模式資料傳輸 之時序圖’將更為明瞭。首先參考第4A圖和第4Βϋ，顯示 15
20 「經錯誤校正的叢發模式18Α」之18資料週期T〇_T17。本實 例中此等18貝料週期傳送第2圖中藉先前技術電腦系統 100所傳送的相同16個72位元資料字Α至ρ。但顯然，第4圖 係使用64位元通道和_料週期進行傳送，㈣如先前技 術之使用72位元通道和16資料週期。此外，並非於資料字 從第2圖修改。 i 將順序考慮由BMM0讀取資料和寫入資料。首先檢驗 弟4A圖之讀取資料週腳，可知於聊間 ==料週咖期間，财資料㈣她⑽讓〇 、種败資料分別係與資料A和資料C相應，資料a ：s) 10 1304591 將於貧料週期T2期間藉全部ECB-DRAM0傳送，而資料C將 於貧料週期T4期間藉全部ECB DRAM傳送。此外，於資料 週期TO期間，ECC資料係藉ecb_DraM1傳送，此種 ECC資料分別係與資料E和資料G相應，資料E將於資料週 5期T6期間藉全部ECB DRAM傳送，而資料G將於資料週期 T8期間藉全部ECB DRAM傳送。同樣地，於丁〇期間， ECB-DRAM2和ECB-DRAM3傳輸ECC資料I、K、Μ及〇， 该等ECC資料分別係與資料週期τιο、τΐ2、Τ14和Τ16期間 藉全部ECB DRAM所傳送的資料相應。 10 其次檢驗資料週期τι，可知於T1期間只傳送ECC資 料。所傳送的ECC資料係與於其餘奇資料週期期間諸如 T3、T5、T7、T9、Til、T13、T15及T17期間將被傳輸的 資料相應。 當記憶體控制器330於T0和T1期間接收ECC資料時，記 15憶體控制器330將該資料傳送至含有16個8位元ECC暫存器 的ECC暫存器排組335。如此當於T2，資料由記憶體控制器 330接收時，ECC資料「A」係於排組335從其暫存器取還， 且用來於資料A執行錯誤校正。當於T3，資料由記憶體押 制器330接收時，ECC資料「B」係於排組335從其暫存器取 20還，且用來於資料B執行錯誤校正。此項處理持續通過資料 週期T17,此時ECC資料「P」係讀取自最末一個Ecc暫存 器，且用來對資料P執行錯誤校正。經錯誤校正的資料字八 至P係藉記憶體控制器330傳送至處理器320，或傳送至以直 接記憶體存取(DMA)命令請求資料的若干其它周邊裳置。 ：S) 11 1304591 現在可知若錯誤校正並非資料字人至]^^所需，則可使用 第4圖之相同資料傳送，但無前二個資料週期。 用於將資料寫入ΒΜΜ0,第4B圖所示資料週期結構用 於一個實施例。於資料週期罚至丁15期間，資料字八至？分 別傳迗至全部ECB DRAM。當記憶體控制器33〇準備各個資 料字供傳輸時，記憶體控制H33G計算相應之ECC資料，且
將該ECC資料儲存於前述排組335的16 Ecc暫存器中之一 者。然後，於資料週期T16期間，ECC資料A、c、e、〇、ι、 Μ及〇係傳送至如所示的ECB dram。於資料週期τη 期間’其餘ECC資料B、D、F、H、j、L、N及p係傳送至 如所示的ECB DRAM。 10 須了解ECC資料的特殊配置僅供舉例說明之用。例如 =第一取資料週期㈣，ECC資料值Α·Η可被傳送；而於 第二ECC資料週期期間，ECC資料值Ι-P可被傳送。只要記 I5憶體控制器33〇係與讀取和寫入符合一致，則可採用任一種 方便的配置。容後詳述，於所述實施例中mm口、 須了解貧料週期格式，而無需了解ECC資料係如何由記憶 體控制為分配於各個記憶體元件間。 第5圖顯示另一種叢發模式18B。於本叢發模式中，一 2〇個ECC資料週期交互分散有相對之8資料週期。於該ECC資 料达/Λ J間相應的8週期個別之資料經傳輸。一個實 施例中於貝料週期τ〇期間，Ecc資料係與隨後轉期ms 期間欲傳輸的資料字A-Η相應而傳送。但於資料週期丁9期 間ECC貝料係與資料字相應而傳送，接著為於資料週 (8) l3〇459l 期T10-T17的資料糾。注意第5圖係由兩個相接次 料週期叢發所組成’提示此種模式也可料藉執行—丰 送的叢發模式9傳送。此外，叢發模式可修改用於寫入 細作’故首先傳送人個使用者資料之資料週期，接著為與 八個使用者資料之資料週期相應的—細CCf料之資料週 期。 、”义 前述時序實施例顯示下述情況，可於資料週期中傳送 的ECC值數目與相應資料的叢發長度間存在有*數關係。 第6A-6C圖顯示無需為真的實施例。 1〇 第6A圖中，記憶體控制器330請求經錯誤校正之叢發模 式5傳送，其傳送來自ECB DRAM的一個ECC資料週期和四 個使用者資料週期。此種傳送係與第5圖之前五個資料週期 相同’但於資料週期T4後截頭。注意接收自ECB-DRAM2 和ECB-DRAM3的ECC資料E-Η為「無妨」資料，雖然ECC 15資料E-Η係藉記憶體控制器330傳送且載入ECC暫存器排組 335，但該資料未曾被使用。 用於本實例，假設供給ECB-DRAM的行位址為 0xC80，此處Ox表示十六進制表示法，使用者資料ΓΑ」係 儲存於行位址0xC80和某個列位址RA。ECC資料「A」和「B」 20 係與ECB-DRAM0記憶體中的列位址RA和行位址〇xC80-87 相關聯。從ECB -DR ΑΜ0記憶體陣列取還於該位址範圍的任 何使用者資料，也造成從與列位址RA和行位址 OxC8 [ObOXXX](此處括號中的數值為二進制（〇b)表示法，而 「X」表示無妨位元）的ECC記憶體陣列元件取還ECC資料 13 1304591 「A」及「B」。同理，ECC資料「I」和「J」係儲存於與列 位址RA和行位址〇xc8[OblXXX]相關聯的ECC記憶體陣列 元件。於正常使用者ECC叢發模式中，記憶體控制器無法 外顯定址此等ECC記憶體陣列元件，反而了解當於相應使 5 用者空間定址的使用者資料被供給時，此等ECC記憶體陣 列元件將於ECC模式存取。 也須注意，若叢發跨兩個ECC關聯（例如由第4A圖請求 4個字叢發G-J)，則記憶體系統可被設計來將叢發增加一個 資料週期，且供給兩種ECC關聯。 10 於第6A、6B和6C圖之各圖中，記憶體模組ΒΜΜ0回送 相同ECC資料，但回送不同使用者資料。依據行位址的低 排序位元而定，記憶體控制器將選擇哪一種Ecc資料來使 用，而哪一種ECC資料不予理會。例如於第6B圖中，起點 行位址為0xC82 ’故從ECB-DRAM1和ECB-DRAM2回送的 15 ECC資料將被使用，而從ECB_DRAM〇和ECB_DRAM3回送 的ECC資料將不予王里會。第6C圖中，起點行位址為〇似4， 故從ECB-DRAM2和ECB_DRAM3回送的Ecc資料將被使 用。 雖然未顯示其它叢發長度，但熟請技藝人士可將前述 20原理應用至例如叢發長度3(包括—個咖資料週期）叢發模 式、叢發長度2(包括-個ECC資料週期）叢發模式來從單一 位址傳送使用者資料，以及任何其它未特別說明的叢發長 度。 若干實施例中’也可將使用者f料和Ecc_寫入包 ⑧ 14 1304591 括若干無效ECC資料叢發長度。一個實施例中，記憶體元 件包括資料遮罩(DM)發訊輸入，記憶體控制器宣告於ECC 貧料週期期間的適當遮罩線，來防止寫入至非與所寫入的 使用者資料相應的Ecc位置。例如，第6B圖中，記憶體控 5制為可於T0期間，對ECB-DRAM0和ECB-DRAM3宣告DM 輸入’因此TO期間，只有ECB-DRAM1和ECB-DRAM2實際 上拾取ECC資料，且將該ECC資料儲存於ECC記憶體。 另一個實施例中，DM發訊輸入為不存在，或未用來控 制資料匯流排線上的ECC資料。反而，於各個記憶體元件 10的模式暫存器集合（MRS)中的模組位置暫存器係以於 ΒΜΜ0上4 5己憶體元件的位址規劃，或當建立模組時將該 選項經硬編碼。於各個記憶體元件的邏輯比較寫入所請求 的行位址範圍與模組位置暫存器，俾便判定供給記憶體元 件的ECC資料是否應寫入或忽視。例如kECB_dram〇上， 15 MRS模組位置暫存器係以〇〇〇值和〇〇1值規劃。當寫入叢發 的行位址範圍包括低排序位址〇〇〇，ecb_dram〇將儲存於 T0接收的ECC資料於其ECC記憶體空間的DQ〇_DQ7，否則 不儲存該資料。低排序位址OOi之類似邏輯，判定於7〇接收 於DQ8-DQ15的ECC資料是否將儲存於ECC記憶體空間。 20 ECB DRAM 700之一個具體例係於第7圖之方塊圖舉 例說明。ECB DRAM 700包含位址與控制邏輯710、位址暫 存器720、列解碼器730、行解碼器74〇、叢發/ECC控制器/ 计數器750、I/O暫存器、驅動器和接收器76〇、1/〇閘控與遮 罩邏輯770、感測放大器780、與記憶體胞元陣列79〇。若干 1304591 區塊為熟諳技藝人士所熟悉，但其它區塊經修改來配合如 前文說明的錯誤校正叢發。後文的說明係集中在區塊間的 協力合作與支援錯誤校正叢發的新穎功能。 位址與控制邏輯710例如從記憶體控制器接收命令於 5 信號輸入CMD。典型命令包括於記憶體胞元陣列790選擇字 線的ACTIVE命令，載明於記憶體胞元陣列790中欲自其中 讀取的行的READ命令，載明欲寫入的記憶體胞元陣列790 中各行的WRITE命令、更新命令和各種模式設定命令。 於ACTIVE命令期間，於信號輸入ADD接收列位址，且 10 由位址暫存器720所閂鎖，列位址係藉來自位址與控制邏輯 710的信號而傳送至列解碼器730，然後用來激活記憶體胞 元陣列790的相應列。感測放大器780響應於ACTIVE命令而 讀取且更新該記憶體胞元陣列的列内容。 於READ命令期間，於信號輸入ADD接收行位址，且 15 由位址暫存器720閂鎖。行位址藉來自位址與控制邏輯71〇 的信號而傳送至叢發/ECC控制器/計數器750。叢發/ECC控 制器/計數器750將使用該行位址來於欲操作的資料相期 間，控制從感測放大器780的資料選擇，且經由I/O閘控與 遮罩邏輯770將該資料傳送至I/O暫存器和驅動器76〇。 於令期間，於寫入命令期間，於信號輸入ADD 接收到行位址，且藉位址暫存器72〇閂鎖。該行位址係藉來 自位址與控制邏輯710的信號而傳送至叢發/ECC控制器/計 數器750。叢發/ECC控制器/計數器750將使用該行位址來於 舄入刼作的資料相期間控制資料從][/〇暫存器和接收器76〇 16 1304591 傳送至I/O閘控與遮罩邏輯770。 於至少若干模式設定命令期間，模式暫存器值接收於 信號輸入ADD上，且由位址暫存器72〇所閂鎖。模式暫存哭 值傳送至模式暫存器715，模式暫存器715於第7圖顯示為位 5址與控制邏輯的一部分。於若干實施例中，模式暫存哭
之值之一為ECC MODE，ECC MODE指示READ和WRITE 叢發命令是否將包括傳送ECC資料的額外資料週期。模式 暫存态值ECC MODE供給叢發/ECC控制器/計數器75〇,將 判定於讀取和寫入命令資料傳送期間，叢發/ECC控制器/ 10 計數器750如何選擇資料行。 行解碼器740選定記憶體胞元陣列79〇中的以亍用於各 次讀或寫資料週期的介於I/O閘控與遮罩邏輯77〇與1/〇暫存 器760間的資料傳送。n被選定之行係依據由叢發/Ecc控制 器/計數器750對該資料週期所供給之位址決定。供寫入資 15料，行的選擇也係依據與寫入資料一起接收的一或多個資 料遮罩(DM)輸入來決定，當寫入資料指示被遮罩時，1/〇閘 控與遮罩邏輯770阻斷該資料之傳送至記憶體胞元陣Ψ 790 〇 I/O暫存器、驅動器和接收器76〇係以習知方式操作， 20但叢發長度可藉叢發/ECC控制器/計數器750調整來支援 ECC叢發長度和非ECC叢發長度。於寫入叢發期間，接收 為760於各資料週期期間接收於1/〇接的資料和 接腳DM的資料遮罩輸入，此處資料週期係由選通1/〇接腳 DQS上的選通信號指示，且閂鎖所接收的資料和資料遮罩 17 1304591 輸入至1/0暫存器用來傳送至I/O閘控與遮罩邏輯770。於讀 取叢發期間，I/O暫存器76〇從1/(：)閘控與遮罩邏輯77〇接收資 料’驅動器驅動於的資料、和DqS上的選通資 料。 5 記憶體胞元陣列790的配置促成ECB DRAM 700可於 ECC模式和非ECC模式發揮功能。對每八行資料，也存在 有ECC行。此種配置係用來說明可實作本發明之實施例之 方式’此處可定址行節段係與額外ECC行相關聯；其它配 置和資料對ECC行之比亦屬可能，只要叢發/Ecc控制器計 10 數器和行解碼器係匹配此等其它配置即可。 現在將結合第6A圖說明ECB DRAM 700的進一步操 作’假設ECB DRAM 700為該圖中所指的ECB-DRAM0。首 先，響應於ACTIVE命令，感測放大器780從一列記憶體胞 元陣列790讀取資料，該列係由列解碼器730所選定。由感 15測放大器78〇讀取的資料包括得自ECC行的ECC資料和得 自資料行的使用者資料。 其次，假設錯誤校正叢發模式5經選定，READ命令供 給的行位址0xC80傳送至叢發/ECC控制器/計數器750(須注 意雖然第7圖顯示一個記憶體排組，但Ecb DRAM 700也可 20 具有多個排組’且使用若干行位址位元作為所選的排組）。 叢發/ECC控制器/什數器750首先發訊予行解碼器740，來選 定於行位址0xC80相關聯ECC行。此種發訊例如包含於CA 上提供起點行位址0xC80，同時宣告ECC位址撤銷信號 ECOAO。當ECC-AO信號被宣告時，行解碼器74〇忽略出 18 1304591 ilt 部 器 模 現於CA上的三個低排序位址位元，反而選定於外部可定 節段0xC80-87相關聯的第九位址。第九位址並非透過外 供給行位址而可直接定址，反而可於ECC模式藉行解石馬 於内部定址。如此經由將相應之資料節段定址於Ecc 式，記憶體控制器只可間接定址ECC資料。
選定第九位址，I/O閘控與遮罩邏輯770將來自與外部 行位址0xC80-87相關聯的ECC行的資料於資料週期τ〇傳送 至I/O暫存器和驅動器760用來於Ql-DQn上驅動。 其次叢發/ECC控制器/計數器從ECC位址狀態變遷為 10資料位址狀態。持續供給起點行位址〇xC80至行解碼器，但 解除ECC-AO的宣告。如此造成行解碼器74〇選擇與該外部 位址相關聯的資料行來經由1/〇閘控與遮罩邏輯77〇傳送至 I/O暫存器和驅動器760，用來於資料週期T1期間於 DQl_DQn上驅動。 叢發/ECC控制器/計數器遞增其内部行位址至〇xC8丄， 重複前文說明之操作來供給資料予資料週期Τ2。此項處理 紅序又重複兩次來完成第6Α圖的5_資料週期叢發讀取操 作0 田核式暫存器715指示Ecc模式無法運作時，叢發/ECC 2〇控制器/計數器750未曾進入ECC位址狀態，也未曾宣告 MC： Aa L址狀態維持相同，造成資料行(但非ECC 行)於=料週期叢發讀取操作中被讀取。 、於錯秩校正寫入叢發模式中操作也類似。於適當資料 週期，叢發/ECC控制器/計數器75〇宣告ecc_a〇來造成與資 19 1304591 料行節段相關聯的ECC行由CA指示欲被選用於寫入。寫入 叢發之長度延長來配合於資料校正寫入叢發模式中的額外 資料週期。如前文說明，Ecc資料仰賴資料遮罩信號_， 簡化邏輯，允許記憶體控制器基於細緻基準判定哪一個 5 ECC賁料將被寫入。 已經說明指示ECC模式和非ECC模式之模式暫存哭方 法。於此種系統中，除非經由記憶體控制器改變，否則一 個模式（例如非ECC)可選用作為内設。另—種指示ecc模气 和非ECC模式之方法可提供兩個不同命令。例如依據處理 10器指示的資料標準而定，此種方法允許記憶體控制器來有 效混合ECC資料叢發與非ECC資料叢發。 雖然顯示4晶片模組和64位元資料匯流排，但單純為舉 例說明，可使用其它數目之晶片或資料匯流排寬度。舉例 言之，根據前述原理也可實作i晶片、2晶片或8晶片模組。 15模組無需具有單排記憶體元件，例如兩排8晶片各自可含括 於模組上。本發明也可用於下述系統，該系統具有記憶體 元件安裝於與使用記憶體元件的處理器相同的電路板上。 熟諳技藝人士了解本文所教示之構想可以多種其它有 利方式調整配合特定用途。特別，熟諳技藝人士了解本文 2〇所述具體實施例係選自於研讀本揭示時將顯然自明的其它 貫作。例如多個不同使用者資料和Ecc資料於叢發的時間 性配置皆屬可此，即使部分時間性配置可能將£(：：(：：資料與 使用者資料混合於部分或全部資料週期。雖然已經說明 dram貫施例，但此處所述原理如同該原理應用至記憶體 20 1304591 胞元配置和資料傳送而非應用至記憶體型別般，該等原理 同等可應用至其它型別的爭導體記憶體，諸如靜態記憶 體、快閃記憶體等。此處所述元件實施例之特定功能配置 ki、種可能的功能分組，但該等功能可被再劃分及/或以 /备卩远附之申凊專利範圍之範圍的多種其它組合而組合。 所述本發明之用途為錯誤校正編碼。但熟諳技藝人士 了解用於ECC的附屬記憶體空間和叢發傳送資料週期另外 可用來儲存與取環任何輔助資料，處理器及/或記憶體控制 的被佈建來與可定址記憶體位址範圍相關聯的輔助資料。 10 15 20 此處所示多項特徵為設計選項，多種其它設計選項由 :屬；業界的技巧範圍及/或依據各項實作決定故已經被 冊遞。此等微小修改係涵蓋於本發明之實施例範圍内，意 圖落入申睛專利範圍之範圍。 先刖貫施例僅供舉例說明。雖然說明書可能於數 置述及「一、「_ ^ 」 個」、「另一個」或「若干」實施例，但 此等術語亚非必然表示此等敘述係指同—個實 等特徵只制至單—實_。 w 【圖式簡單說明】 第1圖顯不先前技術電腦之處理器 系統構件； 丁礼、體 第2圖㉙不於第1圖之資料匯流排上叢發模式資料傳送 之時序圖； 、、 第3圖3有才艮據本發明之實施例，電腦系統之處理 若干記憶體系統構件之方塊圖； 。。
21 1304591 第4A、4B、5、6A、6B及6C圖顯示根據本發明之若干 實施例，經錯誤校正之叢發模式資料傳送之時序圖；以及 第7圖含有根據本發明之實施例，DRAM元件之方塊 圖。 【主要元件符號說明】 100…電腦系統 700...ECB DRAM 120...處理器 710...位址與控制邏輯 125...前側匯流排 715...模式暫存器 130...記憶體控制器/中樞器(MCH) 720…位址暫存器 140...資料匯流排 730...列解碼器 150…位址/命令(ADD/CMD)匯流排 740...行解碼器 300...電腦系統 750…叢發/ECC控制器/計數器 320...處理器 760...I/O暫存器、驅動器和接收器 330...記憶體控制器 770...I/O閘控與遮罩邏輯 335...ECC暫存器排組 780...感測放大 340...資料匯流排 790...記憶體胞元陣列 350…位址/命令(ADD/CMD)匯流排 ：S) 22

Claims (1)

1304591 十、申請專利範圍： 第9414_9號申請案申請專利範圍修正本97.〇6 1〇· 1 · 一種§己憶體元件，包含·· 西己置來儲存資料於多個記憶體胞元的多個可定址 Γ;=憶體胞元陣列，各個可定址節段係關聯於 夕故體胞70，於至少—個叢發讀取模式下 料外触 貝取時，該額外記憶體胞元係 從该圮憶體胞元陣列中被讀取；以及 10 從兮等’用來於—第—叢發讀取模式中控制 攸該‘己憶體胞元的可定址節段中之一第 的輸出資料之叢發定序 又續 弟—叢發讀取模式包括經歷 弟夕個貢料週期而從該第 等第-多個資料调Μ 叫輸出貧料，其中於該 第 ’ 之至少一個週期期間，來自盥該 15 20 苐-即段相關聯的該至 水U 會被輸出。 _外職龍元的資料 2.如申請專利範圍第^項 器係至少可=該叢發控制 5買取模式間，該第二叢發二：％ 4-叢發 個資料週期更短的第二 :式包括於比該等第一多 段輸出資料，其中得自节至固,讀週期期間，從該第一節 料於該等第二多個資料遇額外記憶體胞元的資 3.如申請專利朗第丨項之師體元未被輸出。 至該記憶體胞it陣列的寫人 ，進-步包含輕接 控制於—第-叢發寫入桓’读叢發控制器進-步 、下由该記憶體元件所接收 23 # I 1日f正替換頁 1304591 的輸入資料的分佈，該第一叢發寫入模式包括該記憶體 元件於第三多個資料週期期間接收資料，且該叢發控制 器發訊予該寫入電路，來將部分所接收的資料寫入該等 記憶體胞元之可定址節段中之一第二節段内部的多個 5 可定址位置，以及將部分所接收的資料寫入與該第二節 段相關聯的該至少一個額外記憶體胞元。 4.如申請專利範圍第3項之記憶體元件，其中該叢發控制 器進一步控制於一第二叢發寫入模式下由該記憶體元 件所接收的輸入資料的分佈，該第二叢發寫入模式包括 10 該記憶體元件於比該等第三多個資料週期更短的第四 多個資料週期内接收資料，且該叢發控制器發訊予該寫 入電路，來將所接收的資料寫入該等記憶體胞元之該第 二節段内部的多個可定址位置，而未將任何所接收的資 料寫入與該第二節段相關聯的該至少一個額外記憶體 15 胞元。 5·如申請專利範圍第3項之記憶體元件，進一步包含可基 於一外部遮罩信號操作的寫入遮罩電路，其中於該第一 叢發寫入模式中，該外部遮罩信號在隨同欲寫入該至少 一個額外記憶體胞元的該部分所接收的資料一起獲宣 20 告時，會造成該寫入遮罩電路阻止該寫入電路將資料寫 入該至少一個額外記憶體胞元。 6.如申請專利範圍第3項之記憶體元件，其中於該第一叢 發寫入模式中，該等第三多個資料週期中的最末資料週 期含有欲寫入與該第二節段相關聯的該至少一個額外 24 1304591 kfj·汊正麵j 記憶體胞元的資料。 7·如申請專利範圍第1項之記憶體元件，其中於該第一叢 發讀取模式中，於該等第一多個資料週期中的第一資料 週期中，該叢發控制器會排序來自該至少一個額外記憶 5 體胞元的資料。 8. 如申請專利範圍第7項之記憶體元件，其中該第一叢發 讀取模式包含多個可佈建的叢發長度。 9. 一種記憶體模組，包含： 包含形成一個N位元寬資料匯流排之多個資料匯流 10 排線跡的一塊電路板；以及 耦接至該等多個資料匯流排線跡的至少一個記憶 體元件，該至少一個記憶體元件具有多個可間接定址之 記憶體位置，該等記憶體位置可儲存與多個節段之可定 址記憶體位置相關聯的錯誤校正碼資料； 15 該記憶體模組可於一第一叢發讀取模式下操作，該 模式包括將讀取自該等多個可定址記憶體位置節段中 之一第一節段的資料經歷第一多個資料週期輸出至該N 位元寬資料匯流排上，其中於該等第一多個資料週期中 之至少一個週期期間，得自該等可間接定址記憶體位置 20 中之至少一者的資料係輸出至該等資料匯流排線跡中 之至少一線跡上。 1(λ如申請專利範圍第9項之記憶體模組，其中該記憶體模 組也可於一第二叢發讀取模式下操作，該第二叢發讀取 模式包括將從可定址記憶體位置的該第一節段讀取的 25 9|· |· f f正雜頁 1304591 資料經歷比該等第一多個資料週期更短的第二多個資 料週期，來輸出至該N位元寬資料匯流排上，而未輸出 來自該等可間接定址記憶體位置的資料。 11.如申請專利範圍第9項之記憶體模組，其中該至少一個 5 記憶體元件包含多個記憶體元件，其各自係連接至形成 一個N位元寬資料匯流排的該等資料匯流排線跡中之一 相對應子集，各個記憶體元件具有多個可間接定址記憶 體位置，可供儲存與多個節段之可定址記憶體位置相關 聯的錯誤校正碼貢料。 10 12.如申請專利範圍第9項之記憶體模組，其可於兩個叢發 寫入模式中操作，第一叢發寫入模式係經歷第三多個資 料週期於該N位元寬資料匯流排上接收叢發資料，第二 叢發寫入模式係經歷比第三多個資料週期更長的第四 多個資料週期，於該N位元寬資料匯流排上接收叢發資 15 料和錯誤校正碼資料。 13. —種運算裝置，包含： 包含多條記憶體資料匯流排線之一記憶體系統，該 記憶體系統於該等記憶體資料匯流排線上傳輸錯誤校 正編碼，來確保對儲存於該記憶體系統中之至少若干裝 20 置資料的資料完好性，其中錯誤校正編碼資料和裝置資 料係時間性共享至少部分該等記憶體資料匯流排線。 14. 如申請專利範圍第13項之運算裝置，進一步包含耦接至 該記憶體系統的一處理器。 15. 如申請專利範圍第13項之運算裝置，其中該記憶體系統 26 1304591 16.
10 17. 年月a修正替換I ------------------------------------.J 包括耦接至該等記憶體資料匯流排線的一記憶體控制 器，和耦接至該等記憶體資料匯流排線的至少一個記憶 體元件，其中於該記憶體控制器與該至少一個記憶體元 件間的至少一個資料傳送叢發模式中，叢發長度經擴充 來配合於一共通叢發内該等記憶體資料匯流排線於錯 誤校正編碼資料與處理器資料間的時間性共享狀況。 如申請專利範圍第15項之運算裝置，其中於該至少一個 叢發模式中，錯誤校正編碼資料係於該共通叢發的一第 一資料週期期間傳送。 如申請專利範圍第15項之運算裝置，其中該至少一個記 憶體元件包含一活動式記憶體模組，該記憶體模組也可 於未使用錯誤校正編碼的一不同記憶體系統中發揮功
18. —種操作記憶體系統之方法，該方法包含下列步驟： 15 傳輸一資料週期叢訊，讓錯誤經保護之資料和與該 錯誤經保護資料相關的錯誤校正編碼資料係時間性多 工化至相同資料匯流排線上； 接收該貧料週期叢訊；以及 將該資料週期叢訊解多工來分開該錯誤校正編碼 20 資料與該錯誤經保護之資料。 19. 如申請專利範圍第18項之方法，其中錯誤校正編碼的一 個資料週期係對經保護之資料的各八個錯誤資料週期 傳輸。 20·如申請專利範圍第18項之方法，其中所傳輸之資料週期 27 :304591 laUa曰，正替換頁 5 10 15 20 拆組所Γ匕各至少一個記憶體兀件的一組記憶體元件 錯存於該記憶體元件排組將該錯誤經保護的資料 广己•件排組的一可定址節段中，以及將該 ^編焉資料儲存於該記憶體元件排組的一可門係憶想元件排組的該可間接定址節段 定址節段排組使之與該記憶雜元件排組之該 1 Hr專利範圍第20項之方法，其中對數目少於8的資 、、°』數目傳輪錯誤校正編碼的-個資料週期，該方法 =认步包合把於錯誤校正編碼的—個資料週期期間所 傳輪的資料之-部分加以遮罩。 22·如申請專利範圍第21項之方法，進一步包含該記憶體元 2排組從較址較的位絲狀該錯誤校正編碼資 料的哪一個部分欲遮罩。 、 23.如申請專利範圍第21項之方法，進一步包含於該記憶體 :件傳送該錯誤校正編碼資料予該㈣K牛排組 時’從該定址節段位址之位址判定該錯誤校正編碼資料 的那個部分欲遮罩，以及宣告相對應遮罩信號予該記 憶體元件排組，同時傳輸該錯誤校正編碼資料。" 24·如申請專利範圍第18項之方法，其中該所傳輸之資料週 期叢訊係由包含至少-個記憶體元件的一記憶體元件 所傳輸，且其中進-步包含該記憶體元件使用該錯 雜正編碼資料來接收該資料週期叢訊，以檢測及/或 杈正於該所接收的錯誤經保護資料中的錯誤。 28 1304591
日修正替換頁; 1 〇 j 25. 如申請專利範圍第18項之方法，進一步包含從至少兩個 資料叢發模式中選出具有時間性多工化錯誤校正編碼 資料與錯誤經保護之資料的一個資料叢發模式，該等資 料叢發模式中之至少另一者係使用相同定址，但傳輸未 5 具經時間性多工化錯誤校正編碼資料的資料。 26. —種操作記憶體元件之方法，該方法包含有下列步驟： 接收一命令來讀取與傳輸該記憶體元件之一可定 址節段中的資料； 從該可定址節段讀取該資料，且從與該可定址節段 10 相關聯的至少一個可間接定址記憶體位置讀取錯誤校 正編碼資料；以及 於一個多週期資料叢發中，於該可定址節段，傳輸 於相同匯流排線上與該錯誤校正編碼資料時間性多工 化的資料。 15 27.如申請專利範圍第26項之方法，其中該錯誤校正編碼資 料是否為時間性多工化，係依據選自於至少兩個叢發模 式中的叢發模式型別決定，其中至少一個叢發模式並未 時間性多工化該錯誤校正編碼資料。 28.如申請專利範圍第26項之方法，其進一步包含下列步 20 驟： 接收一第二命令，來接收及儲存資料於該記憶體元 件的該可定址節段中； 於一個多週期資料叢發中對該可定址節段接收資 料，該資料於與錯誤校正編碼資料相同之匯流排線上受 29 1304591
92. 6- 1〇 時間性多工化；以及 將接收得的資料寫入該可定址節段，且將接收得的 錯誤校正編碼資料寫入與該可定址節段相關聯的至少 一個可間接定址記憶體位置。 29. 一種操作記憶體控制器之方法，該方法包含有下列步 驟： 傳輸一命令至一記億體元件，該命令指示該記憶體 元件來讀取該記憶體元件的一可定址節段中的資料； 於一個多週期資料叢發中，從該記憶體元件接收來 10 自該可定址節段之資料，該資料於與和該可定址節段相 關聯的錯誤校正編碼資料相同之匯流排線上受時間性 多工化；以及 將來自該可定址節段的資料與該相關聯的錯誤校 正編碼資料解多工。 15 30.如申請專利範圍第28項之方法，其中用於至少某些大小 的多週期資料叢發，部分所接收的錯誤校正編碼資料會 由該記憶體控制器予以忽略。 30
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