JP2023090690A - メモリからｅｃｃを読み出す回路および方法 - Google Patents

メモリからｅｃｃを読み出す回路および方法 Download PDF

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Abstract

【課題】メモリから誤り訂正符号（ＥＣＣ）を読み出す回路および方法を提供する。【解決手段】方法は、セレクタ回路にメモリデバイスのデータメモリ部分からのデータを選択させる第１の選択を表す１つまたは複数のビットを含む第１のコマンド及び第１の読み出しコマンドを受信するステップと、セレクタ回路を用いてデータメモリ部分から、第１の読み出しコマンドに関連付けられた第１のデータを供給するステップと、セレクタ回路にＥＣＣメモリ部分からのデータを選択させる第２の選択を表す１つまたは複数のビットを含む第２のコマンド及び第２の読み出しコマンドを受信するステップと、セレクタ回路を用いてＥＣＣメモリ部分から、第１のデータに関連付けられた第１のＥＣＣ値を供給するステップと、を含む。【選択図】図１

Description

関連出願の相互参照
本願は、２０２１年１２月１７日付にて出願された“Reading Error-Correction Code（ECC） from Non-volatile memory”なるタイトルの米国仮出願第６３／２９０９８２号の利益を主張し、当該出願は参照により本明細書に組み込まれるものとする。
技術分野
本開示は、一般的には電子システムおよび方法に関し、また特段の実施形態においてはメモリから誤り訂正符号（ＥＣＣ）を読み出す回路および方法に関する。
ＥＣＣとは、データにおける誤りの検出および／または訂正に使用可能な数学的プロセスとして理解することができる。例えば、ＥＣＣは、メモリに記憶されたデータにおいてかつ／またはデータの通信中に発生しうる誤り（例えばビットフリップ）を検出しかつ／または訂正するために使用されうる。いくつかの用途では、誤りをリアルタイムで検出し訂正することができる。誤り検出および／または誤り訂正のケイパビリティを達成するために、ＥＣＣは冗長性を利用している。例えば、ＥＣＣは、６４ビットのデータごとに８個の付加ビットを使用して、例えば１回の誤り訂正（ＳＥＣ）および２回の誤り検出（ＤＥＤ）を達成することができる。従来のＥＣＣの一例としてハミング符号が挙げられる。他のタイプのＥＣＣも使用可能である。
ＥＣＣは、読み出しデータの誤りを検出しかつ／または訂正するために、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）からの読み出しを行う際に使用することができる。例えば、読み出し動作中、メモリコントローラは、データバス線を用いてＤＲＡＭからデータを読み出し、専用のＥＣＣバス線を用いて読み出しデータに関連付けられたＥＣＣを読み出す。次いで、メモリコントローラは、読み出しデータに基づいてＥＣＣを再生する。読み出されたＥＣＣと再生されたＥＣＣとの間に一致が存在するとメモリコントローラが判定した場合、誤りは検出されない。読み出されたＥＣＣと再生されたＥＣＣとの間の不一致により、誤りが示される。誤りの数（例えばフリップされたビットの数）および特定のＥＣＣに依存して、検出された誤りを訂正することができる。例えば、いくつかのＤＲＡＭはハミング符号ベースのＥＣＣを使用しており、これにより、メモリコントローラがシングルビットエラーを訂正し、かつダブルビットエラーを検出することが可能となる。
一実施形態によれば、方法は、メモリデバイスのパラレルインタフェースの制御線を介して第１のコマンドを受信することと、第１のコマンドを受信した後に、制御線を介して第１の読み出しコマンドを受信することであって、第１のコマンドまたは第１の読み出しコマンドは、第１の選択を表す１つまたは複数のビットを含み、第１の選択は、セレクタ回路にメモリデバイスのデータメモリ部分からのデータを選択させるものであり、第２の選択は、セレクタ回路に誤り訂正符号（ＥＣＣ）メモリ部分からのデータを選択させるものである、ことと、第１の読み出しコマンドおよび第１の選択を受信した後に、パラレルインタフェースのデータ線を介し、セレクタ回路を用いて、データメモリ部分から、第１の読み出しコマンドに関連付けられた第１のデータを供給することと、制御線を介して第２のコマンドを受信することと、第２のコマンドを受信した後に、制御線を介して第２の読み出しコマンドを受信することであって、第２のコマンドまたは第２の読み出しコマンドは、第２の選択を表す１つまたは複数のビットを含む、ことと、第２の読み出しコマンドおよび第２の選択を受信した後に、データ線を介して、セレクタ回路を用いて、ＥＣＣメモリ部分から、第１のデータに関連付けられた第１のＥＣＣ値を供給することと、を含む。
一実施形態によれば、方法は、メモリデバイスのパラレルインタフェースの制御線を介して第１の読み出しコマンドを受信することと、第１の読み出しコマンドの受信に応答して、パラレルインタフェースのデータ線を介して、第１のメモリ部分から、第１の読み出しコマンドに関連付けられた第１のデータを供給し、メモリデバイスの誤り訂正符号（ＥＣＣ）メモリ部分から、第１のデータに関連付けられた第１の誤り訂正符号（ＥＣＣ）値をバッファへコピーすることと、第１の読み出し命令を受信した後に、制御線を介してバッファ読み出しコマンドを受信することと、バッファ読み出しコマンドを受信した後に、データ線を介してバッファから第１のＥＣＣ値を供給することと、を含む。
一実施形態によれば、集積回路は、制御線を介してコマンドを受信するように構成されかつデータ線を介してデータを伝送するように構成されたパラレルインタフェースと、データを記憶するように構成されたデータメモリ部分と、データメモリ部分に記憶されているデータに関連付けられた誤り訂正符号（ＥＣＣ）値を記憶するように構成された誤り訂正符号（ＥＣＣ）メモリ部分と、バッファと、データメモリ部分のデータ出力端に結合された第１の入力端とＥＣＣメモリ部分のデータ出力端に結合された第２の入力端とを有するセレクタ回路と、コントローラと、を備え、コントローラは、パラレルインタフェースにより、制御線を介して第１の読み出しコマンドを受信した後に、セレクタ回路に第１の入力端を選択させ、パラレルインタフェースにセレクタ回路の第１の入力端からデータ線を介して第１の読み出しコマンドに関連付けられた第１のデータを供給させ、パラレルインタフェースにより、制御線を介して第２のコマンドを受信した後に、セレクタ回路に第２の入力端を選択させ、パラレルインタフェースにセレクタ回路の第２の入力端からデータ線を介して第１のデータに関連付けられた第１のＥＣＣ値を供給させる、ように構成されている。
ここで、本発明およびその利点のより充分な理解のために、添付の図面と併せて、以下の説明を参照されたい。
本発明の一実施形態によるメモリシステム１００を示す概略図である。 本発明の一実施形態によるメモリシステムを示す概略図である。 本発明の一実施形態による図２のメモリシステムの波形を示す図である。 Ａ～Ｃ共に、本発明の一実施形態による、図２のＥＣＣアドレス空間への出し入れのための可能なコマンドを示す図である。 本発明の一実施形態による、動作開始コマンドの一部として実現されるアドレス空間選択コマンドを示す図である。 本発明の一実施形態による、読み出しコマンドの一部として実現されるアドレス空間選択コマンドを示す図である。 本発明の一実施形態によるメモリシステムを示す概略図である。 本発明の一実施形態による図７のメモリシステムの波形を示す図である。 本発明の一実施形態による、ＦＩＦＯバッファからのＥＣＣ取り出しコマンドを示す図である。 本発明の実施形態による、図２のメモリシステムと図７のメモリシステムとの間の性能比較を示す図である。 本発明の一実施形態によるメモリを示す概略図である。 本発明の実施形態による、ＥＣＣを用いてメモリを動作させるための方法の実施形態を示すフローチャートである。 本発明の実施形態による、ＥＣＣを用いてメモリを動作させるための方法の実施形態を示すフローチャートである。
異なる図における対応する番号および符号は、全体として、別様の指示がない限り、対応する部分を指すものとする。図は、好ましい実施形態の重要な態様を明確に示すために描いているものであり、必ずしも縮尺通りに描かれているわけではない。
開示する実施形態の構成および使用を以下にて詳細に説明する。ただし、本発明が多様な特定のコンテキストにおいて具現化可能である多数の適用可能な発明のコンセプトを提供することを理解されたい。ここで論じる特定の実施形態は、本発明を構成しかつ使用する特定の手法の例示に過ぎず、本発明の範囲を限定するものではない。
以下の説明は、本説明による複数の例示的な実施形態の詳細な理解を提供するための様々な特定の詳細を示すものである。これらの実施形態は、特定の詳細のうちの１つもしくは複数を用いずに、または他の方法、構成要素、材料などを用いて、達成することができる。別の事例においては、実施形態の種々の態様を不明瞭にしないよう、公知の構造、材料または動作を詳細には図示せずもしくは説明しない。本明細書において「一実施形態」なる記述は、当該実施形態に関連して説明する特定の構成、構造または特徴が少なくとも１つの実施形態に含まれることを示している。したがって、本明細書の種々の個所に登場しうる「１つの実施形態において」のような語句も、必ずしも厳密に同一の実施形態を表すとは限らない。さらに、特定の形態、構造または特徴を、１つまたは複数の実施形態において任意の適切な形式で組み合わせることもできる。
本発明の実施形態を、特定のコンテキスト、例えば低電力通信のための二重データレート（ＤＤＲ）４（ＬＰＤＤＲ４）に準拠したＥＣＣケイパビリティを有するフラッシュメモリに則して説明する。いくつかの実施形態は、ＬＰＤＤＲ４規格との（例えば完全な）互換性を有することなく、かつ／または他の規格に準拠しながら、または任意の特定の規格に（例えば完全に）準拠することなく、実現可能である。いくつかの実施形態は、他のタイプのメモリ技術を用いて、例えば揮発性メモリおよび他のタイプの不揮発性メモリを用いて、実現することができる。
通信規格は、一般に、特定の技術の採用を容易にするために使用される。デジタル通信規格は、情報の交換のための規則のセット、例えば、デジタル通信線と、当該デジタル通信線において例えばデバイスとのインタフェースを形成するために搬送されるデジタル信号の関連する特性（例えば方向、搬送されているデータのタイプ、タイミング要件など）と、のセットを規定するものとすることができる。
デジタル通信規格の例として、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４、ＤＤＲ５、ＬＰＤＤＲ（１）、ＬＰＤＤＲ２、ＬＰＤＤＲ３、ＬＰＤＤＲ４、ＬＰＤＤＲ４、ＬＰＤＤＲ４Ｘ、ＬＰＤＤＲ５、ＬＰＤＤＲ５Ｘ、Ｉ２Ｃ、ＵＳＢ３．２（またはこれ以前のもの）などが挙げられる。
通信規格は標準化機構によって公開されているものであってよい。標準化機構の例には、ＪＥＤＥＣ、ＩＥＥＥ、ＩＳＯ、ＵＳＢ－ＩＦが含まれる。いくつかの事例では、企業などの非標準化機構が、後に業界標準として採用されうる通信プロトコル仕様（例えば、Ｐｈｉｌｌｉｐｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ社が最初に公開したＩ２Ｃ仕様）を公開することもある。
例えば、２０１４年８月に公開され、第ＪＥＳＤ２０９－４号に関連付けられている低電力通信のための二重データレート４（ＬＰＤＤＲ４）は、シンクロナスＤＲＡＭとのインタフェース形成／通信のためにＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ（ＪＥＤＥＣとも称される）によって規定された規格である。ＬＰＤＤＲ４はＥＣＣを本来はサポートしていない。
本発明の一実施形態において、不揮発性メモリ、例えばフラッシュメモリは、データおよび関連するＥＣＣを記憶する。不揮発性メモリは、ＬＰＤＤＲ４メモリコントローラが不揮発性メモリの読み出し動作を実行して、メモリコントローラのハードウェア変更を必要とすることなく、例えばＥＣＣを読み出す追加の通信線を必要とすることなしに、不揮発性メモリからＤＱ線を介して読み出しデータおよび関連するＥＣＣを取り出すことを可能にする。いくつかの実施形態では、読み出し動作後、多目的コマンド（ＭＰＣ）を使用して、ＤＱ線路を介してＥＣＣが取り出される。いくつかの実施形態では、ＬＰＤＤＲ４規格によって規定された１つまたは複数の予約ビットまたは未使用ビットが、読み出し動作によってアクセスされるアドレス空間の選択（例えばデータ空間またはＥＣＣ空間のいずれか）に使用される。いくつかの実施形態では、１つまたは複数の予約ビットまたは未使用ビットは、ＬＰＤＤＲ４規格の予約レジスタ内に配置されている。いくつかの実施形態では、１つまたは複数の予約ビットまたは未使用ビットは、ＬＰＤＤＲ４規格によって規定された標準コマンドの一部であり、例えば動作開始コマンドまたは読み出しコマンドの一部である。
図１には、本発明の一実施形態によるメモリシステム１００の概略図が示されている。メモリシステム１００は、メモリコントローラ１０２およびメモリ１３２を含む。メモリコントローラ１０２は、ＤＤＲ物理層（ＤＤＲ ＰＨＹ）１０４およびＤＤＲコントローラ１０６を含む。メモリ１３２は、ＤＤＲ物理層（ＤＤＲ ＰＨＹ）１３４、データメモリアレイ１３６、ＥＣＣメモリアレイ１３８およびデータフローコントローラ１４０を含む。いくつかの実施形態では、メモリシステム１００は、ＬＰＤＤＲ４規格との互換性を有し、かつこれに準拠している。
図１に示されているように、いくつかの実施形態では、ＤＤＲ ＰＨＹ１０４およびＤＤＲ ＰＨＹ１３４は、データ入出力（ＤＱ）線、データストローブ（ＤＱＳ）線、コマンド／アドレス（ＣＡ）線、クロック（ＣＫ）線およびチップ選択（ＣＳ）線に接続されている（図示されていない他の線がＤＤＲ ＰＨＹ１０４とＤＤＲ ＰＨＹ１３４とを接続していてもよい）。ＣＡおよびＣＳは、（例えばＣＫ線に基づいて）ＤＤＲ ＰＨＹ１３４にコマンドを供給するために使用されうる。ＤＱ線およびＤＱＳ線は、それぞれ双方向データバスのデータ線およびデータストローブ線である。
いくつかの実施形態では、ＤＤＲ ＰＨＹ１０４は、ＤＤＲ ＰＨＹ１３４に対し、コマンドアドレス信号ＣＡ、クロック信号ＣＫおよびチップ選択信号を供給する。データ信号ＤＱおよびデータストローブ信号ＤＱＳは、それぞれ、メモリコントローラ１０２がメモリ１３２への書き込みを行っているかまたはメモリ１３２からの読み出しを行っているかに応じて、ＤＤＲ ＰＨＹ１０４によってまたはＤＤＲ ＰＨＹ１３４によって供給可能である。
いくつかの実施形態では、データメモリアレイ１３６は、データを記憶するように構成されている（例えばＤＱ線を介してメモリコントローラ１０２により書き込まれる）。
いくつかの実施形態では、メモリ１３２は、例えば各メモリバンク内に実現された複数のデータメモリアレイ１３６を含み、ここで、バンクの選択は、バンクアドレスビス（例えばＬＰＤＤＲ４規格によって規定されている読み出しコマンドまたは動作開始コマンドのビットＢＡ０，ＢＡ１，およびＢＡ２など）によって制御可能である。
いくつかの実施形態では、ＥＣＣメモリアレイ１３８は、データメモリアレイ１３６に記憶されたデータに関連付けられたＥＣＣを記憶するように構成されている。例えば、いくつかの実施形態では、ＥＣＣメモリアレイ１３８は、データメモリアレイ１３６と同数のアドレスを含むことができ、メモリアレイ１３６の同じアドレスに記憶されたデータに対応するＥＣＣを各アドレスに記憶することができる。他の実現形態も可能である。
いくつかの実施形態では、ＥＣＣメモリアレイ１３８は、データメモリアレイ１３６より小さくてよい。例えば、６４ビットのデータごとに８個のＥＣＣビットが使用される実施形態では、ＥＣＣメモリアレイ１３８は、例えば、アドレスを同数としたとき、データメモリアレイ１３６より８倍小さくすることができる。
いくつかの実施形態では、メモリアレイ１３６および１３８を、例えばＮＯＲフラッシュまたはＮＡＮＤフラッシュなどのフラッシュメモリと共に実現することができる。ノンフラッシュメモリ、例えば揮発性メモリを使用するなどの他の実現形態も可能である。
いくつかの実施形態では、ＤＤＲ ＰＨＹ１０４および１３４は、それぞれ例えばＣＡ線、ＣＳ線およびＣＫ線を用いてコマンドを送受信するように構成されており、また、ＤＱ線およびＤＱＳ線を用いてデータを送受信することができる。いくつかの実施形態では、ＤＤＲ ＰＨＹ１０４および１３４は、当該技術分野において公知の任意の手法で実現することができる。例えば、いくつかの実施形態では、ＤＤＲ ＰＨＹ１０４および／または１３４は、ＬＰＤＤＲ４規格に準拠するかまたはＬＰＤＤＲ４規格との互換性を有することができる。
いくつかの実施形態では、ＤＤＲコントローラ１０６は、例えば、ＤＤＲ ＰＨＹ１０４を用いてデータを読み出すためまたは書き込むために、メモリ１３２を動作させるように構成されている。いくつかの実施形態では、ＤＤＲコントローラ１０６は、メモリに記憶された命令を実行することのできる汎用のまたはカスタムのコントローラまたはプロセッサによって実現可能である。いくつかの実施形態では、ＤＤＲコントローラ１０６を、ステートマシンを用いて実現することができる。他の実現形態も可能である。
いくつかの実施形態では、メモリコントローラ１０２は、スタンドアローンのコントローラとして、例えば集積回路（ＩＣ）内に実現されている。いくつかの実施形態では、メモリコントローラ１０２は、他の回路、例えばマイクロコントローラ、ＡＤＣ、ＤＡＣなどを含むシステムオンチップ（ＳｏＣ）などのＩＣ内に実現されている。
いくつかの実施形態では、メモリ１３２は、単一のダイまたは複数のダイを含みうる単一のＩＣ内に実現されている。いくつかの実施形態では、メモリ１３２は、複数のＩＣを用いて実現することができる。
いくつかの実施形態では、ＤＱ線は、１つまたは複数のＤＱＳ線に基づいて、メモリコントローラ１０２とメモリ１３２との間でデータを伝送するための双方向線である。いくつかの実施形態では、ＤＱＳ線は、読み出し動作または書き込み動作のためにＤＱ線のデータのストローブに使用される双方向クロック線である。例えば、いくつかの実施形態では、読み出し動作中、ＤＤＲ ＰＨＹ１３４は、ＤＱＳ線のクロック信号にエッジ整合されたＤＱ線を介して読み出しデータが供給される間、ＤＱＳ線を介してクロック信号を供給する。いくつかの実施形態では、書き込み動作中、ＤＤＲ ＰＨＹ１０４は、ＤＱＳ線のクロック信号にエッジ整合されたＤＱ線を介して書き込みデータが供給される間、ＤＱＳ線を介してクロック信号を供給する。
いくつかの実施形態は、ＤＱ線のグループごとに１対の差動ＤＱ線を含んでいる。例えば、いくつかの実施形態では、差動クロックを搬送する一対のＤＱＳ線が、８ビットバイトレーン（ＤＱ）ごとに設けられている。例えば、いくつかの実施形態では、各通信チャネルが、１６ビットのデータ（上位バイトに関連付けられた８ビットと下位バイトに関連付けられた８ビット）を搬送する１６個のＤＱ線と、上位バイトおよび下位バイトのそれぞれに対する差動クロックを搬送する２対のＤＱＳ線と、を含む。他の実現形態も可能である。例えば４個、８個、３２個および６４個のＤＱ線を有する実施形態も可能である。
いくつかの実施形態では、ＣＳ線およびＣＡ線は、例えば（例えば差動）ＣＫ線に基づいて（例えばＣＫ線に供給されるクロック信号に基づいて）、メモリ１３２にコマンドを供給するために使用される。ＣＳ線およびＣＡ線を使用して供給されうる可能なコマンドの例には、読み出しコマンド、書き込みコマンド、多目的コマンド（ＭＰＣ）および（例えばＬＰＤＤＲ４規格に規定されている）動作開始コマンドが含まれる。例えば、いくつかの実施形態では、例えばバンクおよびアドレスの選択を提供するために、任意の読み出しコマンドまたは書き込みコマンドの前に、動作開始コマンドが使用される。いくつかの実施形態では、（単一読み出し動作またはバースト読み出し動作でありうる）読み出しコマンドは、メモリ１３２に、以前の動作開始コマンドを使用して選択されたアドレスおよびバンクに関連付けられたデータをＤＱ線へ供給させるためのものである。いくつかの実施形態では、（単一書き込み動作またはバースト書き込み動作でありうる）書き込みコマンドは、メモリ１３２に、以前の動作開始コマンドで選択されたアドレスおよびバンクに関連付けられたデータメモリストレージにＤＱ線からのデータを記憶させるためのものである。いくつかの実施形態では、ＭＰＣコマンドは、メモリ１３２に、１つまたは複数のトレーニングモードにアクセスさせるためのものである。
いくつかの実施形態は、通信チャネルあたり６個のＣＡ線、１個のＣＳ線および差動クロックＣＫ線を含む。他の実現形態も可能である。
いくつかの実施形態では、データフローコントローラ１４０は、ＤＤＲ ＰＨＹ１３４に、ＤＱ線を使用して、読み出しコマンド中に読み出されたデータに関連付けられたＥＣＣ値を供給させるように構成されており、ここで、ＥＣＣ値はＥＣＣメモリアレイ１３８に記憶されている。いくつかの実施形態では、データフローコントローラ１４０は、読み出しコマンドに応答して、ＤＤＲ ＰＨＹ１３４にＥＣＣ値を供給させるように構成されたステートマシンを含む。いくつかの実施形態では、データフローコントローラ１４０は、メモリ内で命令を実行するように構成された汎用のまたはカスタムのコントローラまたはプロセッサを含む。他の実現形態も可能である。
データメモリアレイ１３６とＥＣＣメモリアレイ１３８とが２つの別個のアレイとして図示されているが、いくつかの実施形態では、データメモリアレイ１３６およびＥＣＣメモリアレイ１３８は同じメモリアレイの一部である。例えば、いくつかの実施形態では、データおよび関連するＥＣＣ値が単一のアレイ内で交互配置される。他の実現形態も可能である。
図２には、本発明の一実施形態によるメモリシステム２００の概略図が示されている。メモリシステム２００は、メモリコントローラ２０２およびメモリ２３２を含む。メモリコントローラ２０２は、ＤＤＲ ＰＨＹ１０４およびＤＤＲコントローラ２０６を含む。メモリ２３２は、ＤＤＲ ＰＨＹ１３４、データフローコントローラ２４０およびメモリストレージ２３７を含む。メモリストレージ２３７は、データメモリアレイ１３６およびＥＣＣメモリアレイ１３８を含む。データフローコントローラ２４０は、ステートマシン２３４およびマルチプレクサ（ＭＵＸ）２３６を含む。メモリ１３２がメモリ２００として実現されてよい。データフローコントローラ１４０がデータフローコントローラ２４０として実現されてよい。メモリコントローラ１０２がメモリコントローラ２０２として実現されてよい。ＤＤＲコントローラ１０６がＤＤＲコントローラ２０６として実現されてよい。
いくつかの実施形態では、メモリシステム２００は、ＬＰＤＤＲ４規格との互換性を有し、かつこれに準拠している。
通常動作中、メモリコントローラ２０２が読み出しコマンドを発すると、ＤＤＲ ＰＨＹ１３４は、ＭＵＸ２３６の出力に依存して、アレイ１３６または１３８からＤＱ線にデータを供給する。ＭＵＸ２３６は、アドレス空間選択信号ＡＳＳＥＬに基づいて、データメモリアレイ１２６またはＥＣＣメモリアレイ１３８からデータバスＤ２３６にデータを供給するかどうかを選択する。いくつかの実施形態では、ステートマシン２３４は、読み出しコマンド中または読み出しコマンドの前にＣＡ線および／またはＣＳ線において受信された１つまたは複数のビットに基づいて、アドレス空間選択信号ＡＳＳＥＬの状態を決定する。例えば、いくつかの実施形態では、メモリ２３２への読み出しコマンドの送信前に、ＤＤＲコントローラ２０６が、アドレス空間信号ＡＳＳＥＬの状態を選択するコマンド（例えば動作開始コマンド）を送信する。いくつかの実施形態では、ＤＤＲコントローラ２０６が、読み出しコマンドのビットを使用してアドレス空間信号ＡＳＳＥＬの状態を選択する。
ステートマシン２３４は、（ＣＡ線およびＣＳ線から受信されたデータに基づいて）ＤＤＲ ＰＨＹ１３４からコマンドおよびアドレスの詳細を受信し、このようにして受信されたコマンドに基づいて、ＭＵＸ２３６、データメモリアレイ１３６およびＥＣＣメモリアレイ２３８を制御するように構成されている。いくつかの実施形態では、ステートマシン２３４は、論理ゲートおよびフリップフロップを使用して実現することができる。いくつかの実施形態では、ステートマシン２３４はプログラミング可能であってよい。他の実現形態も可能である。
いくつかの実施形態では、バスＤ２３４は、受信されたコマンドに関する詳細、例えばコマンドのタイプ（例えば読み出し、書き込み、ＭＰＣなど）および関連するパラメータ（例えばＢＬ、ＡＰなど）ならびにアドレシングの詳細、例えば行／列アドレスおよびバンクアドレスを搬送する。
いくつかの実施形態では、バスＤ２３７がメモリアドレス（例えば行／列アドレス、バンクアドレス）と（例えば１つまたは複数の制御信号を用いて）命令とを搬送し、これによりデータの記憶または伝送が行われる。
いくつかの実施形態では、バスＤ１３６が、バスＤ２３７から受信されたメモリアドレスに関連付けられたデータメモリアレイ１３６からのデータを搬送する。いくつかの実施形態では、バスＤ１３８が、バスＤ２３７から受信されたメモリアドレスに関連付けられたＥＣＣメモリアレイ１３８からのデータを搬送する。
いくつかの実施形態では、信号ＡＳＳＥＬが、メモリ２３２のレジスタ内のアドレス空間選択ビットに割り当てられている。アドレス空間選択ビットがアサートされると（例えば論理１）、ＥＣＣメモリ空間が選択され、アドレス空間選択ビットがデアサートされると（例えば論理０）、データメモリ空間が選択される。いくつかの実施形態では、例えばＣＡ線、ＣＳ線およびＣＫ線を使用して受信されたコマンドにより（例えば受信されたコマンドの内容に基づいて）、アドレス空間選択ビットがアサートまたはデアサートされるようにすることができる。
図３には、本発明の一実施形態によるメモリシステム２００の波形３００が示されている。図３は、図２を考慮して理解することができる。
図３に示されているように、時点ｔ１で、メモリコントローラ２０２は、ＣＡ線、ＣＳ線およびＣＫ線を使用して第１のコマンドＣＭＤ１をメモリ２３２へ送信し、ここで、コマンドＣＭＤ１は、ＭＵＸ２３６にデータメモリアレイ１３６からのデータを供給させる信号ＡＳＳＥＬをデアサートさせるための１つまたは複数のビット（例えば論理０）を含む。時点ｔ２で、メモリコントローラ２０２は、ＣＡ線、ＣＳ線およびＣＫ線を使用して読み出しコマンドＲＤをメモリ２３２へ送信する。コマンドＣＭＤ１が信号ＡＳＳＥＬをデアサートさせたので、ＭＵＸ２３６は読み出しコマンドＲＤの受信に応答してデータメモリアレイ１３６からデータを供給し、次いで、このデータが、時点ｔ３から、ＤＱ線およびＤＱＳ線を使用してメモリコントローラ２０２へ伝送される。
時点ｔ４で読み出し動作が終了した後、メモリコントローラ２０２は、ＣＡ線、ＣＳ線およびＣＫ線を使用して第２のコマンドＣＭＤ２をメモリ２３２へ送信し、ここで、コマンドＣＭＤ２は、ＭＵＸ２３６にＥＣＣメモリアレイ１３８からのデータを供給させるための信号ＡＳＳＥＬをアサートする１つまたは複数のビット（例えば論理１）を含む。時点ｔ５で、メモリコントローラ２０２は、ＣＡ線、ＣＳ線およびＣＫ線を使用して、読み出しコマンドＲＤをメモリ２３２へ送信する。コマンドＣＭＤ２が信号ＡＳＳＥＬをアサートさせたので、ＭＵＸ２３６が読み出しコマンドＲＤの受信に応答してＥＣＣメモリアレイ１３８からのデータを供給し、次いで、このデータが時点ｔ６からＤＱ線およびＤＱＳ線を使用してメモリコントローラ２０２へ伝送される。
いくつかの実施形態では、時点ｔ５から伝送される読み出しコマンドＲＤは、時点ｔ６から伝送されるＥＣＣが時点ｔ３から伝送されるデータに関連付けられるよう、時点ｔ２から伝送される読み出しコマンドＲＤと同じアドレスに関連付けられる。いくつかの実施形態では、時点ｔ６から伝送されるＥＣＣデータは、時点ｔ３から伝送されるデータに関連付けられない（例えば異なるアドレスに関連付けられうる）。
図２および図３には、ＥＣＣメモリ空間を選択するアサート信号ＡＳＳＥＬが論理１に対応し、データメモリ空間を選択するデアサート信号ＡＳＳＥＬが論理０に対応する実施形態が示されているが、反対の極性も使用可能であることが理解される。
図４のＡには、本発明の一実施形態によるコマンドＣＭＤ１およびＣＭＤ２の可能な実現形態が示されている。図４のＢおよびＣには、本発明の一実施形態による、図４のＡに示されているコマンドＣＭＤ１およびＣＭＤ２にそれぞれ関連付けられる波形が示されている。図４のＡ～Ｃに示されている実施形態では、通信チャネルごとに、６個のＣＡ線、１個のＣＳ線および差動クロックＣＫ線が使用されている（簡明性のために、図４のＢおよびＣには差動クロックＣＫ線の１つのクロック信号のみを示している）。他の実現形態も可能である。メモリシステム２００は、図４のＡ～Ｃに示されているように、コマンドＣＭＤ１およびＣＭＤ２を実現可能である。
図４のＡ～Ｃに示されているように、いくつかの実施形態では、コマンドは、ＣＳ線のハイ状態の間およびＣＳ線のロー状態の間に伝送されるビットによって形成されている。
図３によれば、いくつかの実施形態では、図４のＡ～Ｃに示されているコマンドＣＭＤ１およびＣＭＤ２が使用される場合、コマンドＣＭＤ１の後かつ時点ｔ２の前に動作開始コマンドを伝送し、コマンドＣＭＤ２の後かつ時点ｔ５の前に動作開始コマンドを伝送する。いくつかの実施形態では、このような動作開始コマンドが、図５に示されているようにビット５０２をドントケアとして（ローまたはハイで）実現されうる。いくつかの実施形態では、ＣＡＳ－２および非選択コマンド（図示せず）などの他のコマンドも、時間ｔ１～ｔ７の間に伝送することができる。
いくつかの実施形態では、図４のＡ～Ｃに示されているようにコマンドＣＭＤ１およびＣＭＤ２を実現することにより、ＬＰＤＤＲ４規格との互換性を維持することが有利に可能となる一方、ＬＰＤＤＲ４では、コマンドがＭＰＣコマンドの一部である予約コマンド（ＲＦＵ）として図４のＡ～Ｃに示されているように規定されるので、ＤＱ線およびＤＱＳ線を用いたＥＣＣ値の伝送が可能となる。他のコマンドも使用可能である。例えば、いくつかの実施形態では、図４のＡおよびＢにコマンドＣＭＤ２として示されているコマンドをコマンドＣＭＤ１として使用し、図４のＡおよびＣにコマンドＣＭＤ１として示されているコマンドをコマンドＣＭＤ２として使用することもできる。いくつかの実施形態では、ＣＭＤ１およびＣＭＤ２は、例えばＭＲ２６などのＬＰＤＤＲ４規格のＭｏｄｅ Ｒｅｇｉｓｔｅｒ Ｗｒｉｔｅ（ＭＲＷ）コマンドの一部として実現することができる。
いくつかの実施形態では、コマンドＣＭＤ１およびＣＭＤ２は、動作開始コマンドを使用して実現される。例えば図５には、本発明の一実施形態による、動作開始コマンドの一部として実現されたコマンドＣＭＤ１およびＣＭＤ２とが示されている。図５に示されている実施形態は、通信チャネルごとに６個のＣＡ線、１個のＣＳ線および差動クロックＣＫ線を使用しており、ここで、６個のＣＡ線からのデータは、例えば図４のＢおよびＣに示されているのと同様に、ＣＳ線のハイ状態中に伝送され、次いでＣＳ線のロー状態中に伝送される。他の実現形態も可能である。メモリシステム２００は、図５に示されているように、コマンドＣＭＤ１およびＣＭＤ２を実現することができる。
図５に示されているように、いくつかの実施形態では、動作開始コマンドは、ＣＳ線の２サイクルにおけるＣＳ線のハイ状態中およびロー状態中に伝送されるビットによって形成される（コマンドＡＣＴ－１およびこれに続くコマンドＡＣＴ－２が動作開始コマンドを形成している）。
図５に示されているように、動作開始コマンドは、ビットＢＡ０～ＢＡ２（アドレシングされるメモリバンクを示す）およびビットＲ０～Ｒ１５（例えば後続の読み出しコマンド中に使用されるメモリ行アドレスを示す）を含んでいる。図５に示されているように、いくつかの実施形態では、ビット５０２は、信号ＡＳＳＥＬの状態を示すために使用されている。例えば、メモリコントローラ２０２は、ＥＣＣメモリアレイ１３８からＥＣＣデータを読み出す読み出しコマンドに先行する動作開始コマンド中、（例えばハイ）ビット５０２をアサートし、データメモリアレイ１３６からデータを読み出す読み出しコマンドに先行する動作開始コマンド中、（例えばロー）ビット５０２をデアサートする。
いくつかの実施形態では、図５に示されているようにコマンドＣＭＤ１およびＣＭＤ２を実現することにより、有利には、ＬＰＤＤＲ４規格との互換性を維持しつつ、ＤＱ線およびＤＱＳ線（例えばここではＤＱ線はデータを搬送し、ＤＱＳ線は当該データに関連付けられたクロックを搬送する）を使用したＥＣＣ値の伝送が可能となる。なぜなら、ＬＰＤＤＲ４では、ビット５０２が規定状態（ローまたはハイ）を有するもののこれに機能を関連させないことが要求されるビットとして規定されているからである。
いくつかの実施形態では、動作開始コマンドの他のビットが、信号ＡＳＳＥＬの状態を設定するために使用されうる。例えば、メモリ２３２が、２個のダイを含みかつ１個のダイあたり２個のチャネルおよび１個のチャネルあたり８個のバンクを有する４Ｇｂメモリである実施形態では、ビットＲ１４～Ｒ１５は使用されない。この種のいくつかの実施形態では、ビットＲ１４～Ｒ１５のうちの１つを使用して、（例えばビット５０２に関して説明したのと同様の方式で）信号ＡＳＳＥＬの状態を設定することができる。別の例として、メモリ２３２が８個のバンクに分散されている２５６Ｍｂのメモリである実施形態では、ビットＲ１１～Ｒ１５が使用されない。この種のいくつかの実施形態では、ビットＲ１１～Ｒ１５のうち１つを用いて信号ＡＳＳＥＬの状態を設定することができる。
いくつかの実施形態では、動作開始コマンドの未使用ビット（例えば動作開始コマンドの未使用のＲビット）を使用して（ＥＣＣアドレス空間とデータアドレス空間との間の）アドレス空間を選択することにより、有利には、ＬＰＤＤＲ４規格との互換性を維持しつつ、ＤＱ線およびＤＱＳ線を使用したＥＣＣ値の伝送が可能となる。
いくつかの実施形態では、コマンドＣＭＤ１およびＣＭＤ２は、読み出しコマンドを使用して実現される。例えば、いくつかの実施形態では、時点ｔ２および時点ｔ５で発生する読み出しコマンドＲＤを、それぞれ時点ｔ１および時点ｔ４でＣＭＤ１およびＣＭＤ２を実行する代わりに、それぞれＣＭＤ１およびＣＭＤ２に置き換えることができる。
図６には、本発明の一実施形態による読み出しコマンドの一部として実現されたコマンドＣＭＤ１およびＣＭＤ２が示されている。図６に示されている実施形態は、通信チャネルごとに６個のＣＡ線、１個のＣＳ線および差動クロックＣＫ線を使用しており、ここで、６個のＣＡ線からのデータは、ＣＳ線のハイ状態中およびその後のＣＳ線のロー状態中に、例えば図４のＢおよびＣに示されているのと同様に伝送される。他の実現形態も可能である。メモリシステム２００は、図６に示されているようにコマンドＣＭＤ１およびＣＭＤ２を実現可能である。
図６に示されているように、いくつかの実施形態では、読み出しコマンドは、ＣＳ線のハイ状態中およびロー状態中に伝送されるビットによって形成される。
図６に示されているように、読み出しコマンドは、（アドレシングすべきメモリバンクを示す）ビットＢＡ０～ＢＡ２、読み出しバースト長（例えば１６または３２）を制御するビットＢＬ、オートプリチャージ機能を制御するビット、および、コマンドＣＡＳ－２のビットＣ８～Ｃ０（図示せず）と共にアドレシングすべき列アドレスを形成するビットＣ９を含む。図６に示されているように、いくつかの実施形態では、ビット６０２は、信号ＡＳＳＥＬの状態を示すために使用されている。例えば、メモリコントローラ２０２は、ＥＣＣメモリアレイ１３８からＥＣＣデータを読み出す読み出しコマンド中、（例えばハイ）ビット６０２をアサートし、データメモリアレイ１３６からデータを読み出す読み出しコマンド中、（例えばロー）ビット６０２をデアサートする。
いくつかの実施形態では、図６に示されているようにコマンドＣＭＤ１およびＣＭＤ２を実現することにより、有利には、ＬＰＤＤＲ４規格との互換性を維持しつつ、ＤＱ線およびＤＱＳ線（例えばここではＤＱ線はデータを搬送し、ＤＱＳ線は当該データに関連付けられたクロックを搬送しうる）を使用したＥＣＣ値の伝送が可能となる。なぜなら、ＬＰＤＤＲ４では、ビット６０２が規定状態（ローまたはハイ）を有するもののこれに機能を関連させないことが要求されるビットとして規定されているからである。
いくつかの実施形態では、読み出しコマンドの他のビットを、信号ＡＳＳＥＬの状態を設定するために使用することができる。例えば、バースト長機能をディスエーブルにする実施形態では、ビットＢＬを使用して、（例えばビット５０２に関して説明したのと同様の方式で）信号ＡＳＳＥＬの状態を設定することができる。オートプリチャージ機能をディスエーブルにする実施形態（例えばオートプリチャージ機能を使用できない不揮発性メモリの実施形態）では、ビットＡＰを使用して、（例えばビット５０２に関して説明したのと同様の方式で）信号ＡＳＳＥＬの状態を設定することができる。
いくつかの実施形態では、読み出しコマンドの未使用ビット（例えば未使用の機能に対応するビット）を使用して（ＥＣＣアドレス空間とデータアドレス空間との間の）アドレス空間を選択することにより、有利には、ＬＰＤＤＲ４規格との互換性を維持しつつ、ＤＱ線およびＤＱＳ線を用いたＥＣＣ値の伝送が可能となる。
いくつかの実施形態の利点には、同じデータバス（例えばＤＱ線およびＤＱＳ線）を使用した読み出しデータに関連付けられたＥＣＣ値の（例えば不揮発性）メモリによる供給が含まれ、これにより有利には、（ＥＣＣの供給によって）メモリの信頼性を増大させつつ、（メモリおよび／またはメモリコントローラに追加のピンを必要としうる）ＥＣＣ値の供給のための付加的な通信線の使用が回避される。
いくつかの実施形態の利点には、（例えば不揮発性）メモリの、ＬＰＤＤＲ４規格との互換性を維持し、ＬＰＤＤＲ４規格への準拠を可能にしつつ、読み出しデータに関連付けられたＥＣＣ値を供給することが含まれ、これにより有利には、ハードウェアの変更を行わずにＬＰＤＤＲ４メモリコントローラの再使用が可能となる（いくつかの実施形態では、わずかなファームウェア変更を実行するのみで、ＬＰＤＤＲ４メモリコントローラをＤＱ線およびＤＱＳ線を介してＥＣＣ値を取り出すコマンドに適合させることができる）。
図７には、本発明の一実施形態による、メモリシステム７００の概略図が示されている。メモリシステム７００は、メモリコントローラ７０２およびメモリ７３２を含む。メモリコントローラ７０２は、ＤＤＲ ＰＨＹ１０４およびＤＤＲコントローラ７０６を含む。メモリ７３２は、ＤＤＲ ＰＨＹ１３４、データフローコントローラ７４０およびメモリストレージ２３７を含む。データフローコントローラ７４０は、ステートマシン７３４および先入れ先出しバッファ（ＦＩＦＯバッファ）７３６を含む。メモリ１３２をメモリ７３２として実現することができる。データフローコントローラ１４０をデータフローコントローラ７４０として実現することができる。メモリコントローラ１０２をメモリコントローラ７０２として実現することができる。ＤＤＲコントローラ１０をＤＤＲコントローラ７０６として実現することができる。
いくつかの実施形態では、メモリシステム７００は、ＬＰＤＤＲ４規格との互換性を有し、かつこれに準拠する。
メモリシステム７００はメモリシステム２００と同様に動作する。ただし、メモリシステム７００は、読み出しコマンドに応答して、ＦＩＦＯバッファ７３６を使用してＥＣＣ値を一時的に記憶する。例えば、いくつかの実施形態では、読み出しコマンドの受信に応答して、メモリ７３２は、データメモリアレイ１３６から要求されたデータを供給し、関連するＥＣＣ値をＥＣＣメモリアレイ１３８からＦＩＦＯバッファ７３６へ（例えば自動的にかつ／または同時に）供給する。後続のコマンドでは、メモリコントローラ７０２が、ＤＱ線およびＤＱＳ線を使用して、ＤＤＲ ＰＨＹ１３４によって供給可能なデータをＦＩＦＯバッファ７３６から要求することができる。
ステートマシン７３４は、（ＣＡ線およびＣＳ線から受信されたデータに基づいて）ＤＤＲ ＰＨＹ１３４からコマンドおよびアドレスの詳細を受信し、読み出しコマンドの受信に応答して、データメモリアレイ１３６からＤＤＲ ＰＨＹ１３４へ、またＥＣＣメモリアレイ１３８からＦＩＦＯバッファ７３６へ、データを転送させるように構成されている。ステートマシン７３４はまた、ＦＩＦＯ読み出しコマンドに応答して、ＦＩＦＯバッファ７３６からＤＤＲ ＰＨＹ１３４へデータを転送させるように構成されている。いくつかの実施形態では、ステートマシン７３４は、論理ゲートおよびフリップフロップを使用して実現されうる。いくつかの実施形態では、ステートマシン７３４は、プログラミング可能であってよい。他の実現形態も可能である。
いくつかの実施形態では、バスＤ７３４は、ＦＩＦＯバッファ７３６に、バスＤ７３６を介してＦＩＦＯバッファ７３６に記憶されたデータ（例えばＥＣＣ値）を伝送させるための制御信号を搬送する。
いくつかの実施形態では、バスＤ７３６は、ＦＩＦＯバッファ７３６からのデータを搬送する。
いくつかの実施形態では、付加的なＭＵＸ（７３７）が、第１の入力端および第２の入力端でバスＤ１３６およびＤ７３６を受信し、ステートマシン７３４からの出力に基づいて、選択された出力を（例えばＭＵＸ２３６と同様の方式で）ＤＤＲ ＰＨＹ１３４に選択的に供給し、ここで、ステートマシン７３４は、ＭＵＸ２３６に、読み出し要求の受信に応答してバスＤ１３６を選択させ、ＦＩＦＯ読み出し要求の受信に応答してバスＤ７３６を選択させる。いくつかの実施形態では、こうした選択をＤＤＲ ＰＨＹ１３４内で実行し、ＭＵＸ７３７を省略するかまたはこれをＤＤＲ ＰＨＹ１３４内に実現することもできる。
いくつかの実施形態では、ＦＩＦＯバッファ７３６は、ＥＣＣメモリアレイ１３８からのＥＣＣ値を記憶するように構成されている。いくつかの実施形態では、ＦＩＦＯバッファ７３６はまた、ＭＰＣベースのトレーニングに関連付けられたデータを記憶するように構成されている。いくつかの実施形態では、ＦＩＦＯバッファ７３６は、当該技術分野で公知の任意の形式で実現することができる。
図８には、本発明の一実施形態によるメモリシステム７００の波形８００が示されている。図８は、図７を考慮して理解することができる。
メモリコントローラ７０２は、図８に示されているように、時点ｔ１１において、ＣＡ線、ＣＳ線およびＣＫ線を使用してメモリ７３２に読み出しコマンドＲＤを送信する。読み出しコマンドＲＤの受信に応答して、ステートマシン７３４が、データメモリアレイ１３６に、要求された読み出しデータをＤＤＲ ＰＨＹ１３４へと供給させ、次いで、ＤＤＲ ＰＨＹ１３４が、時間ｔ１２からＤＱ線およびＤＱＳ線を使用して要求された読み出しデータを伝送する。読み出しコマンドＲＤの受信に応答して、ステートマシン７３４はまた、ＥＣＣメモリアレイ１３８からＦＩＦＯバッファ７３６へ、要求された読み出しデータに関連付けられたＥＣＣ値をコピーさせる。いくつかの実施形態では、ＥＣＣ値のコピーは、時点ｔ１２から時点ｔ１３までの間に行われる。いくつかの実施形態では、ＥＣＣ値のコピーは、時点ｔ１２の前に行われる。
時点ｔ１３で読み出し動作が終了した後、メモリコントローラ７０２は、ＣＡ線、ＣＳ線およびＣＫ線を使用して、ＦＩＦＯバッファ７３６からの読み出しを要求するＦＩＦＯ読み出し要求を含むコマンドＣＭＤ３をメモリ２３２へ送信する。ＦＩＦＯ読み出し要求に応答して、ステートマシン７３４は、ＦＩＦＯバッファ７３６に、記憶されているＥＣＣ値をＤＤＲ ＰＨＹ１３４へと供給させ、次いでこのＥＣＣ値がＤＱ線およびＤＱＳ線を使用して時点ｔ１４から伝送される。
いくつかの実施形態では、時点ｔ１４から伝送されるＥＣＣ値は、時点ｔ１２から伝送される（データと同じ順序で伝送される）データに関連付けられている。
いくつかの実施形態では、図８に示されている読み出しコマンドＲＤは、図６に示されている通り、（ハイ状態またはロー状態を有する）ビット６０２がドントケアであるように実現されている。
図９は、本発明の一実施形態による、コマンドＣＭＤ３の可能な実現形態が示されている。図９に示されている実施形態は、通信チャネルごとに６個のＣＡ線、１個のＣＳ線および差動クロックＣＫ線を使用しており、ここで、６個のＣＡ線からのデータが、ＣＳ線のハイ状態中およびその後のＣＳ線のロー状態中に、例えば図４のＢおよびＣに示されているのと同様に伝送される。他の実現形態も可能である。メモリシステム７００は、図９に示されているようにコマンドＣＭＤ３を実現することができる。
図８に関して、いくつかの実施形態では、コマンドＣＭＤ３が伝送される場合、伝送の直後に、ＣＡＳ－２コマンド（図示せず）が連続的にかつ他のいずれのコマンドも間に挟むことなく続行する。
いくつかの実施形態では、図９に示されているようにコマンドＣＭＤ３を実現することにより、有利には、ＤＱ線およびＤＱＳ線を使用したＥＣＣ値の伝送を可能にしつつ、ＬＰＤＤＲ４規格との互換性を維持することが可能となる。なぜなら、ＬＰＤＤＲ４は、図９に示されているコマンドを、読み出しまたは書き込みのトレーニング動作中に使用されるＦＩＦＯバッファからデータを取り出すために使用されるＭＰＣとして規定しているからである（なお、当該コマンドは非トレーニング中には使用されず、したがって読み出しコマンドの後にＦＩＦＯバッファ７３６に記憶されているデータを取り出すためのＦＩＦＯバッファ７３６へのアクセスの際に使用可能となる）。
図１０には、本発明の実施形態による、メモリシステム２００とメモリシステム７００との間の性能比較が示されている。
図３および図１０に示されているように、メモリシステム２００は、読み出しコマンド（コマンドＣＭＤ１の後のコマンドＲＤ）を使用して（例えばそれぞれの動作開始コマンドおよびＲＤコマンドによって供給される同じアドレシング設定で）データメモリアレイ１３６からデータを取り出すのと同様に、読み出しコマンド（コマンドＣＭＤ２の後のコマンドＲＤ）を使用してＥＣＣメモリアレイ１３８からＥＣＣ値を取り出す。したがって、メモリシステム２００として実現されているいくつかの実施形態では、関連するＥＣＣ値を取り出す場合と同数のサイクルをデータの取り出しに使用することができる。例えば、８ビットのＥＣＣ値が６４ビットのデータごとに使用される実施形態では、８回の読み出し動作中（例えばＤＤＲを用いた１６個のＤＱ線を使用して８×２５６ビットのデータを取り出すためのバースト読み出し中）に、メモリコントローラ２０２により、６４個のクロックパルス（１２８個のクロックエッジ）が８×２５６ビットのデータを取り出すために使用され、６４個のクロックパルス（１２８個のクロックエッジ）が、８×２５６ビットのデータと８×３２ビットのＥＣＣ値とを加算したものを取り出すための合計１２８個のクロックパルスに対する、８×３２ビットのＥＣＣ値を取り出すために使用される。いくつかの実施形態では、未使用のＥＣＣビット（例えば各ＥＣＣ読み出しのためのビット３３～２５６）をデフォルト状態（例えば論理０）に設定可能である。
図８および図１０に示されているように、メモリシステム７００は、データメモリアレイ１３６からデータを取り出すために使用される読み出しコマンド（コマンドＲＤ）とは異なる別個のコマンド（コマンドＣＭＤ３）を使用して、ＦＩＦＯバッファ７３６からＥＣＣ値を取り出す。したがって、いくつかの実施形態では、ＦＩＦＯバッファ７３６からＥＣＣ値のセットを取り出すために使用されるクロックパルス数は、データの取り出しに使用されるクロックパルス数とは異なる。例えば、図１０に示されているように、いくつかの実施形態では、メモリシステム７００は、ＦＩＦＯバッファ７３６からデータを取り出すために、異なる（例えば固定の）数のクロックパルス（例えば８個のクロックパルス）を使用することができる。例えば、８ビットのＥＣＣ値が６４ビットのデータごとに８回の読み出し動作中（例えばＤＤＲを有する１６個のＤＱ線を使用して８×２５６ビットを取り出すためのバースト読み出し中）に使用される実施形態では、メモリコントローラ２０２により、６４個のクロックパルス（１２８個のクロックエッジ）が８×２５６ビットのデータを取り出すために使用され、８個のクロックパルス（１６個のクロックエッジ）が、８×２５６ビットのデータと８×３２ビットのＥＣＣ値とを加算したものを取り出すための合計７２個のクロックパルスに対する、８×３２ビットのＥＣＣ値を取り出すために使用される。
図１０に示されているように、いくつかの実施形態では、（例えばＦＩＦＯ）バッファを使用して読み出しコマンド中にＥＣＣ値を一時的に記憶し、次いでバッファ読み出しコマンドに応答してＤＱ線およびＤＱＳ線を使用してＥＣＣ値を伝送し、これにより、有利には、ＥＣＣメモリアレイからＥＣＣ値を取り出すために読み出しコマンドを使用する場合よりも高い性能が得られる（例えばデータと関連するＥＣＣ値とを加えたものの伝送がより高速となる）。
図１１には、本発明の一実施形態によるメモリ１１００の概略図が示されている。メモリ１３２はメモリ１１００として実現可能である。メモリ１１００は、シリアルインタフェース１１１０、制御論理回路１１１２、ＤＤＲ ＰＨＹ１３４、データフローコントローラ１４０、８個のメモリバンク２３７、ならびにバス１１２２および１１２４を含む。各メモリバンク２３７は、データメモリアレイ１３６、ＥＣＣメモリアレイ１３８、読み出しパス１１０４および読み出し／書き込みパス１１０２を備えている。
図１１に示されているように、各メモリバンク２３７には、バス１１２２を使用した読み出し動作のために、ＤＤＲ ＰＨＹ１３４を介してアクセス可能である。各メモリバンク２３７には、バス１１２４を使用した読み出し動作または書き込み動作のために、シリアルインタフェース１１１０を介してアクセス可能である。
いくつかの実施形態では、メモリコントローラは、シリアルインタフェース１１１０を使用して、メモリバンク２３７のいずれかへの順次の書き込み動作を実行することができる。このような書き込み動作は、データおよび関連するＥＣＣ値を特定のメモリバンク２３７へ書き込むことを含みうる。
いくつかの実施形態では、メモリコントローラ（例えば１０２）は、ＤＤＲ ＰＨＹ１３４を使用して並列モードで読み出し動作を実行することもできる。このような読み出し動作は、（例えば図１～図１０に関して説明したような）ＤＱ線およびＤＱＳ線を使用したデータおよび関連するＥＣＣ値の読み出しを含みうる。
いくつかの実施形態では、シリアルインタフェース１１１０を介してメモリ１１００にアクセスするメモリコントローラと、ＤＤＲ ＰＨＹ１３４を介してメモリ１１００にアクセスするメモリコントローラと、は、同一のＳｏＣ内、例えば同一のマイクロコントローラ内に実現されている。
図１１に示されているように、いくつかの実施形態では、データフローコントローラ１４０をメモリバンク２３７の外部に実現することができる。他の実現形態も可能である。例えば、いくつかの実施形態では、データフローコントローラ１４０の一部がメモリバンク２３７内に実現されてもよい。例えば、データフローコントローラ１４０がデータフローコントローラ２４０として実現されている実施形態では、ステートマシン２３４がメモリバンク２３７の外部に実現されうる一方、ＭＵＸ２３６が各メモリバンク２３７内に実現されうる。別の例として、データフローコントローラ１４０がデータフローコントローラ７４０として実現されている実施形態では、ステートマシン７３４がメモリバンク２３７の外部に実現されうる。
シリアルインタフェース１１１０は、例えばシリアルペリフェラルインタフェースＳＰＩ、例えばクワッドＳＰＩ（ＱＳＰＩ）として実現することができる。いくつかの実施形態では、シリアルインタフェース１１１０は、従来技術において公知の他の形式で実現することができる。
制御論理回路１１１２は、シリアルインタフェース１１１０により受信されたコマンドに基づいて、特定のメモリバンク２３７への読み出し動作および書き込み動作を制御するように構成されている。制御論理回路１１１２は、従来技術において公知の任意の形式で実現することができる。
いくつかの実施形態では、パラレルインタフェース１３４は、読み出し専用インタフェースとして実現されうる（書き込みコマンドは許可されない）。
いくつかの実施形態では、メモリ１１００は、集積回路内に実現されるフラッシュメモリデバイスである。いくつかの実施形態では、フラッシュメモリデバイスはＮＯＲフラッシュメモリデバイスである。いくつかの実施形態では、フラッシュメモリデバイスはＮＡＮＤフラッシュメモリデバイスである。
いくつかの実施形態では、メモリ１１００は、集積回路に実現される揮発性（例えばＤＲＡＭタイプ）メモリデバイスである。
図１２には、ＥＣＣを用いてメモリを動作させるための方法１２００の実施形態のフローチャートが示されている。方法１２００は、例えばメモリ２３２によって実現することができる。
ステップ１２０２において、第１のコマンドが、パラレルインタフェース（例えば１３４）により制御線（例えばＣＫを使用するＣＡ、ＣＳ）を介して受信される。ステップ１２０４においては、（例えば第１のデータを読み出すための）第１の読み出しコマンドが制御線を介して受信される。
ステップ１２０６において、セレクタ回路（例えば２３６）は、第１のコマンド（１２０２）または第１の読み出しコマンド（１２０４）の１つまたは複数のビットに基づいて、ＥＣＣメモリアレイ（例えば１３８）からでなくデータメモリアレイ（例えば１３６）からのデータを選択するようにコンフィグレーションされる。例えば図３および図４のＡに示されているように、いくつかの実施形態では、第１のコマンド（例えばＣＭＤ１）は、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３６を選択させるための命令を共に形成する特定の状態にある複数のビットを含みうる。別の例として、図３および図５に示されているように、第１のコマンド（ＣＭＤ１）は、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３６を選択させるための特定の状態（例えばロー）にある１ビット（例えば５０２）を含む動作開始コマンドであってもよい。さらに別の例として、図３および図６に示されているように、第１のコマンド（ＣＭＤ１）が動作開始コマンドであり、第１の読み出しコマンドが、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３６を選択させるための特定の状態（例えばロー）にある１ビット（例えば６０２）を含んでもよい。
ステップ１２０８において、パラレルインタフェースは、データ線（例えばＤＱＳを使用したＤＱ）を介して、セレクタ回路の出力端からのデータを伝送する（この時点では、ステップ１２０６に基づき、Ｄ１３６からのデータが選択される）。
ステップ１２１２において、第２のコマンドが制御線を介して受信される。ステップ１２１４において、（例えば第１のデータを読み出すための）第２の読み出しコマンドが、制御線を介して受信される。
ステップ１２１６において、セレクタ回路は、第２のコマンド（１２１２）または第２の読み出しコマンド（１２１４）の１つまたは複数のビットに基づいて、ＥＣＣメモリアレイからデータを選択するようにコンフィグレーションされる。例えば、図３および図４のＡに示されているように、いくつかの実施形態では、第２のコマンド（例えばＣＭＤ２）は、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３８を選択させるための命令を共に形成する特定の状態にある複数のビットを含みうる（さらに、例えば第１の読み出しコマンドと第２の読み出しコマンドとは同一であってよい）。別の例として、図３および図５に示されているように、第２のコマンド（ＣＭＤ２）は、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３８を選択させるための特定の状態（例えばハイ）にある１つのビット（例えば５０２）を含む動作開始コマンドであってよい（さらに、例えば第１の読み出しコマンドと第２の読み出しコマンドとは同一であってよい）。さらに別の例として、図３および図６に示されているように、第１のコマンド（ＣＭＤ２）が動作開始コマンドであり、第２の読み出しコマンドが、例えばステートマシン２３４に対し、コンフィグレーションされたＭＵＸ２３６に入力端Ｄ１３８を選択させるための特定の状態（例えばハイ）にある１つのビット（例えば６０２）を含んでもよい。
ステップ１２１８において、パラレルインタフェースは、データ線を介して、セレクタ回路の出力端からのデータを伝送する（この時点では、ステップ１２１６に基づき、Ｄ１３８からのデータが選択される）。したがって、いくつかの実施形態では、ステップ１２０８において、パラレルインタフェースが、ステップ１２０８中に伝送された第１のデータに関連付けられたＥＣＣ値を、データ線を介して伝送する。
いくつかの実施形態では、方法１２００は、ＬＰＤＤＲ４規格との互換性を有し、かつこれに準拠している。
図１３には、ＥＣＣを用いてメモリを動作させるための方法１３００の実施形態のフローチャートが示されている。方法１３００は、例えばメモリ７３２によって実現することができる。
ステップ１３０２において、（例えば第１のデータを読み出すための）第１の読み出しコマンドが、制御線（例えばＣＫを使用するＣＡ、ＣＳ）を介して、パラレルインタフェース（例えば１３４）によって受信される。
ステップ１３０４において、パラレルインタフェースは、データ線（例えばＤＱＳを使用するＤＱ）を介して、データメモリアレイ（例えば１３６）から第１のデータを伝送する。
ステップ１３０６において、第１のデータに関連付けられたＥＣＣ値がＥＣＣメモリアレイ（例えば１３８）からバッファ（例えば７３６）へコピーされる。いくつかの実施形態では、ステップ１３０６は、（例えば少なくとも部分的に）ステップ１３０４と同時に実行される。いくつかの実施形態では、ステップ１３０６は、ステップ１３０４の後に実行される。いくつかの実施形態では、ステップ１３０６は、ステップ１３０４の前に実行される。
ステップ１３０６において、バッファ読み出しコマンド（例えば図９に示されている例えばＣＭＤ３）が制御線を介して受信される。
ステップ１３０８において、パラレルインタフェースは、データ線を介してバッファからデータを伝送する。したがって、いくつかの実施形態では、ステップ１３０８において、パラレルインタフェースは、ステップ１３０４中に伝送される第１のデータに関連付けられたＥＣＣ値を、データ線を介して伝送する。
いくつかの実施形態では、方法１３００は、ＬＰＤＤＲ４規格との互換性を有し、かつこれに準拠している。
ここで、本発明の例示的な実施形態を要約する。また、他の実施形態も、本明細書および本明細書に添付されている特許請求の範囲の全体から理解することができる。
実施例１ 方法であって、メモリデバイスのパラレルインタフェースの制御線を介して第１のコマンドを受信することと、前記第１のコマンドを受信した後に、前記制御線を介して第１の読み出しコマンドを受信することであって、前記第１のコマンドまたは前記第１の読み出しコマンドは、第１の選択を表す１つまたは複数のビットを含み、前記第１の選択は、セレクタ回路に前記メモリデバイスのデータメモリ部分からのデータを選択させるものであり、第２の選択は、前記セレクタ回路に誤り訂正符号（ＥＣＣ）メモリ部分からのデータを選択させるものである、ことと、前記第１の読み出しコマンドおよび前記第１の選択を受信した後に、前記パラレルインタフェースのデータ線を介し、前記セレクタ回路を用いて、前記データメモリ部分から、前記第１の読み出しコマンドに関連付けられた第１のデータを供給することと、前記制御線を介して第２のコマンドを受信することと、前記第２のコマンドを受信した後に、前記制御線を介して第２の読み出しコマンドを受信することであって、前記第２のコマンドまたは前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、ことと、前記第２の読み出しコマンドおよび前記第２の選択を受信した後に、前記データ線を介して、前記セレクタ回路を用いて、前記ＥＣＣメモリ部分から、前記第１のデータに関連付けられた第１のＥＣＣ値を供給することと、を含む方法。
実施例２ 前記第１のコマンドは、前記第１の選択を表す１つまたは複数のビットを有し、前記第２のコマンドは、前記第２の選択を表す１つまたは複数のビットを有し、前記第１の読み出しコマンドは、前記第２の読み出しコマンドと同一である、実施例１記載の方法。
実施例３ 前記方法がさらに、前記第１のコマンドを受信した後、前記第１の読み出しコマンドを受信する前に、前記制御線を介して第１の動作開始コマンドを受信することと、前記第２のコマンドを受信した後、前記第２の読み出しコマンドを受信する前に、前記制御線を介して第２の動作開始コマンドを受信することと、を含む、実施例１または２記載の方法。
実施例４ 前記制御線が、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信することが、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することと、前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信することと、前記チップ選択線がロー状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第３のコマンドアドレス線および前記第６のコマンドアドレス線を受信することと、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信することが、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することと、前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信することと、前記チップ選択線がロー状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第４のコマンドアドレス線および前記第６のコマンドアドレス線を受信することと、を含む、実施例１から３までのいずれか１つ記載の方法。
実施例５ 前記制御線が、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信することが、第１の部分と第２の部分とを含む第１の動作開始コマンドを受信することであって、前記第１の動作開始コマンドの前記第１の部分を受信することは、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することを含む、ことと、前記第１の動作開始コマンドの前記第１の部分において、前記チップ選択線がハイ状態にある場合、ハイ状態にある前記第１のコマンドアドレス線とロー状態にある前記第２のコマンドアドレス線を受信することと、前記第１の動作開始コマンドの前記第１の部分において、前記チップ選択線がロー状態にある場合、ロー状態にある前記第４のコマンドアドレス線を受信することと、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信することが、第１の部分と第２の部分とを含む第２の動作開始コマンドを受信することであって、前記第２の動作開始コマンドの前記第１の部分を受信することは、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することを含む、ことと、前記第２の動作開始コマンドの前記第１の部分において、前記チップ選択線がハイ状態にある場合、ハイ状態にある前記第１のコマンドアドレス線とロー状態にある前記第２のコマンドアドレス線を受信することと、前記第２の動作開始コマンドの前記第１の部分において、前記チップ選択線がロー状態にある場合、ハイ状態にある前記第４のコマンドアドレス線を受信することと、を含む、実施例１または２記載の方法。
実施例６ 前記第１のコマンドは第１の動作開始コマンドであり、前記第２のコマンドは第２の動作開始コマンドであり、前記第１の読み出しコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、実施例１または２記載の方法。
実施例７ 前記制御線が、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信することが、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することと、前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第２のコマンドアドレス線を受信することと、前記チップ選択線がロー状態にある場合、ロー状態にある前記第４のコマンドアドレス線を受信することと、を含み、前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信することが、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することと、前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第２のコマンドアドレス線を受信することと、前記チップ選択線がロー状態にある場合、ハイ状態にある前記第４のコマンドアドレス線を受信することと、を含む、実施例１または２および６記載の方法。
実施例８ 前記パラレルインタフェースは、ＬＰＤＤＲ４規格との互換性を有する、実施例１から７までのいずれか１つ記載の方法。
実施例９ 前記第１の読み出しコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、実施例１または２および６から８までのいずれか１つ記載の方法。
実施例１０ 前記第１のコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、前記第２のコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、実施例１から４までおよび８のいずれか１つ記載の方法。
実施例１１ 前記第１のコマンドおよび前記第２のコマンドは、ＬＰＤＤＲ４規格に準拠した動作開始コマンドである、実施例１または２または５および８から１０までのいずれか１つ記載の方法。
実施例１２ 前記第１のコマンドおよび前記第２のコマンドは、ＬＰＤＤＲ４規格に準拠した多目的コマンド（ＭＰＣ）である、実施例１から４までおよび８および１０のいずれか１つ記載の方法。
実施例１３ 前記パラレルインタフェースは、標準化機構によって規定されたデジタル通信規格に準拠している、実施例１から１２までのいずれか１つ記載の方法。
実施例１４ 方法であって、メモリデバイスのパラレルインタフェースの制御線を介して、第１の読み出しコマンドを受信することと、前記第１の読み出しコマンドの受信に応答して、前記パラレルインタフェースのデータ線を介して、第１のメモリ部分から、前記第１の読み出しコマンドに関連付けられた第１のデータを供給し、前記メモリデバイスの誤り訂正符号（ＥＣＣ）メモリ部分から、前記第１のデータに関連付けられた第１の誤り訂正符号（ＥＣＣ）値をバッファへコピーすることと、前記第１の読み出し命令を受信した後に、前記制御線を介してバッファ読み出しコマンドを受信することと、前記バッファ読み出しコマンドを受信した後に、前記データ線を介して、前記バッファから前記第１のＥＣＣ値を供給することと、を含む方法。
実施例１５ 制御線が、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、前記バッファ読み出しコマンドを受信することが、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信することと、前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信することと、前記チップ選択線がロー状態にある場合、ロー状態にある前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線、前記第５のコマンドアドレス線および前記第６のコマンドアドレス線ならびにハイ状態にある前記第１のコマンドアドレス線を受信することと、を含む、実施例１４記載の方法。
実施例１６ 前記パラレルインタフェースは、標準化機構によって規定されたデジタル通信規格に準拠している、実施例１４または１５記載の方法。
実施例１７ 前記パラレルインタフェースは、ＬＰＤＤＲ４規格との互換性を有する、実施例１４から１６までのいずれか１つ記載の方法。
実施例１８ 前記バッファ読み出しコマンドは、ＬＰＤＤＲ４規格に準拠した多目的コマンド（ＭＰＣ）である、実施例１４から１７までのいずれか１つ記載の方法。
実施例１９ 前記バッファは、先入れ先出しバッファ（ＦＩＦＯバッファ）を備える、実施例１４から１８までのいずれか１つ記載の方法。
実施例２０ 集積回路であって、制御線を介してコマンドを受信するように構成されかつデータ線を介してデータを伝送するように構成されたパラレルインタフェースと、データを記憶するように構成されたデータメモリ部分と、前記データメモリ部分に記憶されているデータに関連付けられた誤り訂正符号（ＥＣＣ）値を記憶するように構成された誤り訂正符号（ＥＣＣ）メモリ部分と、バッファと、前記データメモリ部分のデータ出力端に結合された第１の入力端と前記ＥＣＣメモリ部分のデータ出力端に結合された第２の入力端とを有するセレクタ回路と、コントローラと、を備え、前記コントローラは、前記パラレルインタフェースにより、前記制御線を介して第１の読み出しコマンドを受信した後に、前記セレクタ回路に前記第１の入力端を選択させ、前記パラレルインタフェースに前記セレクタ回路の前記第１の入力端から前記データ線を介して、第１の読み出しコマンドに関連付けられた第１のデータを供給させ、前記パラレルインタフェースにより、前記制御線を介して第２のコマンドを受信した後に、前記セレクタ回路に前記第２の入力端を選択させ、前記パラレルインタフェースに前記セレクタ回路の前記第２の入力端から前記データ線を介して前記第１のデータに関連付けられた第１のＥＣＣ値を供給させる、ように構成されている、集積回路。
実施例２１ 前記セレクタ回路の前記第２の入力端は前記バッファを介して前記ＥＣＣメモリ部分に結合されており、前記バッファのデータ出力端は前記第２の入力端に結合されており、前記バッファのデータ入力端は前記ＥＣＣメモリ部分に結合されている、実施例２０記載の集積回路。
実施例２２ 前記第２のコマンドは読み出しバッファコマンドであり、前記コントローラは、前記パラレルインタフェースにより、前記制御線を介して前記第１の読み出しコマンドを受信した後に、前記第１のＥＣＣ値を前記ＥＣＣメモリ部分から前記バッファへコピーし、前記パラレルインタフェースにより、前記制御線を介して前記第２のコマンドを受信した後に、前記セレクタ回路に前記第２の入力端を選択させ、前記パラレルインタフェースに、データ線を介して前記バッファから第１のＥＣＣ値を供給させる、ように構成されている、実施例２０または２１記載の集積回路。
実施例２３ 前記コントローラは、前記第１の読み出しコマンドを受信する前に受信された第１の動作開始コマンドの１つまたは複数のビットに基づいて、前記セレクタ回路に前記第１の入力端を選択させ、前記第２のコマンドを受信する前に受信された第２の動作開始コマンドの１つまたは複数のビットに基づいて、前記セレクタ回路に前記第２の入力端を選択させる、ように構成されており、前記第２のコマンドは第２の読み出しコマンドである、実施例２０記載の集積回路。
実施例２４ 前記コントローラはステートマシンを備えている、実施例２０から２３までのいずれか１つ記載の集積回路。
実施例２５ 前記コントローラは前記セレクタ回路を備えている、実施例２０から２４までのいずれか１つ記載の集積回路。
実施例２６ 前記ＥＣＣメモリ部分は、前記データメモリ部分よりも小さい、実施例２０から２５までのいずれか１つ記載の集積回路。
実施例２７ 前記集積回路はさらに複数のメモリバンクを備えており、該複数のメモリバンクのうち第１のメモリバンクが前記データメモリ部分および前記ＥＣＣメモリ部分を含む、実施例２０から２６までのいずれか１つ記載の集積回路。
実施例２８ 前記パラレルインタフェースはＬＰＤＤＲ４規格との互換性を有する、実施例２０から２７までのいずれか１つ記載の集積回路。
実施例２９ 前記集積回路はフラッシュメモリデバイスである、実施例２０から２８までのいずれか１つ記載の集積回路。
例示的な実施形態を参照しつつ本発明を説明してきたが、この説明は限定的な意味で解釈されることを意図するものではない。当該説明を参照することで、例示的な実施形態の様々な修正および組み合わせならびに本発明の他の実施形態が当業者に明らかになるであろう。したがって、添付の特許請求の範囲は、こうしたあらゆる修正形態または実施形態を包含することが意図されている。

Claims (25)

  1. 方法であって、前記方法は、
    メモリデバイスのパラレルインタフェースの制御線を介して第１のコマンドを受信するステップと、
    前記第１のコマンドを受信した後に、前記制御線を介して第１の読み出しコマンドを受信するステップであって、前記第１のコマンドまたは前記第１の読み出しコマンドは、第１の選択を表す１つまたは複数のビットを含み、前記第１の選択は、セレクタ回路に前記メモリデバイスのデータメモリ部分からのデータを選択させるものであり、第２の選択は、前記セレクタ回路に誤り訂正符号（ＥＣＣ）メモリ部分からのデータを選択させるものであるステップと、
    前記第１の読み出しコマンドおよび前記第１の選択を受信した後に、前記パラレルインタフェースのデータ線を介し、前記セレクタ回路を用いて、前記データメモリ部分から、前記第１の読み出しコマンドに関連付けられた第１のデータを供給するステップと、
    前記制御線を介して第２のコマンドを受信するステップと、
    前記第２のコマンドを受信した後に、前記制御線を介して第２の読み出しコマンドを受信するステップであって、前記第２のコマンドまたは前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含むステップと、
    前記第２の読み出しコマンドおよび前記第２の選択を受信した後に、前記データ線を介して、前記セレクタ回路を用いて、前記ＥＣＣメモリ部分から、前記第１のデータに関連付けられた第１のＥＣＣ値を供給するステップと、
    を含む方法。
  2. 前記第１のコマンドは、前記第１の選択を表す１つまたは複数のビットを有し、
    前記第２のコマンドは、前記第２の選択を表す１つまたは複数のビットを有し、
    前記第１の読み出しコマンドは、前記第２の読み出しコマンドと同一である、
    請求項１記載の方法。
  3. 前記方法は、
    前記第１のコマンドを受信した後、前記第１の読み出しコマンドを受信する前に、前記制御線を介して第１の動作開始コマンドを受信するステップと、
    前記第２のコマンドを受信した後、前記第２の読み出しコマンドを受信する前に、前記制御線を介して第２の動作開始コマンドを受信するステップと、
    をさらに含む、
    請求項２記載の方法。
  4. 前記制御線は、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信するステップは、
    ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップと、
    前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信するステップと、
    前記チップ選択線がロー状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第３のコマンドアドレス線および前記第６のコマンドアドレス線を受信するステップと、
    を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信するステップは、
    ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップと、
    前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信するステップと、
    前記チップ選択線がロー状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第４のコマンドアドレス線および前記第６のコマンドアドレス線を受信するステップと、
    を含む、
    請求項３記載の方法。
  5. 前記制御線は、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信するステップは、
    第１の部分と第２の部分とを含む第１の動作開始コマンドを受信するステップであって、前記第１の動作開始コマンドの前記第１の部分を受信するステップは、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップを含むステップと、
    前記第１の動作開始コマンドの前記第１の部分において、前記チップ選択線がハイ状態にある場合、ハイ状態にある前記第１のコマンドアドレス線とロー状態にある前記第２のコマンドアドレス線とを受信するステップと、
    前記第１の動作開始コマンドの前記第１の部分において、前記チップ選択線がロー状態にある場合、ロー状態にある前記第４のコマンドアドレス線を受信するステップと、
    を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信するステップは、
    第１の部分と第２の部分とを含む第２の動作開始コマンドを受信するステップであって、前記第２の動作開始コマンドの前記第１の部分を受信するステップは、ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップを含むステップと、
    前記第２の動作開始コマンドの前記第１の部分において、前記チップ選択線がハイ状態にある場合、ハイ状態にある前記第１のコマンドアドレス線とロー状態にある前記第２のコマンドアドレス線とを受信するステップと、
    前記第２の動作開始コマンドの前記第１の部分において、前記チップ選択線がロー状態にある場合、ハイ状態にある前記第４のコマンドアドレス線を受信するステップと、
    を含む、
    請求項２記載の方法。
  6. 前記第１のコマンドは、第１の動作開始コマンドであり、
    前記第２のコマンドは、第２の動作開始コマンドであり、
    前記第１の読み出しコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、
    前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、
    請求項１記載の方法。
  7. 前記制御線は、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの一方を受信するステップは、
    ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップと、
    前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第２のコマンドアドレス線を受信するステップと、
    前記チップ選択線がロー状態にある場合、ロー状態にある前記第４のコマンドアドレス線を受信するステップと、
    を含み、
    前記第１のコマンドまたは前記第２のコマンドのうちの他方を受信するステップは、
    ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップと、
    前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第２のコマンドアドレス線を受信するステップと、
    前記チップ選択線がロー状態にある場合、ハイ状態にある前記第４のコマンドアドレス線を受信するステップと、
    を含む、
    請求項６記載の方法。
  8. 前記パラレルインタフェースは、ＬＰＤＤＲ４規格または標準化機構によって規定された他のデジタル通信規格との互換性を有する、
    請求項１記載の方法。
  9. 前記第１の読み出しコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、
    前記第２の読み出しコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、
    請求項８記載の方法。
  10. 前記第１のコマンドは、前記第１の選択を表す１つまたは複数のビットを含み、
    前記第２のコマンドは、前記第２の選択を表す１つまたは複数のビットを含む、
    請求項８記載の方法。
  11. 前記第１のコマンドおよび前記第２のコマンドは、ＬＰＤＤＲ４規格に準拠した動作開始コマンドである、
    請求項１０記載の方法。
  12. 前記第１のコマンドおよび前記第２のコマンドは、ＬＰＤＤＲ４規格に準拠した多目的コマンド（ＭＰＣ）である、
    請求項１０記載の方法。
  13. 方法であって、前記方法は、
    メモリデバイスのパラレルインタフェースの制御線を介して、第１の読み出しコマンドを受信するステップと、
    前記第１の読み出しコマンドを受信するステップに応答して、
    前記パラレルインタフェースのデータ線を介して、第１のメモリ部分から、前記第１の読み出しコマンドに関連付けられた第１のデータを供給し、
    前記メモリデバイスの誤り訂正符号（ＥＣＣ）メモリ部分から、前記第１のデータに関連付けられた第１の誤り訂正符号（ＥＣＣ）値をバッファへコピーするステップと、
    前記第１の読み出し命令を受信した後に、前記制御線を介してバッファ読み出しコマンドを受信するステップと、
    前記バッファ読み出しコマンドを受信した後に、前記データ線を介して前記バッファから前記第１のＥＣＣ値を供給するステップと、
    を含む方法。
  14. 制御線は、チップ選択線と、第１のコマンドアドレス線と、第２のコマンドアドレス線と、第３のコマンドアドレス線と、第４のコマンドアドレス線と、第５のコマンドアドレス線と、第６のコマンドアドレス線と、を含み、
    前記バッファ読み出しコマンドを受信するステップは、
    ハイ状態にある前記チップ選択線を受信し、続いてロー状態にある前記チップ選択線を受信するステップと、
    前記チップ選択線がハイ状態にある場合、ロー状態にある前記第１のコマンドアドレス線、前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線および前記第５のコマンドアドレス線ならびにハイ状態にある前記第６のコマンドアドレス線を受信するステップと、
    前記チップ選択線がロー状態にある場合、ロー状態にある前記第２のコマンドアドレス線、前記第３のコマンドアドレス線、前記第４のコマンドアドレス線、前記第５のコマンドアドレス線および前記第６のコマンドアドレス線ならびにハイ状態にある前記第１のコマンドアドレス線を受信するステップと、
    を含む、
    請求項１３記載の方法。
  15. 前記パラレルインタフェースは、ＬＰＤＤＲ４規格との互換性を有するか、または、標準化機構によって規定されたデジタル通信規格に準拠している、
    請求項１３記載の方法。
  16. 前記バッファ読み出しコマンドは、ＬＰＤＤＲ４規格に準拠した多目的コマンド（ＭＰＣ）である、
    請求項１５記載の方法。
  17. 前記バッファは、先入れ先出しバッファ（ＦＩＦＯバッファ）を備える、
    請求項１３記載の方法。
  18. 集積回路であって、前記集積回路は、
    制御線を介してコマンドを受信するように構成されかつデータ線を介してデータを伝送するように構成されたパラレルインタフェースと、
    データを記憶するように構成されたデータメモリ部分と、
    前記データメモリ部分に記憶されているデータに関連付けられた誤り訂正符号（ＥＣＣ）値を記憶するように構成された誤り訂正符号（ＥＣＣ）メモリ部分と、
    バッファと、
    前記データメモリ部分のデータ出力端に結合された第１の入力端と前記ＥＣＣメモリ部分のデータ出力端に結合された第２の入力端とを有するセレクタ回路と、
    コントローラと、
    を備え、前記コントローラは、
    前記パラレルインタフェースにより、前記制御線を介して第１の読み出しコマンドを受信した後に、前記セレクタ回路に前記第１の入力端を選択させ、前記パラレルインタフェースに前記セレクタ回路の前記第１の入力端から前記データ線を介して前記第１の読み出しコマンドに関連付けられた第１のデータを供給させ、
    前記パラレルインタフェースにより、前記制御線を介して第２のコマンドを受信した後に、前記セレクタ回路に前記第２の入力端を選択させ、前記パラレルインタフェースに前記セレクタ回路の前記第２の入力端から前記データ線を介して前記第１のデータに関連付けられた第１のＥＣＣ値を供給させる、
    ように構成されている、
    集積回路。
  19. 前記セレクタ回路の前記第２の入力端は、前記バッファを介して前記ＥＣＣメモリ部分に結合されており、
    前記バッファのデータ出力端は、前記第２の入力端に結合されており、
    前記バッファのデータ入力端は、前記ＥＣＣメモリ部分に結合されている、
    請求項１８記載の集積回路。
  20. 前記第２のコマンドは、読み出しバッファコマンドであり、
    前記コントローラは、
    前記パラレルインタフェースにより、前記制御線を介して前記第１の読み出しコマンドを受信した後に、前記第１のＥＣＣ値を前記ＥＣＣメモリ部分から前記バッファへコピーし、
    前記パラレルインタフェースにより、前記制御線を介して前記第２のコマンドを受信した後に、前記セレクタ回路に前記第２の入力端を選択させ、前記パラレルインタフェースに前記バッファから前記データ線を介して前記第１のＥＣＣ値を供給させる、
    ように構成されている、
    請求項１９記載の集積回路。
  21. 前記コントローラは、
    前記第１の読み出しコマンドを受信する前に受信された第１の動作開始コマンドの１つまたは複数のビットに基づいて、前記セレクタ回路に前記第１の入力端を選択させ、
    前記第２のコマンドを受信する前に受信された第２の動作開始コマンドの１つまたは複数のビットに基づいて、前記セレクタ回路に前記第２の入力端を選択させる、
    ように構成されており、
    前記第２のコマンドは、第２の読み出しコマンドである、
    請求項１８記載の集積回路。
  22. 前記コントローラは、ステートマシンを備えており、前記セレクタ回路をさらに備えている、
    請求項１８記載の集積回路。
  23. 前記ＥＣＣメモリ部分は、前記データメモリ部分よりも小さい、
    請求項１８記載の集積回路。
  24. 前記集積回路は、複数のメモリバンクをさらに備えており、前記複数のメモリバンクのうち第１のメモリバンクは、前記データメモリ部分および前記ＥＣＣメモリ部分を含む、
    請求項１８記載の集積回路。
  25. 前記パラレルインタフェースは、ＬＰＤＤＲ４規格との互換性を有し、前記集積回路は、フラッシュメモリデバイスである、
    請求項１８記載の集積回路。
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