KR20080098080A - 반도체 메모리 및 테스트 시스템 - Google Patents

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Abstract

셀 어레이는, 메모리 셀에 접속된 워드선, 비트선과, 용장 메모리 셀에 접속된 용장 워드선, 용장 비트선을 갖는다. 판독부는, 메모리 셀에 유지되어 있는 데이터를 판독한다. 불량 검출 입력부는, 테스트 장치로부터 불량 검출 신호를 수신한다. 더미 불량 출력부는, 불량 검출 입력부가 불량 검출 신호를 수신하고 나서 소정의 기간, 더미 불량 신호를 출력한다. 데이터 출력부는, 더미 불량 신호가 활성화하고 있는 동안, 판독 회로로부터 출력되는 판독 데이터의 논리를 반전한다. 이 때문에, 테스트 장치 혹은 테스트 프로그램을 변경하지 않고, 의사적인 불량을 반도체 메모리에 의해 발생할 수 있다. 즉, 테스트 환경을 바꾸지 않고, 싱글 비트 불량을 원하는 비트선 불량 또는 워드선 불량으로 대체할 수 있다. 이 결과, 구제 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.

Description

반도체 메모리 및 테스트 시스템{SEMICONDUCTOR MEMORY AND TEST SYSTEM}
본 발명은, 불량을 구제하기 위한 용장 회로를 갖는 반도체 메모리 및 반도체 메모리를 테스트하기 위한 테스트 시스템에 관한 것이다.
일반적으로, 반도체 메모리는 기판 중의 격자 결함 및 제조 공정에서 발생하는 이물에 기인하여 발생하는 불량을 구제하고, 수율을 향상하기 위해 용장 회로를 갖고 있다. 구체적으로는, DRAM 등의 반도체 메모리는 정규의 워드선 및 비트선에 부가하여 용장 워드선 및 용장 비트선을 갖고 있다. 그리고, 테스트 공정에 있어서, 메모리 셀의 불량이 검출된 경우, 불량인 워드선 또는 비트선을 용장 워드선 또는 용장 비트선으로 대체하기 위해, 반도체 메모리 상에 형성된 퓨즈 회로가 프로그램된다. 용장 회로를 사용하여 불량인 메모리 셀을 구제함으로써, 반도체 메모리의 수율이 향상된다.
테스트 공정에 있어서, 퓨즈 회로는 소정의 규칙에 따라 프로그램된다. 예컨대, 워드선 불량은 용장 워드선을 이용하여 구제되고, 비트선 불량은 용장 비트선을 이용하여 구제된다. 싱글 비트 불량은 용장 워드선 및 용장 비트선 중 어느 하나를 우선적으로 사용하여 구제된다. 예컨대, LSI 테스터 및 퓨즈 회로를 프로그램하는 퓨즈 블로우 장치가, 용장 워드선을 우선하여 사용하는 경우, 싱글 비트 불량 은 용장 워드선을 이용하여 구제되고, 불량이 더 있을 때에, 용장 비트선이 사용된다.
예컨대, 반도체 메모리의 제조 조건의 변동에 의해, 센스 앰프의 동작 마진이 약간 부족한 경우, 비트선 불량이 발생하지 않고 복수의 싱글 비트 불량이 산발적으로 발생하는 경우가 있다. 이러한 경우, 싱글 비트 불량은 동일한 비트선에서 발생하기 때문에, 용장 비트선을 이용하여 구제하는 쪽이, 용장 워드선을 이용하여 구제하는 쪽보다도 구제 효율이 좋다. 그러나, LSI 테스터 및 퓨즈 블로우 장치가, 용장 워드선을 우선하도록 설정되어 있는 경우, 싱글 비트 불량은 용장 워드선을 이용하여 구제된다. 이 결과, 구제 효율이 저하하여, 반도체 메모리의 수율이 저하하는 경우가 있다.
예컨대, 특허 문헌 1 등에는, 동작 마진의 부족에 의한 싱글 비트 불량이 발생한 경우, 싱글 비트 불량이 비트선 불량이라고 판정될 때까지, 정상적인 메모리 셀을 LSI 테스터에 의해 불량화하는 수법이 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2003-7091호 공보
[발명이 해결하고자 하는 과제]
정상적인 메모리 셀을 LSI 테스터에 의해 불량화하기 위해서는, LSI 테스터의 테스트 프로그램을 변경하거나, 또는 LSI 테스터 그 자체를 교환해야 한다. 이 때문에, 테스트 설계가 복잡하게 되어, 테스트 비용이 증가한다.
본 발명의 목적은, 테스트 장치 등의 테스트 환경을 바꾸지 않고, 반도체 메모리의 불량의 구제 효율을 향상함으로써, 테스트 비용을 삭감하는 것이다.
[과제를 해결하기 위한 수단]
셀 어레이는 메모리 셀에 접속된 워드선, 비트선과, 용장 메모리 셀에 접속된 용장 워드선, 용장 비트선을 갖는다. 판독부는 메모리 셀에 유지되어 있는 데이터를 판독한다. 불량 검출 입력부는 반도체 메모리를 테스트하는 테스트 장치로부터 불량 검출 신호를 수신한다. 더미 불량 출력부는 불량 검출 입력부가 불량 검출 신호를 수신하고 나서 소정의 기간, 더미 불량 신호를 출력한다. 데이터 출력부는, 더미 불량 신호가 활성화하고 있는 동안, 판독부에서 출력되는 판독 데이터의 논리를 반전한다. 이 때문에, 테스트 장치 혹은 테스트 프로그램을 변경하지 않고, 의사적인 불량을 반도체 메모리에 의해 발생할 수 있다. 즉, 테스트 환경을 바꾸지 않고, 싱글 비트 불량을 원하는 비트선 불량 또는 워드선 불량으로 치환할 수 있다. 이 결과, 구제 효율을 향상할 수 있고, 테스트 비용을 삭감할 수 있다.
예컨대, 횟수 기억 회로는 셀 어레이가 액세스되는 횟수를 나타내는 액세스 횟수를 기억한다. 더미 불량 출력부는 불량 검출 신호를 수신한 후, 셀 어레이가 액세스 횟수만큼 액세스될 때까지 더미 불량 신호를 활성화한다. 이에 따라, 테스트 장치의 프로그램에 따라, 반도체 메모리의 내부에서 임의의 수의 불량을 의사적으로 발생할 수 있다. 즉, 반도체 메모리의 동작 사양을, 테스트 장치의 환경에 맞게 변경할 수 있다.
예컨대, 더미 불량 출력부는, 어드레스 입력부에 순차 공급되는 액세스 어드레스가, 불량 어드레스 유지부에 유지된 불량 어드레스에 일치하는 것을 검출하는 어드레스 비교 회로를 갖고 있다. 더미 불량 출력부는 불량 검출 신호를 수신한 후, 어드레스 비교 회로에 의해 일치를 검출하는 횟수가 미리 설정된 액세스 횟수가 될 때까지, 불량 어드레스가 액세스될 때마다 더미 불량 신호를 출력한다. 이에 따라, 불량이 검출된 메모리 셀에 접속된 비트선 또는 워드선에만 주목하고 의사적인 불량을 발생시킬 수 있다. 따라서, 테스트 장치가 복수의 비트선 또는 복수의 워드선을 띄엄띄엄 액세스하여 테스트를 실시하는 경우에도, 불량의 메모리 셀이 접속된 비트선 불량 또는 워드선 불량을, 테스트 장치에 인식시킬 수 있다.
[발명의 효과]
테스트 장치 등의 테스트 환경을 바꾸지 않고, 반도체 메모리의 불량의 구제 효율을 향상할 수 있으며, 테스트 비용을 삭감할 수 있다.
도 1은 본 발명의 제1 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 2는 본 발명의 제1 실시형태의 테스트 시스템을 도시하는 블록도이다.
도 3은 제1 실시형태에 있어서의 메모리의 동작 테스트 방법을 도시하는 타이밍도이다.
도 4는 도 3에 도시한 동작 마진 테스트에 있어서의 셀 어레이의 상태를 도시하는 설명도이다.
도 5는 본 발명의 제2 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 6은 본 발명의 제3 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 7은 본 발명의 제4 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 8은 제4 실시형태에 있어서의 메모리의 동작 테스트 방법을 도시하는 타이밍도이다.
도 9는 도 8에 도시한 동작 마진 테스트에 있어서의 셀 어레이의 상태를 도시하는 설명도이다.
도 10은 본 발명의 제5 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 11은 본 발명의 제6 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 12는 본 발명의 제7 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
도 13은 본 발명의 제8 실시형태에 있어서의 반도체 메모리를 도시하는 블록도이다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수선으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 도면 중의 ◎은 외부 단자를 도시하고 있다.
도 1은 본 발명의 제1 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 반도체 메모리(MEM)는 예컨대, 다이나믹 메모리 셀을 갖는 DRAM이다. 메모리(MEM)는 커맨드 입력부(10), 어드레스 입력부(12), 불량 검출 입력부(14), 더미 불량 출력부(16), 데이터 입출력부(18), 어레이 제어부(20), 용장 퓨즈 회로(22) 및 메모리 코어(24)를 갖고 있다.
커맨드 입력부(10)는 커맨드 단자(CMD)에 공급되는 커맨드(CMD)(외부 액세스 커맨드)를 수신하여, 수신한 커맨드(CMD)를 어레이 제어부(20)에 출력한다. 이 실시형태에서는 판독 커맨드, 기록 커맨드 및 리프레시 커맨드가, 커맨드(CMD)로서 커맨드 입력부(10)에 공급된다.
어드레스 입력부(12)는 어드레스 단자(AD)에 공급되는 외부 어드레스(AD)를 수신하여, 수신한 외부 어드레스(AD)를 로우 어드레스(RAD)(상위 어드레스) 및 컬럼 어드레스(CAD)(하위 어드레스)로서 메모리 코어(24)에 출력한다. 외부 어드레스(AD)는 액세스하는 메모리 셀(MC)을 나타낸다. 로우 어드레스(RAD)는 워드선(WL)을 선택하기 위해 사용된다. 컬럼 어드레스(CAD)는 비트선(BL, /BL)을 선택하기 위해 사용된다. 로우 어드레스(RAD) 및 컬럼 어드레스(CAD)는 어드레스 단자(AD)에 동시에 공급된다.
불량 검출 입력부(14)는 테스트 모드 신호(TEST)의 활성화 중에만 동작하고, 불량 검출 신호(FDET)의 활성화에 응답하여 불량 검출 신호(FDET1)를 소정 기간 활성화한다. 더미 불량 출력부(16)는 테스트 모드 신호(TEST)의 활성화 중에만 동작 하고, 불량 검출 신호(FDET1)의 활성화에 응답하여, 데이터 반전 신호(DINV)(더미 불량 신호)를 소정의 기간 활성화한다. 이 실시형태에서는 데이터 반전 신호(DINV)는 후술하는 도 3에 도시한 바와 같이, 예컨대, 미리 설정된 4액세스 사이클 기간 활성화된다.
데이터 입출력부(18)는 판독 동작 시에 데이터 버스(DB)를 통해 메모리 코어(24)로부터 출력되는 판독 데이터를 데이터 단자(DT)(DT0-7)에 출력하고, 기록 동작 시에 데이터 단자(DT)에서 수신한 기록 데이터를, 데이터 버스(DB)를 통해 메모리 코어(24)에 출력한다. 데이터 단자(DT)는 판독 데이터 및 기록 데이터에 공통인 단자이다. 데이터 입출력부(18)는 판독 데이터를 출력하는 데이터 출력부 및 기록 데이터를 입력하는 데이터 입력부로서 기능한다. 또한, 데이터 입출력부(18)는 데이터 반전 신호(DINV)의 활성화 중, 센스 앰프(SA)로부터 데이터 버스(DB)를 통해 공급되는 판독 데이터의 논리 레벨을 반전하여, 반전한 데이터를 데이터 단자(DT)에 출력한다.
어레이 제어부(20)는 메모리 코어(24)의 액세스 동작을 실행하기 위해, 커맨드(CMD)에 응답하여 셀 어레이(ARY)를 액세스하기 위한 제어 신호(CNT)를 출력한다. 제어 신호(CNT)로서, 워드선(WL)을 선택하기 위한 워드선 제어 신호, 센스 앰프(SA)를 활성화하기 위한 센스 앰프 제어 신호, 컬럼 스위치를 선택하기 위한 컬럼 스위치 제어 신호, 비트선(BL, /BL)을 프리차지하기 위한 프리차지 제어 신호 등이 있다.
용장 퓨즈 회로(22)는 불량의 워드선(WL)(통상 워드선)을 용장 워드선(RWL) 으로 전환하기 위한 로우 용장 퓨즈 회로와, 불량의 비트선쌍(BL, /BL)(통상 비트선)을 용장 비트선쌍(RBL, /RBL)으로 전환하기 위한 컬럼 용장 퓨즈 회로를 갖고 있다. 용장 퓨즈 회로(22)의 퓨즈는 메모리(MEM)의 테스트 공정에서 프로그램된다. 프로그램 결과에 따라, 어드레스 정보를 포함하는 용장 제어 신호(RED)가 출력된다. 용장 제어 신호(RED)에 의해 표시되는 워드선(WL)[혹은 비트선쌍(BL, /BL)]에 대한 액세스 커맨드(CMD)가 공급되었을 때, 그 워드선(WL)[혹은 비트선쌍(BL, /BL)]의 선택이 금지되고, 용장 워드선(RWL)[혹은 용장 비트선쌍(RBL, /RBL)]이 선택된다. 이에 따라, 불량은 구제된다.
메모리 코어(24)는 로우 어드레스 디코더(RDEC), 컬럼 어드레스 디코더(CDEC), 센스 앰프(SA), 컬럼 스위치(CSW), 리드 앰프(RA), 라이트 앰프(WA) D및 셀 어레이(ARY)를 갖고 있다. 셀 어레이(ARY)는 다이나믹 메모리 셀(MC)과, 다이나믹 메모리 셀(MC)에 접속된 워드선(WL) 및 비트선쌍(BL, /BL)을 갖고 있다. 메모리 셀(MC)은 워드선(WL)과 비트선쌍(BL, /BL)의 교차 부분에 형성된다.
또한, 셀 어레이(ARY)는 용장 메모리 셀(RMC)과, 용장 메모리 셀(RMC)에 접속된 용장 워드선(RWL) 및 용장 비트선쌍(RBL, /RBL)을 갖고 있다. 도면에서는 용장 비트선쌍(RBL, /RBL)을 1개의 신호선에 의해 표시하고 있다. 용장 메모리 셀(RMC)은 용장 워드선(RWL)과 비트선쌍(BL, /BL, RBL, /RBL)의 교차 부분 및 용장 비트선쌍(RBL, /RBL)과 워드선(WL, RWL)의 교차 부분에 형성된다. 이 실시형태에서는 셀 어레이(ARY)는 예컨대, 4개의 용장 워드선(RWL)(용장 회로)과 4 세트의 용장 비트선쌍[RBL, /RBL(용장 회로)]을 갖고 있다. 이에 따라, 예컨대, 8개의 메모리 셀(MC)의 불량(싱글 비트 불량)을 구제할 수 있다. 혹은, 4개의 워드선 불량과 4개의 비트선 불량을 구제할 수 있다.
로우 어드레스 디코더(RDEC)는 워드선(WL) 중 어느 한쪽을 선택하기 위해, 어드레스 입력부(12)로부터의 로우 어드레스(RAD)를 디코드한다. 컬럼 어드레스 디코더(CDEC)는 데이터 단자(DT)의 비트수에 대응하는 8 세트의 비트선쌍(BL, /BL)을 선택하기 위해, 어드레스 입력부(12)로부터의 컬럼 어드레스(CAD)를 디코드한다. 센스 앰프(SA)는 비트선쌍(BL, /BL)에 판독된 데이터 신호의 신호량의 차(差)를 증폭한다. 센스 앰프(SA)는 메모리 셀(MC)에 유지되어 있는 데이터를 판독하는 판독부로서 기능한다. 컬럼 스위치(CSW)는 컬럼 어드레스(CAD)에 따라, 비트선(BL, /BL)을 데이터 버스선(DB)에 접속한다.
리드 앰프(RA)는 판독 동작 시에, 컬럼 스위치(CSW)를 통해 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프(WA)는 기록 동작 시에, 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하여, 비트선쌍(BL, /BL)에 공급한다.
도 2는 본 발명의 제1 실시형태의 테스트 시스템(TS)을 나타내고 있다. 테스트 시스템(TS)은 도 1에 도시한 메모리(MEM), 메모리(MEM)의 동작을 테스트하는 LSI 테스터 및 메모리(MEM)의 용장 퓨즈 회로(22)를 LSI 테스터의 테스트 결과[퓨즈 정보(FINF)]에 따라 프로그램하는 퓨즈 블로우 장치로 구성된다. 퓨즈 정보(FINF)는 불량 어드레스의 정보와, 사용하는 용장 워드선(RWL) 또는 용장 비트선쌍(RBL, /RBL)의 정보를 포함하고 있다. 예컨대, 퓨즈 정보(FINF)가 용장 워드선(RWL)의 번호 정보를 포함하는 경우, 그 번호에 대응하는 용장 워드선(RWL)을 이 용하여 불량이 구제된다. 퓨즈 정보(FINF)가 용장 비트선쌍(RBL, /RBL)의 번호 정보를 포함하는 경우, 그 번호에 대응하는 용장 비트선쌍(RBL, /RBL)을 이용하여 불량이 구제된다.
LSI 테스터는 특정한 동작 테스트를 실시하고 있는 동안, 테스트 모드 신호(TEST)를 활성화한다. LSI 테스터는 특정한 동작 테스트 중에 메모리 셀(MC)의 불량을 검출했을 때에, 불량 검출 신호(FDET)를 활성화한다. 이 활성화에 의해, 메모리(MEM)는 후술하는 도 3에 도시한 바와 같이, 데이터 단자(DT)에 출력하는 판독 데이터의 논리 레벨을 강제적으로 반전한다. 즉, 메모리(MEM)는 정상적인 메모리 셀(MC)을 의사적으로 불량으로 한다.
도 3은 제1 실시형태에 있어서의 메모리(MEM)의 동작 테스트 방법을 나타내고 있다. 이 예에서는, 도 2에 도시한 LSI 테스터는 불량을 검출하기 위한 통상의 테스트(NTEST)를 실시하고, 그 후, 테스트 모드 신호(TEST)를 고레벨로 활성화하여, 센스 앰프(SA)의 동작 마진 테스트(SATEST)를 실시한다. 여기서, 통상의 테스트는 전압이나 타이밍에 의존하지 않는 솔리드 불량을 검출하기 위해, 예컨대, 매칭 패턴을 이용하여 실시된다. 도면 중의 판독 데이터(DT0-7) 중의 "T", "/T"은 각각 특정 데이터의 논리값과, 그 데이터의 논리를 반전한 논리값을 나타내고 있다. 동작 테스트는, 예컨대, 복수의 메모리(MEM)가 형성된 반도체 웨이퍼를 이용하여 실시된다.
통상의 테스트 기간(NTEST) 중, LSI 테스터는 메모리(MEM)를 기록 액세스하기 위해 커맨드(CMD) 및 어드레스(AD)를 메모리(MEM)에 순차적으로 공급하고, 메모 리(MEM)를 판독 액세스하여 판독 데이터(DT)를 순차적으로 판독, 기대치(기록 데이터)와 비교한다[도 3(a)]. 또한, 기록 데이터는 도면에 도시한 기간보다 전에 메모리(MEM)에 미리 기록된다.
다음으로, LSI 테스터는 동작 마진 테스트(SATEST)를 실시하기 위해, 테스트 모드 신호(TEST)를 활성화한다[도 3(b)]. 그리고, LSI 테스터는 메모리(MEM)를 기록 액세스한 후, 판독 액세스하여, 판독 데이터(DT)를 순차적으로 판독하여, 데이터 입출력부(18)로부터 출력되는 판독 데이터를 기대치 데이터(EXPD)(기록 데이터)와 비교한다[도 3(c)]. 이 예에서는 센스 앰프(SA)의 동작 마진을 평가하기 위해, LSI 테스터는 동작 마진 테스트(SATEST) 중, 동일한 컬럼 어드레스(CAD)를 메모리(MEM)에 공급한다. LSI 테스터는 3회째의 판독 동작 시에, 기대치(EXPD)(T)와 상이한 잘못된 데이터(/T)를 판독함으로써 메모리 셀(MC)의 불량을 검출하고, 불량 검출 신호(FDET)를 고레벨로 활성화한다[도 3(d)]. 불량이 검출된 메모리 셀(MC)의 불량의 정보[어드레스(AD) 및 데이터 단자(DT)의 번호 등]는 LSI 테스터 내부에 유지된다.
메모리(MEM)의 불량 검출 입력부(14)는 불량 검출 신호(FDET)의 활성화에 응답하여 불량 검출 신호(FDET1)를 고레벨로 활성화한다[도 3(e)]. 메모리(MEM)의 더미 불량 출력부(16)는 불량 검출 신호(FDET1)의 활성화에 응답하여 데이터 반전 신호(DINV)를 고레벨로 활성화한다[도 3(f)]. 데이터 반전 신호(DINV)의 활성화 기간은, 예컨대, 4회의 액세스 사이클에 대응하는 기간(P1)과 동등하고, 기간(P1)에 실행되는 액세스 사이클의 수(4회)는 용장 워드선(RWL)의 수와 동등하다.
데이터 입출력부(18)는 데이터 반전 신호(DINV)의 활성화 중에, 데이터 버스(DB)를 통해 공급되는 판독 데이터(T)의 논리 레벨을 반전하여, 반전 데이터(/T)로서 데이터 단자(DT)에 출력한다[도 3(g)]. 반전 데이터(/T)는 4회 출력된다. 이에 따라, LSI 테스터는 동일한 컬럼 어드레스(CAD)에 있어서, 용장 워드선(RWL)의 수보다 1회 많은 싱글 비트 불량을 검출한다. LSI 테스터는 이들의 불량을 하나의 용장 워드선(RWL)에서는 구제할 수 없지만, 하나의 용장 비트선쌍(RBL, /RBL)에 의해 구제할 수 있다고 판단한다. 즉, 메모리(MEM)가, 용장 워드선(RWL)의 수 이상의 의사적인 불량을 발생시키는 것으로, LSI 테스터 및 테스트 프로그램을 변경하지 않고, 원하는 용장 비트선쌍(RBL, /RBL) 또는 용장 워드선(RWL)을 사용하여 불량의 구제가 가능하게 된다.
LSI 테스터는 불량 어드레스와, 용장 비트선쌍(RBL, /RBL)을 사용한다고 하는 정보를, 퓨즈 정보(FINF)로서 퓨즈 블로우 장치에 전송한다. 퓨즈 블로우 장치는 LSI 테스터로부터 수신한 퓨즈 정보(FINF)에 따라 용장 퓨즈 회로(22)를 프로그램한다. 따라서, 센스 앰프(SA)의 동작 마진이 부족하여, 싱글 비트 불량이 산발적으로 발생하는 경우에, 테스트 환경을 바꾸지 않고, 용장 비트선쌍(RBL, /RBL)을 이용하여 불량을 구제할 수 있고, 불량의 원인인 센스 앰프(SA)의 사용을 정지할 수 있다. 이 결과, 구제 효율을 향상할 수 있다. 또한, 센스 앰프(SA)의 동작 마진의 부족에 의해, 불량을 구제한 메모리(MEM)가, 시장에서 불량이 되는 것을 방지할 수 있다. 즉, 메모리(MEM)의 신뢰성을 향상할 수 있다.
도 4는 도 3에 도시한 동작 마진 테스트(SATEST)에서의 셀 어레이(ARY)의 상 태를 나타내고 있다. 비트선쌍(BL, /BL) 및 용장 비트선쌍(RBL, /RBL)은 1개의 신호선으로 나타내고 있다. 또한, 비트선쌍(BL, /BL) 및 용장 비트선쌍(RBL, /RBL)은 예컨대, 비트(DT0)만을 나타내고 있다. 메모리(MEM)는 비트 불량(도면 중의 ●)의 발생을 LSI 테스터로부터 수신하면(FDET), 그 후의 4비트가 판독한 데이터의 논리 레벨을 강제적으로 반전한다(도면 중의 ○). 즉, 메모리(MEM)는 자체 기능을 이용하여, 정상적으로 동작하는 메모리 셀(MC)을 의사적으로 불량화한다. 다시 말해, 종래의 LSI 테스터 및 테스트 프로그램에 개량을 부가하지 않고, 센스 앰프(SA)에 기인하는 싱글 비트 불량을, 비트선 불량으로 대체할 수 있다. 이에 따라, 도 3에 설명한 바와 같이, LSI 테스터는 발생한 불량을 한번에 구제하기 위해 용장 비트선쌍(RBL, /RBL)의 사용을 결정한다. 이 결과, 구제 효율을 향상할 수 있다.
이상, 제1 실시형태에서는 LSI 테스터 혹은 LSI 테스터가 실시하는 테스트 프로그램을 변경하지 않고, 의사적인 불량을 발생시킬 수 있다. 즉, 테스트 환경을 바꾸지 않고, 싱글 비트 불량을 원하는 비트선 불량 또는 워드선 불량으로 치환할 수 있고, 구제 효율을 향상할 수 있다.
도 5는 본 발명의 제2 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제1 실시형태의 커맨드 입력부(10) 및 더미 불량 출력부(16) 대신에 커맨드 입력부(10A) 및 더미 불량 출력부(16A)를 갖고 있다. 또한, 반도체 메모리(MEM)는 모드 레지스터(26)(횟수 기억 회로)를 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
커맨드 입력부(10A)는 제1 실시형태의 커맨드 입력부(10)의 기능에 부가하여, 커맨드 단자(CMD)를 통해 모드 레지스터 설정 커맨드를 수신하는 기능을 갖고 있다. 모드 레지스터(26)는 모드 레지스터 설정 커맨드와 함께 공급되는 외부 어드레스(AD) 또는 데이터(DT)에 따라, 메모리(MEM)를 동작시키기 위한 복수종의 동작모드를 설정한다. 모드 레지스터(26)는 모드 레지스터 설정 커맨드가 테스트 모드 커맨드를 나타낼 때에, 테스트 모드 신호(TEST)를 활성화한다. 모드 레지스터(26)는 모드 레지스터 설정 커맨드가 테스트 모드 해제 커맨드를 나타낼 때에, 테스트 모드 신호(TEST)를 비활성화한다. 또한, 모드 레지스터(26)는 모드 레지스터 설정 커맨드가 불량 출력 설정 커맨드를 나타낼 때에, 어드레스 단자(AD) 또는 데이터 단자(DT)에서 수신하는 값을, 셀 어레이(ARY)를 액세스하는 횟수를 나타내는 액세스 횟수(NM)로서 기억한다. 모드 레지스터(26)는 기억하고 있는 액세스 횟수(NM)를 나타내는 액세스 횟수 신호(NM)를 출력한다. 액세스 횟수(NM)로서, 용장 워드선(RWL) 또는 용장 비트선쌍(RBL, /RBL)의 수 이상(즉, 예컨대 "4" 이상)이 기억된다.
더미 불량 출력부(16A)는 액세스 사이클수를 카운트하는 카운터(도시하지 않음)를 갖고 있다. 액세스 사이클을 나타내는 정보는, 예컨대, 어레이 제어부로부터 출력된다. 카운터는 불량 검출 신호(FDET1)에 응답하여 동작을 개시한다. 더미 불량 출력부(16A)는 불량 검출 신호(FDET1)를 수신한 후, 카운터의 카운터값이 액세스 횟수(NM)에 도달하기까지의 기간, 데이터 반전 신호(DINV)를 활성화한다. 이와 같이, 이 실시형태에서는 메모리(MEM)는 모드 레지스터(26)의 설정에 의해 테스트 모드로 이행하여, 모드 레지스터(26)로 설정된 액세스 횟수(NM)에 대응하는 기간, 데이터(DT)의 논리 레벨을 반전한다.
이상, 제2 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 데이터(DT)의 논리 레벨을 반전하는 기간을 나타내는 액세스 횟수(NM)를 메모리(MEM)의 동작 테스트를 실시하는 LSI 테스터의 테스트 프로그램에 맞추어 변경할 수 있다. 이 때문에, LSI 테스터의 테스트 프로그램을 변경하지 않고, 센스 앰프(SA)가 기인하는 싱글 비트 불량을, 라인 불량으로 대체할 수 있다.
도 6은 본 발명의 제3 실시형태에 있어서의 반도체 메모리를 나타내고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제2 실시형태의 모드 레지스터(26) 대신에 모드 레지스터(26B)를 갖고 있다. 또한, 반도체 메모리(MEM)는 제2 실시형태의 더미 불량 출력부(16A)와, 퓨즈 회로(28)를 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
모드 레지스터(26B)는 제2 실시형태의 모드 레지스터(26)로부터 액세스 횟수(NM)를 기억하는 기능 및 액세스 횟수 신호(NM)를 출력하는 기능을 제외하고 구성되어 있다. 퓨즈 회로(28)는 내장하는 퓨즈의 프로그램 상태에 따른 값을 나타내는 액세스 횟수 신호(NM)를 출력한다. 이와 같이, 퓨즈 회로(28)는 셀 어레이(ARY) 를 액세스하는 횟수를 나타내는 액세스 횟수(NM)를 기억하는 횟수 기억 회로로서 기능한다. 예컨대, 퓨즈 회로(28)는 퓨즈가 블로우되어 있지 않은 상태에서, "4회"를 나타내는 액세스 횟수 신호(NM)를 출력하여, 퓨즈가 블로우된 후, "0회"를 나타내는 액세스 횟수 신호(NM)를 출력한다. 퓨즈 회로(28)의 퓨즈는 용장 퓨즈 회로(22)가 프로그램된 후에 블로우된다. 데이터 입출력부(18)는 각 데이터 단자(DT) 마다에 입력 버퍼 및 출력 버퍼를 갖고 있고, 전원 노이즈가 발생하기 쉽다. 본 실시형태에서는 동작 테스트가 실시된 후에, 데이터(DT)의 논리 레벨이, 데이터 입출력부(18)의 오동작 등에 의해 잘못 반전되는 것을 방지할 수 있다.
이상, 제3 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 동작 테스트가 실시되어, 메모리(MEM)가 출하된 후에, 메모리(MEM)의 오동작을 방지할 수 있다.
도 7은 본 발명의 제4 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제2 실시형태의 더미 불량 출력부(16) 대신에 더미 불량 출력부(16C)를 갖고 있다. 또한, 반도체 메모리(MEM)는 새롭게 불량 어드레스 유지부(30)를 갖고 있다. 그 외의 구성은, 제2 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
불량 어드레스 유지부(30)는 외부 단자(FAD, AINF)를 통해 불량 어드레스(FAD) 및 어드레스 정보(AINF)를 수신하여, 수신한 불량 어드레스(FAD) 및 어드 레스 정보(AINF)를 유지한다. 예컨대, 불량 어드레스(FAD) 및 어드레스 정보(AINF)는 메모리(MEM)를 테스트하는 LSI 테스터로부터 공급된다. LSI 테스터는 불량의 메모리 셀(MC)을 나타내는 로우 어드레스(RAD) 또는 컬럼 어드레스(CAD)를 불량 어드레스(FAD)로서 출력하고, 불량 어드레스(FAD)가 로우 어드레스(RAD) 또는 컬럼 어드레스(CAD)인 것을 나타내는 어드레스 정보(AINF)를 출력한다. 예컨대, 불량 어드레스(FAD)는 어드레스 정보(AINF)가 고논리 레벨일 때 로우 어드레스(RAD)이고, 어드레스 정보(AINF)가 저논리 레벨일 때 컬럼 어드레스(CAD)이다. 또한, 불량 어드레스 유지부(30)는 복수 세트의 불량 어드레스(FAD) 및 어드레스 정보(AINF)를 유지하기 위해 복수의 유지 회로(도시하지 않음)를 갖고 있다. 도면에서는 복수의 유지 회로를 도시하기 위해, 불량 어드레스 유지부(30)의 프레임을 중복하고 있다.
더미 불량 출력부(16C)는 어드레스 비교 회로(32) 및 일치 카운터(34)를 갖고 있다. 어드레스 비교 회로(32)는 어드레스 정보(AINF)가 로우 어드레스를 나타낼 때, 즉, 불량 어드레스(FAD)가 워드선(WL)을 나타낼 때에, 불량 어드레스(FAD)와 메모리 코어(24)에 공급되는 로우 어드레스(RAD)(액세스 어드레스)를 비교한다. 또한, 어드레스 비교 회로(32)는 어드레스 정보(AINF)가 컬럼 어드레스를 나타낼 때, 즉, 불량 어드레스(FAD)가 비트선쌍(BL, /BL)을 나타낼 때에, 불량 어드레스(FAD)와 메모리 코어(24)에 공급되는 컬럼 어드레스(CAD)(액세스 어드레스)를 비교한다.
이 실시형태에서는 어드레스 정보(AINF)와 함께 불량 어드레스(FAD)가 공급되기 때문에, 불량 어드레스 단자(FAD)의 수를 적게 할 수 있다. 또한, 어드레스 비교 회로(32)로 비교하는 어드레스의 비트수를 적게 할 수 있다. 단자수 및 회로규모를 작게 할 수 있기 때문에, 메모리(MEM)의 칩 사이즈를 작게 할 수 있다.
어드레스 비교 회로(32)는 액세스 어드레스가 불량 어드레스(FAD)에 일치하는 것을 검출했을 때에, 일치 신호(COIN)(예컨대, 플러스의 펄스 신호)를 출력한다. 또한, 어드레스 비교 회로(32)는 복수의 불량 어드레스(FAD)를 액세스 어드레스와 비교하기 위해, 복수의 비교기(도시하지 않음)를 갖고 있다. 이 때문에, 일치 신호(COIN)는 복수의 불량 어드레스(FAD) 마다 출력된다.
일치 카운터(34)는 일치 신호(COIN)의 출력 횟수[= 어드레스 비교 회로(32)에서의 일치 횟수]를 카운트하여, 출력 횟수가 모드 레지스터(26)에 설정된 액세스 횟수(NM)가 될 때까지, 불량 어드레스(FAD)가 액세스될 때마다, 일치 신호(COIN)에 동기하여 데이터 반전 신호(DINV)를 활성화한다. 이 실시형태에서는 액세스 횟수(NM)는 용장 워드선(RWL)의 수, 또는 용장 비트선쌍(RBL, /RBL)의 수와 동일하고, 예컨대 "4"이다.
또한, 일치 카운터(34)는 복수의 불량 어드레스(FAD)에 각각 대응하는 일치 신호(COIN)를 카운트하기 위해 복수의 서브 카운터(도시하지 않음)와, 서브 카운터의 출력을 수신하는 OR 회로(도시하지 않음)를 갖고 있다. OR 회로는 서브 카운터 중 어느 하나가 액세스 횟수(NM)를 카운트했을 때에, 데이터 반전 신호(DINV)를 활성화한다. 더미 불량 출력부(16C)는 불량 검출 신호(FDET1)의 활성화에 응답하여 동작을 개시하고, 모든 서브 카운터의 카운터값이 액세스 횟수(NM)가 되었을 때에, 데이터 반전 신호(DINV)의 활성화에 응답하여 동작을 정지하여, 리셋된다.
이 실시형태에서는 불량의 메모리 셀(MC)(싱글 비트 불량)이 LSI 테스터 등에 의해 검출된 후, 불량의 메모리 셀(MC)이 접속된 워드선(WL) 또는 비트선(BL, /BL)을 나타내는 어드레스(AD)가 불량 어드레스(FAD)에 일치했을 때만, 판독 데이터의 논리가 반전된다. 예컨대, 센스 앰프(SA)의 동작 마진 테스트에서는, 복수의 비트선쌍(BL, /BL)이 띄엄띄엄 액세스되는 경우가 있다. 이 경우에도, 불량의 메모리 셀(MC)에 접속된 비트선쌍(BL, /BL)(불량 비트선)에 대한 액세스 수가, 용장 워드선(RWL)의 수를 넘을 때까지, 불량 비트선에 대응하는 판독 데이터의 논리가 반전된다.
또한, 복수의 유지 회로, 복수의 비교기 및 복수의 서브 카운터가 형성되기 때문에, 복수의 메모리 셀(MC)의 불량(싱글 비트 불량)을, 각각 비트선 불량 또는 워드선 불량으로 대체할 수 있다. 어드레스 정보(AINF)에 따라 비트선 불량과 워드선 불량을 혼재하여 의사적으로 검출시키는 것도 할 수 있다. 따라서, 셀 어레이(ARY) 내의 복수 개소에서 발생하는 싱글 비트 불량을, 임의의 용장 비트선쌍(RBL, /RBL) 또는 용장 워드선(RWL)을 이용하여 구제할 수 있다.
도 8은 제4 실시형태에 있어서의 메모리(MEM)의 동작 테스트 방법을 나타내고 있다. 전술한 도 3과 동일한 동작에 대해서는, 상세한 설명을 생략한다. 이 예는, 센스 앰프(SA)의 동작 마진 테스트(SATEST)를 실시중인 상태를 나타내고 있다. 이 때문에, 테스트 모드 신호(TEST)는 고논리 레벨로 유지된다. 테스트 데이터는 메모리(MEM)에 미리 기록되어 있다.
예컨대, 동작 마진 테스트(SATEST)는 서로 인접한 컬럼 어드레스(CAD)(a, b, c)의 액세스를 반복하면서, 로우 어드레스(RAD)(A, B, C, D, E)를 순차적으로 시프트하여 실시된다. LSI 테스터는 로우 어드레스(RAD)= A, 컬럼 어드레스(CAD)= b의 메모리 셀(MC)의 불량을 검출하여, 불량 검출 신호(FDET)를 고레벨로 활성화한다[도 8(a)]. 또한, LSI 테스터는 불량 검출 신호(FDET)의 활성화에 동기하여, 불량 어드레스(FAD) 및 어드레스 정보(AINF)를 출력한다[도 8(b)]. 여기서, 불량 어드레스(FAD)는 컬럼 어드레스(CAD)(= b)이고, 어드레스 정보(AINF)는 컬럼 어드레스를 나타낸다. 불량 어드레스(FAD) 및 어드레스 정보(AINF)는 메모리(MEM)의 어드레스 비교 회로(32)에 공급된다.
메모리(MEM)의 불량 검출 입력부(14)는 도 3과 동일하게, 불량 검출 신호(FDET)의 활성화에 응답하여 불량 검출 신호(FDET1)를 고레벨로 활성화한다[도 8(c)]. 메모리(MEM)의 더미 불량 출력부(16C)는 불량 검출 신호(FDET1)의 활성화에 응답하여, 컬럼 어드레스(CAD)가 "b"의 액세스를 검출했을 때에, 일치 신호(COIN)를 활성화한다[도 8(d)]. 데이터 입출력부(18)는 데이터 반전 신호(DINV)의 활성화 중에, 데이터 버스(DB)를 통해 공급되는 판독 데이터(T)의 논리 레벨을 반전하여, 반전 데이터(/T)로서 데이터 단자(DT)에 출력한다[도 8(e)]. 일치 신호(COIN)는 모드 레지스터(26)로부터 출력되는 액세스 횟수 신호(NM)가 나타내는 수만큼 출력된다. 이 결과, 판독 데이터의 논리 레벨은 예컨대, 최대 4회 반전된다. 따라서, LSI 테스터는 동일한 비트선쌍(BL, /BL)에 접속된 5개의 메모리 셀(MC)의 불량을 검출하여, 용장 비트선쌍(RBL, /RBL)에 의한 용장이 필요하다고 판단한다.
도 9는 도 8에 도시한 동작 마진 테스트(SATEST)에 있어서의 셀 어레이(ARY) 의 상태를 도시하고 있다. 도면 중의 도형은, 전술한 도 4의 도형과 동일한 의미를 갖는다. 비트선쌍(BL, /BL)에 붙인 부호 a, b, c는 도 8에 도시한 컬럼 어드레스(CAD)를 도시한다. 워드선(WL)에 붙인 부호 A, B, C, D, E는 도 8에 도시한 로우 어드레스(RAD)를 도시한다. ○의 숫자는 비트 불량(도면 중의 검은 환형)의 발생을 LSI 테스터로부터 수신한 후에, LSI 테스터가 액세스하는 메모리 셀(MC)의 순서를 나타내고 있다. 이 예에서는, 메모리(MEM)는 불량의 메모리 셀(MC)(●)에 접속된 비트선쌍(BL, /BL)에 대한 액세스가 4회 발생할 때까지(3, 6, 9, 12번째의 액세스), 그 액세스마다 판독 데이터의 논리가 반전된다.
이상, 제4 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 불량이 검출된 메모리 셀(MC)에 접속된 비트선쌍(BL, /BL) 또는 워드선(WL)에만 주목하여 의사적인 불량을 발생시킬 수 있다. 따라서, 복수의 비트선쌍(BL, /BL) 또는 복수의 워드선(WL)을 띄엄띄엄 액세스하여 테스트가 실시되는 경우에도, LSI 테스터는 불량의 메모리 셀(MC)에 접속된 비트선쌍(BL, /BL)의 불량 또는 워드선(WL)의 불량을 판단할 수 있다.
도 10은 본 발명의 제5 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제2 실시형태의 데이터 입출력부(18) 대신에 데이터 입출력부(18D)를 갖고 있다. 또한, 반도체 메모리(MEM)는 메모리 코어(24)와 데이터 입출력부(18D) 사이에, 압축 제어부(36)를 갖고 있다. 그 외의 구성은, 제2 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
압축 제어부(36)는 데이터 입출력부(18D)로부터 1비트의 데이터(DT0)를 수신한 데이터 압축 제어 회로(38)와, 데이터 입출력부(18D)로부터 8비트의 데이터(DT0-7)를 수신하는 스위치 회로(40)를 갖고 있다. 데이터 압축 제어 회로(38)는 데이터 압축 테스트 모드 중에서만 동작한다. 메모리(MEM)는 테스트 커맨드에 의해, 모드 레지스터(26)가 대응하는 비트가 설정되었을 때, 통상 동작 모드로부터 데이터 압축 테스트 모드로 이행하여, 모드 레지스터(26)가 대응하는 비트가 리셋되었을 때 데이터 압축 테스트 모드로부터 통상 동작 모드로 복귀한다. 데이터 압축 제어 회로(38)는 데이터 단자(DT0)에서 수신한 기록 데이터를 8비트의 기록 데이터(WDT0-7)에 분배한다. 논리가 전부 동일한 기록 데이터(WDT0-7)는 스위치 회로(40)를 통해 대응하는 메모리 셀(MC)에 기록된다. 또한, 데이터 압축 제어 회로(38)는 스위치 회로(40)로부터 출력되는 판독 데이터[RDT(8비트)]의 비트값의 일치/불일치를 비교하여, 모든 비트값이 동일했을 때에 데이터 단자(DT0)에 저논리 레벨을 출력하고(불량 없음), 비트값이 서로 상이할 때에 데이터 단자(DT0)에 고논리 레벨을 출력한다(불량 있음).
스위치 회로(40)는 데이터 압축 테스트 모드 중에, 데이터 압축 제어 회로(38)를 통해 데이터(DT0-7)를 입출력하고, 통상 동작 모드 중에, 데이터 버스(DB)에 대해 데이터(DT0-7)를 직접 입출력한다. 데이터 압축 테스트 모드 중, LSI 테스터 등은, 데이터 단자(DT0)에서만 기록 데이터를 출력하고, 데이터 단자(DT0)로부터 테스트 결과를 수신한다. LSI 테스터는 저논리 레벨의 데이터(DT0) 가 테스트 결과로서 출력되었을 때에 불량이 없다고 판정하고, 고논리 레벨의 데이터(DT0)가 테스트 결과로서 출력되었을 때에 불량이 있다고 판정한다. 데이터 압축 테스트로서는, 1개의 데이터 단자(DT0)를 이용하여 8비트의 데이터에 대한 테스트를 실시할 수 있다. 이 때문에, 테스트 보드에 다수의 메모리(MEM)를 탑재하고 테스트를 실시할 수 있고, 테스트 비용을 삭감할 수 있다.
데이터 입출력부(18D)는 통상 동작 모드에서의 테스트 중에, 데이터 반전 신호(DINV)의 활성화를 수신했을 때에, 판독 데이터(DT0-7)의 논리 레벨을 반전하여 데이터 단자(DT0-7)에 출력한다. 즉, 통상 동작 모드에서의 테스트 중인 동작은 제2 실시형태와 동일하다. 데이터 입출력부(18D)는 데이터 압축 테스트 모드 중에, 데이터 반전 신호(DINV)의 활성화를 수신했을 때에, 테스트 결과에 상관없이 데이터 단자(DT0)에 고논리 레벨을 출력한다. 즉, 데이터 입출력부(18D)는 데이터 반전 신호(DINV)가 활성화하고 있는 동안, 일치를 나타내는 논리를 반전하여 출력한다. 이에 따라, 통상의 테스트뿐만 아니라, 데이터 압축 테스트에 있어서도 메모리(MEM)로부터 불량 정보를 강제적으로 출력할 수 있다. 이 결과, 메모리(MEM)를 테스트하는 LSI 테스터 등은, 테스트 프로그램으로 평가되는 동작 마진에 따라, 용장 워드선(RWL) 및 용장 비트선쌍(RBL, /RBL) 중 최적의 라인을 선택할 수 있다.
이상, 제5 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 데이터 압축 테스트 기능을 갖는 메모리(MEM)에서도, LSI 테스터의 테스트 프로그램을 변경하지 않고, 메모리(MEM) 내의 특정한 회로의 동작 마진이 기인하는 싱글 비트 불량을, 워드선 불량 또는 비트선 불량으로 대체할 수 있다.
도 11은 본 발명의 제6 실시형태에 있어서의 반도체 메모리를 나타내고 있다. 제1, 제4 및 제5 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제4 실시형태의 데이터 입출력부(18) 대신에 데이터 입출력부(18D)를 갖고 있다. 또한, 반도체 메모리(MEM)는 메모리 코어(24)와 데이터 입출력부(18D) 사이에, 압축 제어부(36)를 갖고 있다. 그 외의 구성은, 제4 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
이 실시형태에서는 제4 실시형태와 동일하게, 통상 동작 모드에서의 테스트로서는, 메모리 셀(MC)의 싱글 비트 불량이 검출된 후, 불량이 발생한 메모리 셀(MC)과 동일한 비트선(BL, /BL)에 접속된 메모리 셀(MC)이 액세스될 때마다, 액세스 횟수 신호(NM)가 나타내는 횟수만큼 판독 데이터의 논리를 반전한다. 데이터 압축 테스트 모드에서는, 메모리 셀(MC)의 싱글 비트 불량이 검출된 후, 불량이 발생한 메모리 셀(MC)과 동일한 비트선(BL, /BL)에 접속된 메모리 셀(MC)이 액세스될 때마다, 불량을 나타내는 논리 레벨(= 고논리 레벨)이, 액세스 횟수(NM)만큼 데이터 단자(DT0)로부터 출력된다. 이상, 제6 실시형태에 있어서도, 전술한 제1, 제4 및 제5 실시형태와 동일한 효과를 얻을 수 있다.
도 12는 본 발명의 제7 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제2 실시형태의 모드 레지스터(26) 대신에 모드 레지스터(26G)를 갖고 있다. 또한, 반도체 메모리(MEM)는 외부 단자(CMD, AD, DT)에 접속된 자기 테스트부(42G)를 갖고 있다. 그 외의 구성은, 제2 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
메모리(MEM)는 테스트 커맨드에 의해, 모드 레지스터(26G)가 대응하는 비트가 설정되었을 때, 통상 동작 모드로부터 자기 테스트 모드로 이행한다. 모드 레지스터(26G)는 자기 테스트 모드 중, 자기 테스트 모드 신호(STEST)를 활성화하고, 통상 동작 모드 중, 자기 테스트 모드 신호(STEST)를 비활성화한다. 메모리(MEM)는 모드 레지스터(26G)가 대응하는 비트가 리셋되었을 때 자기 테스트 모드로부터 통상 동작 모드로 복귀한다.
자기 테스트부(42G)는 자기 테스트 모드 신호(STEST)의 활성화 중(자기 테스트 모드 중)에, 복수의 기록 테스트 패턴(기록 액세스 패턴)을 생성하고, 생성한 테스트 패턴을 내부 커맨드(ICMD)(기록 커맨드), 내부 어드레스(IAD)(기록 어드레스) 및 내부 기록 데이터(IDT0-7)로서 메모리 코어(24)를 향해 순차적으로 출력한다. 이 후, 자기 테스트부(42G)는 복수의 판독 테스트 패턴(판독 액세스 패턴)을 생성하고, 생성한 테스트 패턴을 내부 커맨드(ICMD)(판독 커맨드) 및 내부 어드레스(IAD)(판독 어드레스)로서 메모리 코어(24)를 향해 순차적으로 출력한다.
자기 테스트부(42G)는 센스 앰프(SA)로부터 순차적으로 판독되는 판독 데이터(IDT0-7)를 기대치와 비교한다. 자기 테스트부(42G)는 판독 데이터(IDT0-7)가 기대치와 상이할 때에 메모리 셀(MC)의 불량을 검출하고, 불량 검출 신호(FDET)를 활 성화한다. 이 후의 메모리(MEM)의 동작은, 전술한 제2 실시형태와 동일하다. 자기 테스트부(42G)는 검출한 불량의 정보[어드레스, 데이터 단자(DT)의 번호 등]를 유지한다. 자기 테스트부(42G)는 자기 테스트를 완료한 후, 메모리(MEM)에 접속된 LSI 테스터 등으로부터 공급되는 불량 정보 출력 커맨드에 응답하여, 불량의 정보를 출력한다. 또한, 예컨대, 메모리(MEM)에, 불량을 구제하기 위한 전기 퓨즈와 이 전기 퓨즈의 프로그램에 따라 동작하는 용장 회로 등을 탑재하여, 전기 퓨즈를 불량의 정보에 기초하여 프로그램함으로써, 시험 장치를 이용하지 않고, 메모리(MEM) 자체에서 불량을 구제할 수 있다.
또한, 자기 테스트부(42G)는 최후의 4개의 판독 테스트 패턴 중 어느 하나에서 메모리 셀(MC)의 불량을 검출한 경우, 불량의 메모리 셀(MC)에 접속된 비트선쌍(BL, /BL)을 선택하기 위해, 복수의 판독 테스트 패턴(판독 액세스 패턴)을 더 생성하고, 추가의 판독 액세스를 실시한다. 이에 따라, 테스트의 마지막에 불량이 검출되는 경우에도, 싱글 비트 불량을 비트선 불량으로 대체할 수 있다.
이상, 제7 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 자기 테스트 기능을 갖는 메모리(MEM) 에서도, 메모리(MEM) 내의 특정한 회로의 동작 마진이 기인하는 싱글 비트 불량을, 워드선 불량 또는 비트선 불량으로 대체할 수 있다. LSI 테스터는 자기 테스트부(42G)에 유지된 의사적인 불량을 포함하는 불량의 정보에 기초하여, 테스트 프로그램을 변경하지 않고, 메모리(MEM) 내의 특정한 회로의 동작 마진이 기인하는 싱글 비트 불량을, 워드선 불량 또는 비트선 불량으로 대체할 수 있다.
도 13은 본 발명의 제8 실시형태에 있어서의 반도체 메모리를 도시하고 있다. 제1, 제2, 제4 및 제7 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제4 실시형태의 모드 레지스터(26) 대신에 모드 레지스터(26G)를 갖고 있다. 또한, 반도체 메모리(MEM)는 제7 실시형태와 동일하게, 외부 단자(CMD, AD, DT)에 접속된 자기 테스트부(42H)를 갖고 있다. 그 외의 구성은, 제4 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 DRAM으로서 형성되어 있다.
자기 테스트부(42H)는 제7 실시형태의 자기 테스트부(42G)에, 불량 어드레스(FAD) 및 어드레스 정보(AINF)를 출력하는 기능을 추가하여 구성되고 있다. 불량 어드레스(FAD) 및 어드레스 정보(AINF)는 제4 실시형태의 LSI 테스터의 동작과 동일하게, 불량 검출 신호(FDET)의 활성화에 동기하여 출력된다. 이상, 제8 실시형태에 있어서도, 전술한 제1, 제4 및 제7 실시형태와 동일한 효과를 얻을 수 있다.
또한, 전술한 실시형태에서는 본 발명을 DRAM에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 본 발명을, 의사 SRAM, SRAM 혹은 플래쉬 메모리 등에 적용하여도 좋다. 의사 SRAM은 DRAM의 메모리 셀을 가지고, SRAM과 동일한 입출력 인터페이스를 가지며, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행하는 메모리이다. 본 발명을 적용하는 반도체 메모리는 클록 비동기식이라도 좋고, 클록 동기식이라도 좋다.
전술한 실시형태에서는 주로, 센스 앰프(SA)가 기인하는 싱글 비트 불량을, 비트선 불량으로 대체하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정 되지 않는다. 예컨대, 로우 디코더(RDEC)나 워드선(WL)이 기인하는 싱글 비트 불량을, 워드선 불량으로 대체하여도 좋다. 이 경우, 데이터(DT)의 논리 레벨을 반전하는 기간은 용장 비트선쌍(RBL, /RBL)의 수 이상의 액세스 사이클수에 대응하는 기간이 된다. 구체적으로는, 액세스 횟수(NM)는 용장 비트선쌍(RBL, /RBL)의 수 이상으로 설정된다.
전술한 제5 및 제6 실시형태에서는 본 발명을, 데이터 단자(DT0)에 공급되는 기록 데이터를 다른 데이터(DT1-7)에 분배하는 데이터 압축 테스트 기능을 갖는 반도체 메모리(MEM)에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 본 발명을, 압축 제어부(36)에 기대치 레지스터 및 비트 연산 회로(예컨대, EOR 회로)가 형성되는 반도체 메모리(MEM)에 적용하여도 좋다. 기대치 레지스터는 데이터 압축 테스트에 있어서, 1비트의 기록 데이터를 다른 비트에 분배할 때에, 비트 연산을 하기 위한 값이 저장되는 레지스터이다. 예컨대, 비트 연산 회로는 기대치 레지스터에 유지된 "55(16진수)"와, 논리 0의 1비트 데이터를 분배한 "00(16진수)"을 EOR 연산하여, "55"를 기록 데이터로서 셀 어레이(ARY)에 출력한다. 그 후의 판독 액세스에서는, 데이터 압축 제어 회로는 기대치 레지스터에 유지된 값을 기대치로서, 판독 데이터가 올바른지의 여부를 판정한다.
전술한 실시형태에서는 본 발명을, 비트선쌍(BL, /BL)을 갖는 반도체 메모리(MEM)에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 본 발명을, 비트선(BL)만을 갖는 반도체 메모리(MEM)에 적용하여도 좋다.
또한, 제7 및 제8 실시형태에, 제5 및 제6 실시형태에 나타낸 압축 제어부(36)를 형성하여도 좋다.
이상, 본 발명에 대해 상세하게 설명해 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 여기에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은, 불량을 구제하기 위한 용장 회로를 갖는 반도체 메모리에 적용할 수 있다.

Claims (20)

  1. 메모리 셀에 접속된 워드선, 비트선과, 용장 메모리 셀에 접속된 용장 워드선, 용장 비트선을 갖는 셀 어레이와,
    상기 메모리 셀에 유지되어 있는 데이터를 판독하는 판독부와,
    불량 검출 신호를 수신하는 불량 검출 입력부와,
    상기 불량 검출 입력부가 상기 불량 검출 신호를 수신하고 나서 소정의 기간, 더미 불량 신호를 출력하는 더미 불량 출력부와,
    상기 더미 불량 신호가 활성화하고 있는 동안, 상기 판독부로부터 출력되는 판독 데이터의 논리를 반전하는 데이터 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    외부 액세스 커맨드에 응답하여, 상기 셀 어레이를 액세스하기 위한 제어 신호를 생성하는 어레이 제어부와,
    상기 셀 어레이가 액세스되는 횟수를 나타내는 액세스 횟수를 기억하는 횟수 기억 회로
    를 구비하고,
    상기 더미 불량 출력부는, 상기 불량 검출 신호를 수신한 후, 상기 셀 어레이가 상기 액세스 횟수만큼 액세스될 때까지 상기 더미 불량 신호를 활성화하는 것 을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서,
    불량의 메모리 셀에 접속된 워드선을 구제하기 위한 복수의 용장 워드선을 구비하고,
    상기 횟수 기억 회로가 기억하는 상기 액세스 횟수는, 상기 용장 워드선의 수 이상인 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서,
    불량의 메모리 셀에 접속된 비트선을 구제하기 위한 복수의 용장 비트선을 구비하고,
    상기 횟수 기억 회로가 기억하는 상기 액세스 횟수는, 상기 용장 비트선의 수 이상인 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서,
    상기 횟수 기억 회로는, 반도체 메모리의 외부로부터 설정되는 상기 액세스 횟수를 기억하는 모드 레지스터인 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서,
    상기 횟수 기억 회로는, 퓨즈를 가지며, 퓨즈의 프로그램에 따라 상기 액세 스 횟수를 기억하는 퓨즈 회로인 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서,
    액세스하는 메모리 셀을 나타내는 어드레스를 수신하는 어드레스 입력부와,
    외부로부터 공급되는 불량 어드레스를 유지하는 불량 어드레스 유지부
    를 구비하고,
    상기 더미 불량 출력부는,
    상기 어드레스 입력부에 순차 공급되는 액세스 어드레스가, 상기 불량 어드레스 유지부에 유지된 상기 불량 어드레스에 일치하는 것을 검출하는 어드레스 비교 회로를 가지며, 상기 불량 검출 신호를 수신한 후, 상기 어드레스 비교 회로에 의해 일치를 검출하는 횟수가 미리 설정된 액세스 횟수가 될 때까지, 상기 불량 어드레스가 액세스될 때마다 상기 더미 불량 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서,
    상기 어드레스 입력부는, 상기 워드선을 선택하기 위한 로우 어드레스 및 상기 비트선을 선택하기 위한 컬럼 어드레스를 상기 액세스 어드레스로서 수신하고,
    상기 어드레스 비교 회로는, 상기 불량 어드레스가 상기 워드선을 나타낼 때에, 상기 불량 어드레스를 상기 로우 어드레스와 비교하며, 상기 불량 어드레스가 상기 비트선을 나타낼 때에, 상기 불량 어드레스를 상기 컬럼 어드레스와 비교하는 것을 특징으로 하는 반도체 메모리.
  9. 제7항에 있어서,
    상기 불량 어드레스 유지부는, 복수의 불량 어드레스를 유지하고,
    상기 어드레스 비교 회로는, 상기 액세스 어드레스를 상기 복수의 불량 어드레스와 각각 비교하며, 상기 복수의 불량 어드레스마다, 일치를 검출하는 횟수가 미리 설정된 액세스 횟수가 될 때까지 상기 더미 불량 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  10. 제7항에 있어서,
    불량의 메모리 셀에 접속된 워드선을 구제하기 위한 복수의 용장 워드선을 구비하고,
    미리 설정된 상기 액세스 횟수는, 상기 용장 워드선의 수 이상인 것을 특징으로 하는 반도체 메모리.
  11. 제7항에 있어서,
    불량의 메모리 셀에 접속된 비트선을 구제하기 위한 복수의 용장 비트선을 구비하고,
    미리 설정된 상기 액세스 횟수는, 상기 용장 비트선의 수 이상인 것을 특징으로 하는 반도체 메모리.
  12. 제1항에 있어서,
    기록 데이터를 수신하는 복수의 데이터 단자와,
    데이터 압축 테스트 모드 중에 동작하고, 데이터 단자 중 어느 하나에서 수신하는 기록 데이터를 복수의 메모리 셀에 기록하기 위해 분배하며, 복수의 메모리 셀로부터 판독되는 데이터의 일치 또는 불일치를 나타내는 논리를, 상기 데이터 출력부를 통해 상기 데이터 단자 중 어느 하나에 상기 판독 데이터로서 출력하는 압축 제어부
    를 구비하고,
    상기 데이터 출력부는, 상기 더미 불량 신호가 활성화하고 있는 동안, 일치를 나타내는 논리를 반전하여 출력하는 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서,
    액세스하는 메모리 셀을 나타내는 어드레스를 수신하는 어드레스 입력부와,
    외부로부터 공급되는 불량 어드레스를 유지하는 불량 어드레스 유지부
    를 구비하고,
    상기 더미 불량 출력부는,
    상기 어드레스 입력부에 순차 공급되는 어드레스가, 상기 불량 어드레스 유지부에 유지된 상기 불량 어드레스에 일치하는 것을 검출하는 어드레스 비교 회로를 가지며, 상기 불량 검출 신호를 수신한 후, 상기 어드레스 비교 회로에 의해 일 치를 검출하는 횟수가 미리 설정된 액세스 횟수가 될 때까지, 상기 불량 어드레스가 액세스될 때마다 상기 더미 불량 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  14. 제1항에 있어서,
    자기 테스트 모드 중에 동작하고, 상기 셀 어레이를 기록 액세스 및 판독 액세스하며, 상기 데이터 출력부로부터의 판독 데이터를 기대치와 비교함으로써 상기 메모리 셀의 불량을 검출하고, 검출한 불량의 정보를 유지하여, 상기 메모리 셀 중 어느 하나의 불량을 검출했을 때에 상기 불량 검출 신호를 출력하는 자기 테스트부를 구비하는 것을 특징으로 하는 반도체 메모리.
  15. 제14항에 있어서,
    액세스하는 메모리 셀을 나타내는 어드레스를 수신하는 어드레스 입력부와,
    외부로부터 공급되는 불량 어드레스를 유지하는 불량 어드레스 유지부
    를 구비하고,
    상기 더미 불량 출력부는,
    상기 어드레스 입력부에 순차 공급되는 어드레스가, 상기 불량 어드레스 유지부에 유지된 상기 불량 어드레스에 일치하는 것을 검출하는 어드레스 비교 회로를 가지며, 상기 불량 검출 신호를 수신한 후, 상기 어드레스 비교 회로에 의해 일치를 검출하는 횟수가 미리 설정된 액세스 횟수가 될 때까지, 상기 불량 어드레스 가 액세스될 때마다 상기 더미 불량 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  16. 제14항에 있어서,
    상기 자기 테스트부는, 상기 메모리 셀을 순차적으로 소정 횟수 액세스함으로써 테스트를 실시하고, 상기 메모리 셀 중 어느 하나의 불량을 최후의 액세스 시에 검출했을 경우, 불량의 메모리 셀에 접속된 워드선 또는 비트선을 선택하기 위한 복수의 판독 액세스를 더 실시하는 것을 특징으로 하는 반도체 메모리.
  17. 제14항에 있어서,
    상기 자기 테스트부는, 유지하고 있는 불량의 정보를, 반도체 메모리의 외부로부터 공급되는 불량 정보 출력 커맨드에 응답하여 출력하는 것을 특징으로 하는 반도체 메모리.
  18. 제1항에 있어서,
    반도체 메모리를 테스트 모드로 이행하는 테스트 단자를 구비하고,
    상기 불량 검출 입력부 및 상기 더미 불량 출력부는, 상기 테스트 모드 중에서만 동작하는 것을 특징으로 하는 반도체 메모리.
  19. 제1항에 있어서,
    반도체 메모리의 동작 모드를 설정하는 모드 레지스터를 구비하고,
    상기 불량 검출 입력부 및 상기 더미 불량 출력부는, 상기 모드 레지스터에 의해 동작 모드가 테스트 모드로 설정될 때에만 동작하는 것을 특징으로 하는 반도체 메모리.
  20. 반도체 메모리와, 이 반도체 메모리를 테스트하는 테스트 장치로 구성되는 테스트 시스템으로서,
    상기 반도체 메모리는,
    메모리 셀에 접속된 워드선, 비트선과, 용장 메모리 셀에 접속된 용장 워드선, 용장 비트선을 갖는 셀 어레이와,
    상기 메모리 셀에 유지되어 있는 데이터를 판독하는 판독부와,
    불량 검출 신호를 수신하는 불량 검출 입력부와,
    상기 불량 검출 입력부가 상기 불량 검출 신호를 수신하고 나서 소정의 기간, 더미 불량 신호를 출력하는 더미 불량 출력부와,
    상기 더미 불량 신호가 활성화하고 있는 동안, 상기 판독 회로로부터 출력되는 판독 데이터의 논리를 반전하는 데이터 출력부를 구비하고,
    상기 테스트 장치는,
    상기 셀 어레이를 기록 액세스 및 판독 액세스하고, 상기 데이터 출력부로부터의 판독 데이터를 기대치와 비교함으로써 상기 메모리 셀의 불량을 검출하며, 검출한 불량의 정보를 유지하여, 상기 메모리 셀 중 어느 하나의 불량을 검출했을 때 에 상기 불량 검출 신호를 출력하는 것을 특징으로 하는 테스트 시스템.
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