KR20120115854A - 리페어 방법과 이를 이용한 집적회로 - Google Patents

리페어 방법과 이를 이용한 집적회로 Download PDF

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리페어 방법과 이를 이용한 집적회로 집적회로는 테스트모드에서 반도체 메모리 장치에 포함된 메모리셀의 불량 여부를 판단하여 상기 메모리셀의 위치정보를 갖는 불량어드레스를 추출하는 메모리 컨트롤러 및 상기 테스트모드에서 상기 불량어드레스를 저장하는 불량어드레스 저장부를 포함한다.

Description

리페어 방법과 이를 이용한 집적회로{METHOD FOR REPAIR AND INTERGRATED CIRCUIT USING THE SAME}
본 발명은 리페어 방법과 이를 이용한 집적회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 반도체 셀의 불량 발생 가능성을 증가시키고, 이는 곧 생산 수율을 저하하는 요인으로 작용한다. 일반적으로 반도체 메모리 장치가 몇 개의 불량 메모리셀들, 심지어는 단 한 개의 불량 메모리셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다.
이와 같이, 반도체 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 리페어 방법들이 시도되고 있으며, 그 대표적인 것이 레이져를 이용한 퓨즈커팅방법과 고전압을 이용한 전기적퓨즈커팅방법이다.
도 1 은 종래기술의 불량이 발생한 셀을 정상적인 셀로 리페어하기 위한 순서도이다.
도 1에 도시된 바와 같이, 불량이 발생한 셀을 정상적인 셀로 리페어하기 위한 방법은 웨이퍼 상태에서 퓨즈커팅을 이용한 리페어를 수행하고, 패지징 이후 전기적퓨즈커팅을 이용한 리페어를 수행하여 리페어한다.
우선, 웨이퍼 테스트 진입단계(1)는 웨이퍼상태에서 불량이 발생한 셀을 테스트하기 위한 테스트에 진입하는 단계이다. 리페어진행 판단단계(2)는 테스트를 수행하여 불량이 발생한 메모리셀을 정상적인 메모리셀로 리페어 가능한지를 판단하는 단계이다. 불량처리단계(3)는 리페어 진행판단단계(2)에서 정상적인 메모리셀로 리페어 불가능한 웨이퍼를 리페어 하지 않고 불량으로 처리하는 단계이다. 퓨즈커팅단계(4)는 리페어 진행판단단계(2)에서 리페어 가능한 웨이퍼에 한해 레이져를 이용한 퓨즈커팅을 수행하여 불량이 발생한 메모리셀을 정상적인 메모리셀로 리페어하는 단계이다. 웨이퍼 테스트 종료단계(5)는 퓨즈커팅단계(4)에서 불량이 발생한 메모리셀이 정상적인 메모리셀로 리페어되어 웨이퍼 테스트를 종료하는 단계이다.
다음으로, 패키징단계(6)는 정상적인 메모리셀을 갖는 웨이퍼를 패키지하는 단계이다. 패키지테스트 진입단계(7)는 패키징단계(6)에서 열처리 진행과 같은 공정을 진행하는 도중 발생한 불량을 테스트하기 위한 단계이다. 리페어진행 판단단계(8)는 테스트를 수행하여 불량이 발생한 패키지와 불량이 발생하지 않은 패키지를 분별하는 단계이다. 전기적퓨즈커팅단계(9)는 패키지단계(6)에서 불량이 발생한 패키지를 전기적퓨즈커팅방법을 사용하여 불량이 발생한 메모리셀을 정상적인 메모리셀로 리페어하는 단계이다. 테스트종료단계(10)는 불량이 발생하지 않은 패키지와 전기적퓨즈커팅단계(9)에서 리페어 된 패키지를 출하하기 위해 테스트를 종료하는 단계이다.
이와 같이 불량이 발생한 칩을 정상적인 칩으로 리페어하기 위한 방법으로 앞서 설명한 퓨즈커팅방법과 전기적퓨즈커팅방법을 이용하여 리페어를 수행하게 된다.
하지만, 퓨즈커팅방법을 사용하기 위해서 구비되는 다수의 퓨즈와 전기적퓨즈커팅방법을 사용하기 위해서 구비되는 전기적 퓨즈회로 및 고전압 생성회로는 반도체 메모리 장치의 레이아웃 면적을 증가시키게 되고, 또한, 퓨즈커팅방법 및 전기적퓨즈커팅방법은 한번 프로그래밍이 되면 두 번 이상 프로그래밍이 불가능하여 사용자가 사용중 발생하는 불량에 대해서는 리페어가 불가능하다.
따라서, 본 발명은 불량이 발생한 메모리셀의 불량어드레스를 추출하고, 추출된 불량어드레스를 이용하여 불량이 발생한 메모리셀을 리던던트셀로 대체하여 사용중 발생하는 불량메모리셀을 리페어할 수 있는 리페어 방법과 이를 이용한 집적회로를 개시한다.
이를 위해, 본 발명은테스트모드에서 반도체 메모리 장치에 포함된 메모리셀의 불량 여부를 판단하여 상기 메모리셀의 위치정보를 갖는 불량어드레스를 추출하는 메모리 컨트롤러 및 상기 테스트모드에서 상기 불량어드레스를 저장하는 불량어드레스 저장부를 포함하는 집적회로를 제공한다.
또한, 본 발명은 테스트모드에서 반도체 메모리 장치에 포함된 메모리셀의 불량 여부를 판단하여 상기 메모리셀의 위치정보를 갖는 불량어드레스를 추출하는 불량어드레스추출단계 및 상기 테스트모드에서 벗어나 상기 불량어드레스에 대응되는 상기 메모리셀을 리던던트셀로 대체하는 리페어단계를 포함하는 리페어 방법을 제공한다.
도 1 은 종래기술의 불량이 발생한 셀을 정상적인 셀로 리페어하기 위한 순서도이다.
도 2 는 본 발명의 일 실시예에 따른 집적회로의 블럭도이다.
도 3 은 도 2에 도시된 반도체 메모리 장치의 블럭도이다.
도 4 는 도 3에 도시된 어드레스 비교부의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 리페어 방법과 이를 이용한 집적회로의 블럭도이다.
도 2에 도시된 바와 같이, 리페어 방법과 이를 이용한 집적회로는, 테스트모드에 진입하여 메모리셀(미도시)의 불량 여부를 판단하여 메모리셀(미도시)의 위치정보를 갖는 불량어드레스(FAIL_ADD<1:8>)를 추출하는 메모리 컨트롤러(100)와 테스트모드에 진입하여 불량어드레스(FAIL_ADD<1:8>)를 저장하는 불량어드레스 저장부(200) 및 테스트모드에서 벗어나는 경우 불량어드레스(FAIL_ADD<1:8>)에 대응되는 메모리셀(미도시)을 리던던트셀(미도시)로 대체 하는 반도체 메모리 장치(300)로 구성된다.
메모리 컨트롤러(100)는 테스트모드에 진입하는 경우 순차적으로 카운팅되어 생성되는 테스트어드레스(TEST_ADD<1:8>)와 메모리셀(미도시)에 라이트 하기 위한 입력데이터(DIN)를 출력하고, 입력데이터(DIN)와 메모리셀(미도시)에서 리드 되는 출력데이터(DOUT)가 동일하지 않은 경우의 테스트어드레스(TEST_ADD<1:8>)를 불량어드레스(FAIL_ADD<1:8>)로 저장한다. 또한, 테스트모드에서 벗어나는 경우 외부어드레스(EXT_ADD<1:8>) 및 불량어드레스(FAIL_ADD<1:8>)를 출력한다.
불량어드레스 저장부(200)는 테스트모드에 진입하는 경우 불량어드레스(FAIL_ADD<1:8>)를 입력받아 저장하고, 테스트모드에서 벗어나는 경우 불량어드레스(FAIL_ADD<1:8>)를 메모리 컨트롤러(100)로 출력한다. 여기서, 불량어드레스 저장부(200)는 비휘발성 소자로 구성되어 불량어드레스(FAIL_ADD<1:8>)를 영구적으로 저장한다.
도 3을 참고하면, 반도체 메모리 장치(300)는 불량어드레스 레지스터(301), 내부어드레스생성부(302), 어드레스 비교부(303), 어드레스 디코더(304), 메모리셀블럭(305), 리던던트 어드레스 디코더(306) 및 리던던트 셀블럭(307)으로 구성된다.
불량어드레스 레지스터(301)는 불량어드레스(FAIL_ADD<1:8>)를 입력받아 저장한다. 내부어드레스 생성부(302)는 외부어드레스(EXT_ADD<1:8>)를 입력받아 내부어드레스(INT_ADD<1:8>)를 카운팅하여 생성한다. 어드레스 비교부(303)는 불량어드레스(FAIL_ADD<1:8>)와 내부어드레스(INT_ADD<1:8>)를 비교하여 리페어신호(HIT_SIG)를 생성한다.
좀더 구체적으로, 어드레스 비교부(303)는 도 4에 도시된 바와 같이, 제1 내지 제8 불량어드레스(FAIL_ADD<1:8>)와 제1 내지 제8 내부어드레스(INT_ADD<1:8>)를 비교하여 제1 내지 제8 비교신호(COMP<1:8>)를 생성하는 동치게이트들(ENR30~ENR37) 및 제1 내지 제8 비교신호(COMP<1:8>)를 비교하여 리페어신호(HIT_SIG)를 생성하는 동치게이트(ENR38)로 구성된다. 여기서, 어드레스 비교부(303)는 제1 내지 제8 불량어드레스(FAIL_ADD<1:8>)와 제1 내지 제8 내부어드레스(INT_ADD<1:8>)가 동일한 경우 리페어신호(HIT_SIG)를 로직하이레벨로 인에이블시키고, 제1 내지 제8 불량어드레스(FAIL_ADD<1:8>)와 제1 내지 제8 내부어드레스(INT_ADD<1:8>)가 동일하지 않은 경우 리페어신호(HIT_SIG)를 로직로우레벨로 디스에이블시킨다.
어드레스 디코더(304)는 테스트모드에 진입하는 경우 테스트인에이블신호(BIST_EN)에 응답하여 테스트어드레스(TEST_ADD<1:8>)를 디코딩하여 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)를 선택적으로 인에이블시키고, 테스트모드에서 벗어나는 경우 디스에이블되는 테스트인에이블신호(BIST_EN)에 응답하여 내부어드레스(INT_ADD<1:8>)를 디코딩하여 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)를 선택적으로 인에이블시킨다. 여기서, 테스트인에이블신호(BIST_EN)는 테스트모드로 진입하는 경우 인에이블되어 메모리 컨트롤러(100)로부터 입력되는 신호이다.
메모리셀블럭(305)은 테스트모드에 진입하여 선택되는 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)에 따라 메모리셀(미도시)이 선택되어 라이트 동작하는 경우 입력데이터(DIN)를 메모리셀(미도시)에 라이트하고, 리드 동작하는 경우 메모리셀(미도시)의 데이터를 출력데이터(DOUT)로 출력한다. 또한, 테스트모드에서 벗어나는 경우 선택되는 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)에 따라 메모리셀(미도시)이 선택된다.
리던던트 어드레스 디코더(306)는 리페어신호(HIT_SIG)가 로직하이레벨로 인에이블되는 경우 리던던트 워드라인선택신호(RWLS<1:N>) 및 리던던트 비트라인선택신호(RBLS<1:N>)를 순차적으로 인에이블시킨다. 리던던트셀블럭(307)은 리던던트 워드라인선택신호(RWLS<1:N>) 및 리던던트 비트라인선택신호(RBLS<1:N>)에 응답하여 리던던트셀(미도시)이 선택된다. 여기서, 리던던트 워드라인선택신호(RWLS<1:N>) 및 리던던트 비트라인선택신호(RBLS<1:N>)에 응답하여 선택되는 리던던트셀(미도시)의 수는 불량이 발생하는 메모리셀(미도시)의 수보다 많은 수로 설정되는 것이 바람직하다.
이와 같이 구성된 집적회로의 동작을 도2 내지 도 4를 참고하여 설명하되, 내부어드레스(INT_ADD<1:8>)에 의해 선택되는 메모리셀(미도시)이 불량이 발생하는 경우를 예를 들어 설명하면 다음과 같다.
우선, 집적회로가 테스트모드에 진입하면 메모리컨트롤러(100)는 순차적으로 카운팅되어 생성되는 테스트어드레스(TEST_ADD<1:8>)와 입력데이터(DIN)를 출력하고, 테스트인에이블신호(BIST_EN)를 인에이블시킨다.
반도체 메모리장치(300)의 어드레스 디코더(304)는 테스트인에이블신호(BIST_EN)에 응답하여 테스트어드레스(TEST_ADD<1:8>)를 디코딩하여 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)를 선택적으로 인에이블시킨다. 메모리셀블럭(305)은 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)에 응답하여 선택된 메모리셀(미도시)에 입력데이터(DIN)를 라이트하고, 선택된 메모리셀(미도시)의 데이터를 출력데이터(DOUT)로 출력한다.
메모리컨트롤러(100)는 테스트어드레스(TEST_ADD<1:8>)에 따라 선택된 메모리셀(미도시)에 불량이 발생하는 경우 입력데이터(DIN)와 출력데이터(DOUT)가 동일하지 않으므로 불량이 발생한 메모리셀(미도시)에 대응되는 테스트어드레스(TEST_ADD<1:8>)를 불량어드레스(FAIL_ADD<1:8>)로 저장하고, 불량어드레스 저장부(200)로 출력한다.
불량어드레스 저장부(200)는 메모리컨트롤러(100)에서 출력된 불량어드레스(FAIL_ADD<1:8>)를 입력받아 영구적으로 저장한다.
다음으로, 테스트모드에서 벗어나면 메모리컨트롤러(100)는 외부어드레스(EXT_ADD<1:8>)와 불량어드레스저장부(200)에서 전달받은 불량어드레스(FAIL_ADD<1:8>)를 출력한다.
반도체 메모리 장치(300)의 불량어드레스 레지스터(301)는 불량어드레스(FAIL_ADD<1:8>)를 입력받아 저장한다. 내부어드레스생성부(302)는 외부어드레스(EXT_ADD<1:8>)를 입력받아 내부어드레스(INT_ADD<1:8>)를 카운팅하여 생성한다. 어드레스 비교부(303)는 내부어드레스(INT_ADD<1:8>)와 불량어드레스(FAIL_ADD<1:8>)가 동일하므로 리페어신호(HIT_SIG)를 로직하이레벨로 인에이블시킨다.
어드레스 디코더(304)는 테스트인에이블신호(BIST_EN)가 디스에이블되고, 리페어신호(HIT_SIG)가 로직하이레벨로 인에이블되어 구동되지 않아 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)를 선택하지 않는다. 메모리셀블럭(305)은 워드라인선택신호(WLS<1:256>) 및 비트라인선택신호(BLS<1:256>)가 선택되지 않아 불량이 발생한 메모리셀(미도시)이 선택되지 않는다. 리던던트어드레스 디코더(306)는 로직하이레벨의 리페어신호(HIT_SIG)에 응답하여 리던던트 워드라인 선택신호(RWL<1:N>)및 리던던트 비트라인 선택신호(RBLS<1:N>)를 인에이블시킨다. 리던던트 셀블럭(307)은 리던던트 워드라인 선택신호(RWL<1:N>)및 리던던트 비트라인 선택신호(RBLS<1:N>)에 응답하여 리던던트셀(미도시)가 선택되어 불량이 발생한 메모리셀(미도시)을 리던던트셀(미도시)로 대체한다.
이와 같은 리페어 방법과 이를 이용한 집적회로는 종래기술의 리페어 방법을 사용하기 위해 구비되던 다수의 퓨즈와 전기적퓨즈회로 및 고전압생성회로가 필요 없어 레이아웃면적이 줄어들고, 자체적으로 리페어를 수행하여 사용중 발생하는 불량을 리페어 할 수 있다.
100. 메모리 컨트롤러 200. 불량어드레스 저장부
300. 반도체 메모리 장치 301. 불량어드레스 레지스터
302. 내부 어드레스 생성부 303. 어드레스 비교부
304. 어드레스 디코더 305. 메모리셀블럭
306. 리던던트 어드레스 디코더 307. 리던던트셀블럭

Claims (16)

  1. 테스트모드에서 반도체 메모리 장치에 포함된 메모리셀의 불량 여부를 판단하여 상기 메모리셀의 위치정보를 갖는 불량어드레스를 추출하는 메모리 컨트롤러; 및
    상기 테스트모드에서 상기 불량어드레스를 저장하는 불량어드레스 저장부를 포함하는 집적회로.
  2. 제 1 항에 있어서, 상기 메모리 컨트롤러는 상기 테스트모드에 진입하는 경우 순차적으로 카운팅되는 테스트어드레스를 출력하고, 상기 메모리셀에 라이트하기 위한 입력데이터를 출력하는 것을 특징으로 하는 집적회로.
  3. 제 2 항에 있어서, 상기 메모리 컨트롤러는 상기 입력데이터와 상기 반도체 메모리 장치에서 리드 된 출력데이터가 동일하지 않은 경우 상기 테스트어드레스를 상기 불량어드레스로 출력하는 것을 특징으로 하는 집적회로.
  4. 제 1 항에 있어서, 상기 불량어드레스 저장부는 비휘발성 소자로 구성되어 상기 불량어드레스를 영구적으로 저장하는 것을 특징으로 하는 집적회로.
  5. 제1 항에 있어서, 상기 메모리 컨트롤러는 상기 테스트모드에서 벗어나는 경우 상기 불량어드레스 저장부로부터 상기 불량어드레스를 입력받아 출력하고, 외부어드레스를 출력하는 것을 특징으로 하는 집적회로.
  6. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 불량어드레스를 저장하는 불량어드레스 레지스터;
    상기 외부어드레스를 입력받아 내부어드레스를 카운팅하여 생성하는 내부어드레스 생성부;
    상기 불량어드레스와 상기 내부어드레스를 비교하여 리페어신호를 생성하는 어드레스비교부;
    테스트모드 인에이블신호 및 상기 리페어신호에 응답하여 상기 테스트어드레스에 대응되는 메모리셀의 워드라인선택신호 및 비트라인 선택신호를 인에이블시키거나, 상기 내부어드레스에 대응되는 메모리셀의 상기 워드라인선택신호 및 상기 비트라인선택신호를 인에이블 시키는 어드레스 디코더; 및
    상기 리페어신호에 응답하여 리던던트셀의 리던던트 워드라인선택신호 및 리던던트 비트라인선택신호를 인에이블 시키는 리던던트 어드레스 디코더를 포함하는 내장 자체 테스트를 사용하는 집적회로.
  7. 제 6 항에 있어서, 상기 테스트모드 인에이블신호는 상기 테스트모드에 진입하는 경우 인에이블되는 것을 특징으로 하는 집적회로.
  8. 제 6 항에 있어서, 상기 리페어신호는 상기 불량어드레스와 상기 내부어드레스가 동일한 경우 인에이블되는 것을 특징으로 하는 집적회로.
  9. 제 6 항에 있어서, 상기 어드레스 비교부는
    제1 불량어드레스와 제1 내부어드레스를 비교하여 제1 비교신호를 생성하는 제1 동치게이트;
    제2 불량어드레스와 제2 내부어드레스를 비교하여 제2 비교신호를 생성하는 제2 동치게이트; 및
    상기 제1 비교신호와 상기 제2 비교신호를 비교하여 리페어신호를 생성하는 제3 동치게이트를 포함하는 집적회로.
  10. 제 6 항에 있어서, 상기 반도체 메모리 장치는
    상기 워드라인선택신호 및 비트라인선택신호에 응답하여 구동되는 다수의 메모리셀을 포함하는 메모리셀블럭; 및
    상기 리던던트 워드라인선택신호 및 리던던트 비트라인선택신호에 응답하여 구동되는 다수의 리던던트셀을 포함하는 리던던트셀블럭을 더 포함하는 내장 자체 테스트를 사용하는 집적회로.
  11. 제 10 항에 있어서, 상기 메모리셀블럭은 상기 테스트모드에 진입하여 라이트 동작하는 경우 상기 입력데이터를 라이트하고, 리드 동작하는 경우 상기 입력데이터를 상기 출력데이터로 출력하는 것을 특징으로 하는 집적회로.
  12. 테스트모드에서 반도체 메모리 장치에 포함된 메모리셀의 불량 여부를 판단하여 상기 메모리셀의 위치정보를 갖는 불량어드레스를 추출하는 불량어드레스추출단계; 및
    상기 테스트모드에서 벗어나 상기 불량어드레스에 대응되는 상기 메모리셀을 리던던트셀로 대체하는 리페어단계를 포함하는 리페어 방법.
  13. 제 12 항에 있어서, 상기 불량어드레스추출단계는
    메모리 컨트롤러에서 순차적으로 카운팅되어 생성되는 테스트어드레스 및 상기 메모리셀에 라이트하기 위한 입력데이터를 출력하는 테스트어드레스 출력단계; 및
    상기 입력데이터와 상기 메모리셀에서 리드 된 출력데이터가 동일하지 않은 경우 상기 메모리셀에 대응되는 상기 테스트어드레스를 불량어드레스 저장부에 상기 불량어드레스로 저장하는 불량어드레스 저장단계를 포함하는 리페어 방법.
  14. 제 13 항에 있어서, 상기 불량어드레스 저장부는 비휘발성 소자로 구성되어 상기 불량어드레스를 영구적으로 저장하는 것을 특징으로 하는 리페어 방법.
  15. 제 13 항에 있어서, 상기 리페어단계는
    반도체 메모리 장치에서 외부어드레스를 입력받아 내부어드레스를 카운팅하여 생성하는 내부어드레스 생성단계;
    상기 내부어드레스와 상기 불량어드레스를 비교하여 리페어신호를 생성하는 리페어신호 생성단계; 및
    상기 리페어신호에 응답하여 불량이 발생한 상기 메모리셀을 리던던트셀로 대체하는 리페어진행단계를 포함하는 리페어 방법.
  16. 제 15 항에 있어서, 상기 리페어신호는 상기 불량어드레스와 상기 내부어드레스가 동일한 경우 인에이블되는 것을 특징으로 하는 리페어 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150040479A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 장치, 메모리 장치 및 이를 포함하는 시스템
KR20170109144A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20230083574A (ko) 2021-12-03 2023-06-12 김영훈 자동차 자가발전 diy키트

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046205A (ja) 2013-08-27 2015-03-12 マイクロン テクノロジー， インク． 半導体装置
US9983261B2 (en) 2016-06-01 2018-05-29 International Business Machines Corporation Partition-able storage of test results using inactive storage elements
KR20180068095A (ko) * 2016-12-13 2018-06-21 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
CN108447520B (zh) * 2018-05-03 2023-10-13 长鑫存储技术有限公司 存储器电路装置及存储器检测方法
JP7171286B2 (ja) * 2018-07-20 2022-11-15 ラピスセミコンダクタ株式会社 半導体メモリ装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331840B1 (ko) 1994-07-21 2002-11-13 주식회사 하이닉스반도체 반도체메모리집적회로
KR20020068768A (ko) 2001-02-22 2002-08-28 삼성전자 주식회사 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치
KR20030058256A (ko) 2001-12-31 2003-07-07 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 리페어 방법
US7734966B1 (en) * 2002-12-26 2010-06-08 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
WO2006134804A1 (ja) * 2005-06-15 2006-12-21 Matsushita Electric Industrial Co., Ltd. 外部デバイスアクセス装置
KR20090015560A (ko) * 2007-08-09 2009-02-12 주식회사 하이닉스반도체 반도체 소자의 퓨즈 박스 및 그 제조 방법과 그 리페어방법
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150040479A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 반도체 장치, 메모리 장치 및 이를 포함하는 시스템
KR20170109144A (ko) * 2016-03-17 2017-09-28 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20230083574A (ko) 2021-12-03 2023-06-12 김영훈 자동차 자가발전 diy키트

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