TWI406290B - 一種字元線缺陷之偵測裝置與方法 - Google Patents

一種字元線缺陷之偵測裝置與方法 Download PDF

Info

Publication number
TWI406290B
TWI406290B TW098121613A TW98121613A TWI406290B TW I406290 B TWI406290 B TW I406290B TW 098121613 A TW098121613 A TW 098121613A TW 98121613 A TW98121613 A TW 98121613A TW I406290 B TWI406290 B TW I406290B
Authority
TW
Taiwan
Prior art keywords
word line
data
memory unit
controller
decoder
Prior art date
Application number
TW098121613A
Other languages
English (en)
Other versions
TW201101321A (en
Inventor
Wei Jen Chen
Ho Yin Chen
Lien Sheng Yang
Shu Jen Wu
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Priority to TW098121613A priority Critical patent/TWI406290B/zh
Priority to US12/543,491 priority patent/US7965577B2/en
Publication of TW201101321A publication Critical patent/TW201101321A/zh
Application granted granted Critical
Publication of TWI406290B publication Critical patent/TWI406290B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

一種字元線缺陷之偵測裝置與方法
本發明係有關一種字元線缺陷之偵測裝置，更明確地說，係有關一種偵測一字元線是否與其他字元線短路而造成缺陷之偵測裝置。
在記憶體中，使用者可透過一字元線與一位元線，將資料儲存至一對應的記憶單元中。然而若當一第一字元線與一第二字元線短路時，當使用者欲將一資料儲存至對應於該第一字元線之一第一記憶單元時，同時該資料亦會被儲存至對應於該第二字元線之一第二記憶單元，如此便會覆蓋掉原本該第二記憶單元所儲存的資料，而造成使用者在讀取該第二記憶單元時，會讀取到錯誤的資料，造成使用者的不便。
本發明提供一種字元線缺陷之偵測裝置。該偵測裝置包含一第一字元線耦接於至少一記憶單元；一第二字元線設置相鄰於該第一字元線；以及一控制器耦接於該第一字元線與該第二字元線，該控制器先啟動該第一字元線以讀取一預先儲存於該記憶單元中之第一資料，該控制器再以一預定時間，使該第一字元線處於懸浮狀態，然後寫入一與該第一資料互補之一第二資料至該記憶單元，然後該控制器再次啟動該第一字元線以從該記憶單元讀取出一第三資料，並比較該第三資料與該第二資料以判斷該第一字元線與該第二字元線之間是否存在一電性連接路徑。
本發明另提供一種偵測字元線缺陷之方法，其中一記憶單元耦接於一第一字元線與一相鄰於該第一字元線之第二字元線。該方法包含(a)啟動該第一字元線以讀取一預先儲存於該記憶單元之第一資料；(b)以一預定時間，使該第一字元線處於懸浮狀態，然後寫入與該第一資料互補之一第二資料至該記憶單元；(c)再度啟動該第一字元線，以從該記憶單元讀取一第三資料；以及(d)比較該第二資料與該第三資料以判斷該第一字元線與該第二字元線之間是否存在一電性連接路徑。
請參考第1圖。第1圖係為說明本發明之字元線缺陷之偵測裝置100之示意圖。偵測裝置100包含一控制器110、一解碼器120、兩驅動器P1 與P2 、兩字元線W1 與W2 ，以及兩位元線B1 與B2 ，其中字元線W1 與W2 係為相鄰。
記憶單元M11 與M12 耦接於字元線W1 ，且分別耦接於位元線B1 與B2 ；記憶單元M21 與M22 耦接於字元線W2 ，且分別耦接於位元線B1 與B2 。
請參考第2圖。第2圖係為說明本發明偵測字元線缺陷之方法200之流程圖。設偵測裝置100欲偵測字元線W1 是否有缺陷，亦即偵測裝置100會判斷是否有電性連接路徑存在於字元線W1 與相鄰的字元線W2 之間，則偵測裝置100會進行第2圖所述之步驟。詳細說明如下：步驟201：控制器110控制解碼器120與驅動器P1 ，以啟動(activate)字元線W1 ，同時將字元線W2 保持在非啟動(deactivate)的狀態；步驟202：控制器110透過位元線B1 ，讀取對應的記憶單元M11 中所儲存的資料D1 ；步驟203：控制器110以一預定時間TP ，關閉解碼器120與驅動器P1 ，以使得字元線W1 處於懸浮狀態(suspending)；步驟204：控制器110在該預定時間TP 之後，開啟該驅動器P1 (解碼器120仍保持關閉)，以資料D1 的互補狀態(complementary)作為資料D2 ，透過位元線B1 ，將資料D2 寫入記憶單元M11 中；步驟205：控制器110控制解碼器120與驅動器P1 ，以再次啟動字元線W1 ；步驟206：控制器110透過位元線B1 ，讀取記憶單元M11 中所儲存的資料D3 ；步驟207：控制器110根據資料D1 與D3 ，判斷是否有電性連接路徑存在於字元線W1 與相鄰的字元線W2 之間。
字元線的啟動與非啟動需透過解碼器120與其對應的驅動器來進行。舉例來說，若欲啟動字元線W1 ，則解碼器120需發出代表「啟動」的訊號至驅動器P1 ，字元線W1 才會被啟動；反之，若欲非啟動字元線W2 ，則解碼器120需發出代表「非啟動」的訊號至驅動器P2 ，字元線W2 才會被非啟動。此外，啟動的字元線W1 與非啟動的字元線W2 會被分別驅動至一啟動電位VACT 與一非啟動電位VDEACT 。舉例來說，設啟動電位VACT 為一高電位(如5伏特)、非啟動電位VDEACT 為一低電位(如0伏特)，則當字元線W1 被啟動後，其上之電位為5伏特；當字元線W2 被非啟動後，其上之電位為0伏特。或者，可設啟動電位VACT 為一低電位(如0伏特)、非啟動電位VDEACT 為一高電位(如5伏特)，則當字元線W1 被啟動後，其上之電位為0伏特；當字元線W2 被非啟動後，其上之電位為5伏特。而在啟動電位VACT 與非啟動電位VDEACT 之間會設置一臨界電位VTH 。當一字元線上之電位落於啟動電位VACT 與臨界電位VTH 之間時，該字元線所對應之記憶單元方可被對應的位元線進行讀/寫的動作；反之，當一字元線上之電位落於非啟動電位VACT 與臨界電位VTH 之間時，該字元線所對應之記憶單元便無法被對應的位元線進行讀/寫的動作。以下將設定啟動電位VACT 為5伏特、非啟動電位VDEACT 為0伏特、臨界電位VTH 為3伏特以方便說明。
於步驟201中，啟動字元線W1 係代表字元線W1 上之電位會被驅動至5伏特(VACT )，而非啟動字元線W2 係代表字元線W2 上之電位會被驅動至0伏特(VDEACT )。
於步驟202中，字元線W1 被啟動，則記憶單元M11 便可透過位元線B1 將所儲存之資料D1 傳送至控制器110。
於步驟203中，控制器110將解碼器120與驅動器P1 關閉，如此字元線W1 便處於懸浮狀態。由於先前字元線W1 被啟動、字元線W2 被非啟動，因此字元線W1 與W2 上之電位分別為5與0伏特。如前所述，記憶單元M11 可被進行讀/寫的條件是字元線W1 上的電位需高於3伏特(臨界電位VTH )。若有電性連接路徑存在於字元線W1 與W2 之間，則字元線W1 上的電位將會由於電性連接路徑，漏電至字元線W2 而逐漸降低字元線W1 上之電位。因此在步驟203中，將字元線W1 被懸浮一段時間TP 之目的係在於可藉此判斷字元線W1 與W2 之間是否存在有電性連接路徑。換句話說，若字元線W1 與W2 之間並無存在電性連結路徑，則在經過步驟203後，字元線W1 上之電位仍能維持5伏特以讓記憶單元M11 進行讀/寫；若字元線W1 與W2 之間存在電性連結路徑，則在經過步驟203後，字元線W1 上之電位便會降低至無法讓記憶單元進行讀/寫。
於步驟204中，控制器110在該預定時間TP 之後，開啟該驅動器P1 ，並以資料D1 的互補狀態作為資料D2 ，透過位元線B1 ，將資料D2 寫入記憶單元M11 中。也就是說，若資料D1 為邏輯「1」，則資料D2 為邏輯「0」；若資料D1 為邏輯「0」，則資料D2 為邏輯「1」。由於此時解碼器120仍處於關閉狀態，所以字元線W1 並未被重新啟動(亦即並未被重新驅動至5伏特)。如此一來，若字元線W1 與W2 之間存在有電性連結路徑，則資料D2 便無法寫入至記憶單元M11 ；若字元線W1 與W2 之間並沒有存在電性連結路徑，則資料D2 便可以透過位元線B1 ，寫入至記憶單元M11 。更明確地說，若字元線W1 與W2 之間存在有電性連結路徑，經過步驟204之後，記憶單元M11 所儲存之資料仍為先前的資料D1 ；若字元線W1 與W2 之間並沒有存在電性連結路徑，則記憶單元M11 所儲存的資料便成為資料D2 。
於步驟205中，控制器110開啟解碼器120與驅動器P1 ，並再次啟動字元線W1 ，意即於步驟205中，字元線W1 上之電位會再次被驅動至5伏特。如此於步驟206中，控制器110便能透過位元線B1 來讀取記憶單元M11 所儲存的資料D3 。
於步驟207中，控制器110便可比較步驟206所讀取的資料D3 與步驟202中所讀取的資料D1 ，來判斷字元線W1 與W2 之間是否存在電性連結路徑。更明確地說，由於步驟204中，控制器110係寫入與資料D1 互補型態的資料D2 ，因此，若於步驟204中，資料D2 寫入成功，則於步驟207中所讀取出的資料D3 將會是資料D2 ；若於步驟204中，資料D2 寫入失敗，則於步驟207中所讀取出的資料D3 將會是資料D1 。控制器110如此便可比較資料D3 與D1 ，以判斷字元線W1 與W2 之間是否存在電性連接路徑。更明確地說，若資料D3 與D1 係為互補型態，則表示於步驟204中的資料D2 寫入成功，因此控制器110可判斷字元線W1 與W2 之間並無存在電性連接路徑；若資料D3 與D1 係為相同型態，則表示於步驟204中的資料D2 寫入失敗，因此控制器110可判斷字元線W1 與W2 之間有存在電性連接路徑，而據以判斷字元線W1 有缺陷。
綜上所述，本發明所提供之字元線缺陷之偵測裝置，能夠利用將字元線懸浮一段時間後再進行互補資料寫入的方式，來偵測相鄰字元線之間是否存在有電性連接路徑，如此便可有效偵測有缺陷的字元線，提供給使用者更大的便利性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．字元線缺陷之偵測裝置
110．．．控制器
120．．．解碼器
B1 、B2 ．．．位元線
W1 、W2 ．．．字元線
P1 、P2 ．．．驅動器
M11 、M12 、M21 、M22 ．．．記憶單元
201~207．．．步驟
第1圖係為說明本發明之字元線缺陷之偵測裝置之示意圖。
第2圖係為說明本發明偵測字元線缺陷之方法之流程圖。
201~207．．．步驟

Claims (6)

  1. 一種字元線缺陷之偵測裝置，包含：一第一字元線耦接於至少一記憶單元；一第二字元線設置相鄰於該第一字元線；以及一控制器耦接於該第一字元線與該第二字元線，該控制器先啟動該第一字元線以讀取一預先儲存於該記憶單元中之第一資料，該控制器再以一預定時間，使該第一字元線處於懸浮狀態，然後寫入一與該第一資料互補(complementary)之一第二資料至該記憶單元，然後該控制器再次啟動該第一字元線以從該記憶單元讀取出一第三資料，並比較該第三資料與該第二資料以判斷該第一字元線與該第二字元線之間是否存在一電性連接路徑。
  2. 如請求項1所述之偵測裝置，其中當該第二資料相異於該第三資料時，該控制器判斷該電性連接路徑存在於該第一字元線與該第二字元線之間。
  3. 如請求項1所述之偵測裝置，其中該控制器包含：一第一驅動器，對應於該第一字元線與一解碼器，該解碼器耦接於該第一字元線與該第二字元線，該控制器將該第一驅動器與該解碼器關閉以使該第一字元線處於懸浮狀態，且該控制器於該解碼器關閉時，開啟該第一驅動器，以寫入該第二資料至該記憶單元。
  4. 一種偵測字元線缺陷之方法，其中一記憶單元耦接於一第一字元線與一相鄰於該第一字元線之第二字元線，該方法包含：(a)啟動該第一字元線以讀取一預先儲存於該記憶單元之第一資料；(b)以一預定時間，使該第一字元線處於懸浮狀態，然後寫入與該第一資料互補之一第二資料至該記憶單元；(c)再度啟動該第一字元線，以從該記憶單元讀取一第三資料；以及(d)比較該第二資料與該第三資料以判斷該第一字元線與該第二字元線之間是否存在一電性連接路徑。
  5. 如請求項4所述之方法，其中當該第二資料相異於該第三資料時，判斷該電性連接路徑存在於該第一字元線與該第二字元線之間。
  6. 如請求項4所述之方法，其中一第一驅動器對應於該第一字元線且一解碼器耦接於該第一字元線與該第二字元線，該步驟(b)包含：(b1)關閉該第一驅動器與該解碼器以使該第一字元線處於懸浮狀態；以及(b2)當該解碼器關閉時，開啟該第一驅動器以寫入該第二資料至該記憶單元。
TW098121613A 2009-06-26 2009-06-26 一種字元線缺陷之偵測裝置與方法 TWI406290B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098121613A TWI406290B (zh) 2009-06-26 2009-06-26 一種字元線缺陷之偵測裝置與方法
US12/543,491 US7965577B2 (en) 2009-06-26 2009-08-18 Word line defect detecting device and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098121613A TWI406290B (zh) 2009-06-26 2009-06-26 一種字元線缺陷之偵測裝置與方法

Publications (2)

Publication Number Publication Date
TW201101321A TW201101321A (en) 2011-01-01
TWI406290B true TWI406290B (zh) 2013-08-21

Family

ID=43380576

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098121613A TWI406290B (zh) 2009-06-26 2009-06-26 一種字元線缺陷之偵測裝置與方法

Country Status (2)

Country Link
US (1) US7965577B2 (zh)
TW (1) TWI406290B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
US8842476B2 (en) 2011-11-09 2014-09-23 Sandisk Technologies Inc. Erratic program detection for non-volatile storage
US8630118B2 (en) 2011-11-09 2014-01-14 Sandisk Technologies Inc. Defective word line detection
US9437321B2 (en) 2014-10-28 2016-09-06 Sandisk Technologies Llc Error detection method
US9330783B1 (en) * 2014-12-17 2016-05-03 Apple Inc. Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block
US9390809B1 (en) 2015-02-10 2016-07-12 Apple Inc. Data storage in a memory block following WL-WL short
US9570160B1 (en) 2015-10-29 2017-02-14 Sandisk Technologies Llc Non-volatile storage system with defect detetction and early programming termination
US9529663B1 (en) 2015-12-20 2016-12-27 Apple Inc. Detection and localization of failures in 3D NAND flash memory
US9996417B2 (en) 2016-04-12 2018-06-12 Apple Inc. Data recovery in memory having multiple failure modes
US9711227B1 (en) 2016-04-28 2017-07-18 Sandisk Technologies Llc Non-volatile memory with in field failure prediction using leakage detection
US10762967B2 (en) 2018-06-28 2020-09-01 Apple Inc. Recovering from failure in programming a nonvolatile memory
US10755787B2 (en) 2018-06-28 2020-08-25 Apple Inc. Efficient post programming verification in a nonvolatile memory
US10936455B2 (en) 2019-02-11 2021-03-02 Apple Inc. Recovery of data failing due to impairment whose severity depends on bit-significance value
US10714197B1 (en) * 2019-04-18 2020-07-14 Macronix International Co., Ltd. Memory device and program verification method thereof
US10915394B1 (en) 2019-09-22 2021-02-09 Apple Inc. Schemes for protecting data in NVM device using small storage footprint
US11199995B2 (en) 2019-11-19 2021-12-14 Micron Technology, Inc. Time to live for load commands
US11243804B2 (en) * 2019-11-19 2022-02-08 Micron Technology, Inc. Time to live for memory access by processors
US11550657B1 (en) 2021-09-01 2023-01-10 Apple Inc. Efficient programming schemes in a nonvolatile memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400342A (en) * 1986-10-20 1995-03-21 Nippon Telegraph & Telephone Corporation Semiconductor memory having test circuit and test method thereof
TW463175B (en) * 2000-03-01 2001-11-11 Winbond Electronics Corp Memory processing method and system
US6452859B1 (en) * 2000-03-24 2002-09-17 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device superior in refresh characteristics
US20020145907A1 (en) * 2001-04-10 2002-10-10 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device having word line defect check circuit
TW200814074A (en) * 2006-08-04 2008-03-16 Marvell World Trade Ltd Fully-buffered dual in-line memory module with fault correction
EP2003652A2 (en) * 2006-03-28 2008-12-17 Fujitsu Limited Semiconductor memory and test system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6023434A (en) * 1998-09-02 2000-02-08 Micron Technology, Inc. Method and apparatus for multiple row activation in memory devices
US6834019B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Isolation device over field in a memory device
JP4962828B2 (ja) * 2004-08-25 2012-06-27 マイクロン テクノロジー， インク． ワード線ドライバ回路およびこれを利用する方法
US7486587B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Dual data-dependent busses for coupling read/write circuits to a memory array

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400342A (en) * 1986-10-20 1995-03-21 Nippon Telegraph & Telephone Corporation Semiconductor memory having test circuit and test method thereof
TW463175B (en) * 2000-03-01 2001-11-11 Winbond Electronics Corp Memory processing method and system
US6452859B1 (en) * 2000-03-24 2002-09-17 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device superior in refresh characteristics
US20020145907A1 (en) * 2001-04-10 2002-10-10 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device having word line defect check circuit
EP2003652A2 (en) * 2006-03-28 2008-12-17 Fujitsu Limited Semiconductor memory and test system
TW200814074A (en) * 2006-08-04 2008-03-16 Marvell World Trade Ltd Fully-buffered dual in-line memory module with fault correction

Also Published As

Publication number Publication date
US7965577B2 (en) 2011-06-21
TW201101321A (en) 2011-01-01
US20100329052A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
TWI406290B (zh) 一種字元線缺陷之偵測裝置與方法
US9317418B2 (en) Non-volatile memory storage apparatus, memory controller and data storing method
US7558904B2 (en) Controller, data memory system, data rewriting method, and computer program product
JP4938893B2 (ja) 不揮発性メモリのための改良された書き込み中断機構
US8897092B2 (en) Memory storage device, memory controller and controlling method
US6700816B2 (en) Semiconductor storage device conducting a late-write operation and controlling a test read-operation to read data not from a data latch circuit but from a memory core circuit regardless
KR20200019463A (ko) 스토리지 장치 및 그것의 동작 방법
JP2012517068A (ja) メモリ装置、メモリ管理装置、およびメモリ管理方法
US7944747B2 (en) Flash memory device and method for programming flash memory device having leakage bit lines
US7405986B2 (en) Redundant wordline deactivation scheme
US8065497B2 (en) Data management method, and storage apparatus and controller thereof
JP2005525668A (ja) ハードディスクドライブシステム、このようなシステムを用いる方法及び装置
TWI328158B (zh)
US7623388B2 (en) Method for detecting erroneous word lines of a memory array and device thereof
JP2006301993A (ja) メモリコントローラ、不揮発性記憶装置及び不揮発性記憶システム
TW201635086A (zh) 休眠模式啓動方法、記憶體控制電路單元及儲存裝置
TWI536392B (zh) 非揮發性記憶體儲存裝置、記憶體控制器與資料儲存方法
TWI521538B (zh) 非揮發性記憶體儲存裝置、記憶體控制器與資料儲存方法
JP5966305B2 (ja) 印刷装置
JP2007220249A (ja) 半導体記憶装置
TWI512623B (zh) 休眠模式啓動方法、記憶體控制電路單元及儲存裝置
JP5446707B2 (ja) 記憶装置、基板、液体容器及びシステム
JP2008269635A (ja) 半導体処理装置
US7512846B2 (en) Method and apparatus of defect areas management
JP2859205B2 (ja) 携帯型情報処理システムのフラッシュ・メモリのデータ記録装置及びデータ記録方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees