CN103871479B - 嵌入式存储器测试系统 - Google Patents

嵌入式存储器测试系统 Download PDF

Info

Publication number
CN103871479B
CN103871479B CN201310689957.7A CN201310689957A CN103871479B CN 103871479 B CN103871479 B CN 103871479B CN 201310689957 A CN201310689957 A CN 201310689957A CN 103871479 B CN103871479 B CN 103871479B
Authority
CN
China
Prior art keywords
data
pbist
wdata
memory
expanded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310689957.7A
Other languages
English (en)
Other versions
CN103871479A (zh
Inventor
拉古拉姆·达莫达兰
纳韦恩·布霍里亚
阿曼·科克拉迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN103871479A publication Critical patent/CN103871479A/zh
Application granted granted Critical
Publication of CN103871479B publication Critical patent/CN103871479B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本申请案涉及一种嵌入式存储器测试系统。本发明涉及一种用于测试嵌入式存储器的可编程内建自测试pBIST系统，其中将所述受测试存储器并入于不与pBIST模块集成的多个子芯片中。在分布式数据记录架构中执行测试数据比较以使分布式数据记录器与所述pBIST之间的互连件的数目最小化。

Description

嵌入式存储器测试系统
技术领域
本发明的技术领域是高速存储器测试，且更特定来说，涉及一种用于嵌入式存储器的内建自测试(BIST)系统。
背景技术
测试所制作的集成电路以确定恰当操作始终一直是具挑战性的任务，特别是关于板上存储器功能来说。存在由设计缺陷导致的两种主要类型的装置失灵。当按不提供用于既定使用用途的恰当功能的设计规范制造集成电路时，出现设计缺陷。此缺陷影响任何所制造的集成电路直到设计缺陷被校正为止。集成电路制造者在将大量装置装运到客户之前必须检测并校正此类缺陷以避免成本昂贵的召回。相比于设计缺陷，制造缺陷涉及集成电路的制造中的某一故障。制造缺陷一般将影响不足所制造的所有部件。通过识别并校正制造故障来校正此类缺陷。
大多数集成电路制造者在装运到顾客之前测试集成电路是否恰当操作。增加的集成电路复杂性使得此测试越来越困难。并非依赖于越来越昂贵的外部测试装置，许多制造者使用内建自测试(BIST)来测试集成电路。BIST在集成电路上使用经设计而仅仅用以测试集成电路的电路。当在电路操作中自动地或由外部测试装置触发时，BIST电路产生在普通电路硬件上运行的测试条件集。集成电路在测试之后的状态与预期状态的比较指示集成电路是否通过。此测试的实例为向读取/写入存储器写入及重新调用所写入的数据。所写入数据与所读取数据之间的匹配通过所述测试。BIST通常涉及其它更复杂的测试。
BIST的子集是使用由指令集编程的通用测试引擎的可编程内建自测试(pBIST)。此测试指令集通常存储于集成电路上在只读存储器(ROM)中且包含针对所述集成电路特别开发的指令。pBIST使得硬件及测试指令的重新使用能够覆盖一系列的类似但不等同的集成电路。
标题为“基于ROM的存储器测试(ROM-Based Memory Testing)”的第7,324,392号美国专利包含对供在pBIST中使用的示范性指令集的描述。此专利以全文引用的方式并入本文。
在常规VLSI系统中，在三个步骤中完成存储器测试。在第一步骤中，硬连线逻辑(通常可通过第三方供应商获得，实例为memBIST(MBIST))使用在将装置提交到下线之前开发的算法。确定硬连线逻辑的详细构成此时并不可行。不可能预测适当的硬件电路，因为必要的信息在工艺评定窗期间来自工艺模型驱动器。第二，常规存储器测试试图使用基于CPU的技术来缩小测试差距。这些技术具有若干个限制。主要限制是与大部分地不可存取的存储器功能的CPU接口。不能够进行对所有存储器的背靠背存取是另一严重限制。第三，在于装置呈晶片形式时进行存储器测试期间，无法以完全处理器速度实现直接存储器存取(DMA)外部存储器存取。此可导致不能观察到显著数目的故障。
发明内容
SOC(芯片上系统)通常含有执行嵌入式存储器系统测试及数据记录功能的多个子芯片。pBIST与数据记录器之间的通信需要大量的连接，这导致在SOC上布线所述连接很困难。
本发明描述一种嵌入式存储器测试系统，其中采用能够异步地介接到多个子芯片的单一pBIST引擎，其中每一子芯片中并入有分布式数据记录器(DDL)。通过视需要由pBIST压缩测试数据且由DDL扩展数据来减少pBIST与数据记录器之间的所需连接的数目。
附图说明
在图式中图解说明本发明的这些及其它方面，图式中：
图1是构建到现有技术的CPU/存储器功能中的可编程BIST(pBist)单元的框图；
图2是现有技术的pBist控制器的详细框图；
图3是图解说明由以下三个地址分量寻址的现有技术实例性两块存储器的图：列地址；行地址；及块地址。
图4展示具有分布式数据记录的pBIST架构；
图5展示数据压缩的实例；
图6展示串行总线时序图。
具体实施方式
不同装置的SRAM/存储器结构因技术、设计及实施方案而不同。为了有效地测试存储器，存储器测试算法的地址存取型式序列应遵循使存储器内的电结构敏感并测试所述电结构的特定型式。
在简单存储器结构中，物理地址及逻辑地址为邻接且匹配的。可借助使地址线性地递增或递减的简单算法来执行有效测试。在这些存储器中，任何可能的地址置乱均自动地使输入与输出匹配。即，输入的位<0>变为输出的位<0>，依此类推。
图1图解说明代表性现有技术集成电路(IC)：包含可编程内建自测试(pBIST)130的芯片上系统(SOC)装置100。
SOC装置100包含测试可高度复杂的多个模块。SOC 100包含通过总线120耦合的中央处理单元(CPU)110以及存储器111及112到119。其它SOC装置可包含多个处理器、存储器与高速缓冲存储器子系统的复杂集合、外围装置及接口、各种类型的存储器存储装置(例如随机存取存储器(RAM)、只读存储器(ROM)及可能地各种类型的可变更存储器或快闪ROM)。
可编程内建自测试单元pBIST 130包含pBIST控制器129、pBIST ROM 131、ID值接口132、ID比较单元128及外部接口133。pBIST控制器129以CPU 110控制集成电路100的正常操作几乎相同的方式控制SOC测试。pBIST单元130由存储于pBIST ROM131中的测试指令控制。pBIST单元130可经由外部接口133耦合到集成电路100外部的电路。地址经由地址I/O134进入及离开pBist单元130。
pBIST控制器129通过使用pBIST ID(识别)值接口132选择pBIST控制器群组内的特定pBIST控制器。pBIST ID值通常为允许选择多达三十一个pBIST控制器的五位值。
图2是现有技术pBist 130中所包含的功能单元的框图。pBIST单元130包含pBIST控制器129、寄存器221到228、双地址寄存器230、匹配单元232及多输入签名寄存器(MISR)单元233。Addr[15:0]I/O 134允许pBist地址的输入或输出。
在CPU 110的地址空间内对配置寄存器221到228进行存储器映射。因此，CPU 110可通过对对应地址的存储器操作来从任何寄存器221到228读取或向其写入。配置寄存器221到228控制pBIST单元130的配置及操作模式。数据寄存器222存储从pBIST ROM 131重新调用的测试数据。程序寄存器223存储从pBIST ROM 131重新调用的测试程序指令。其它寄存器224包含各种各样的通用寄存器。配置寄存器221包含下文将更充分论述的四个额外寄存器：算法寄存器225、上部RAM信息(RINFOL)寄存器226、下部RAM信息(RINFOU)寄存器227及pBIST ID寄存器228。
算法寄存器225实际上为算法屏蔽寄存器。此寄存器的位[0]指示是否将执行存储于pBIST ROM 131中的第一算法。位[1]指示是否执行第二算法，依此类推。存储于pBistROM 131中的总共32个算法可由算法寄存器225的32位字宽度控制。为执行算法，必须设定算法寄存器225的对应位及先前算法标头中的有效位两者。
RINFOL寄存器226及RINFOU寄存器227为类似于算法寄存器225的群组屏蔽寄存器。RINFOL寄存器226及RINFOU寄存器227指示是否测试特定RAM群组。提供此能力是因为并非所有算法均可在所有存储器上运行。为测试特定RAM群组，必须设定RINFOL寄存器226或RINFOU寄存器227中的对应位及先前RAM群组标头中的有效位两者。RINFOL寄存器226指示RAM群组0到31的有效性且RINFOU寄存器227指示RAM群组32到63的有效性。
pBIST ID寄存器228为存储器映射寄存器，其在编程序列开始时加载有pBIST ID以指定多个pBIST控制器129中的哪一者正由外部测试器或由本地CPU 110编程。在复位后，pBIST寄存器即刻采取值0x0000。当设计SOC集成电路时，经由ID值接口132给每一pBIST控制器129指派唯一ID值输入。此可通过简单地将五位字段系结到高或低参考电压以形成五位ID值来体现。双地址寄存器230用于存取存储器，例如存储器111、112到119。
图3图解说明此处作为可如何使用地址置乱的实例而包含的现有技术装置的存储器读取部分。在图3的实例中，存储器具有N个块，每一块具有M列且每一列具有R行。来自两个存储器块(block_0 300及block_1 301)的输出数据由多路复用器302、303及304选择。block_0 300及block_1 301的三十二个垂直单元中的每一者含有三十二个数据行，每一行含有标示为字节0到3的四个八位字节。
行地址<R-1:0>供应block_0 300及block_1 301的行地址输入且在每一块中从行2R-1到0中选择一行。来自列2M-1到列0的数据从block_0 300输出到多路复用器302。供应到多路复用器302的控制输入的列地址<M-1:0>选择对应列的数据。类似地，来自列2M-1到列0的数据从block_1 301输出到多路复用器303。供应到多路复用器303的控制输入的列地址<M-1:0>选择对应列的数据。多路复用器302及303的输出作为输入供应到多路复用器304。供应到多路复用器304的控制输入的块地址<N-1:0>选择来自对应块的数据以作为数据231输出。
在图3的存储器中：若干位宽的列地址<(M-1):0>在M个列之间选择；若干位宽的块地址<(N-1):0>在存储器库的N个块之间选择；且若干位宽的行地址<(R-1):0>在每一存储器库内部的R个逻辑地址行之间选择。
图3图解说明实例性存储器块的分割。图3的实例性存储器要求SRAM地址具有两位列地址<0>及<1>、两位行A地址<2>及<3>、单位块地址<4>及三位行B地址<5>、<6>及<7>。将供应到存储器的地址划分成这三个区段。以上区域的位置可在不同设计间不同。
图1及2中所图解说明的先前pBIST 130经设计以用于直接线性寻址。行地址为地址最低有效位(LSB)<0>到<4>。列地址为位<5>及<6>。块地址为位<7>。递增通过这些地址将在block_0 300中以循序次序提取来自行0到行31的数据且接着在block_1 301中以循序次序提取来自行32到63的数据。
此线性寻址的第一遍次将寻址block_0 300且继续进行通过所有行地址，从而循序地提取首先所有列0数据且接下来所有列1数据、后续接着列2数据及最终列3数据。此线性寻址的第二遍次将寻址block_1 301且继续行进通过所有行地址，从而循序地提取首先所有列0数据且接下来所有列1数据、后续接着列2数据及最终列3数据。
图1-3中所展示的现有技术采用其中集成pBIST与数据记录器的架构。图4中所示范的架构由具有分布式数据记录器系统的单一pBIST组成。每一子芯片并入有与进行控制的pBIST通信的数据记录器。
数据从测试器(VLCT)输入到组合器401以格式化所述数据、接着输入到具有pBIST存储器403的pBIST块402。pBIST 402经由经压缩数据总线与适用子芯片通信且从每一子芯片接收失效及日志信息。以串行方式呈现日志信息以减少连接的数目。
如果子芯片在来自pBIST的不同电压及/或时钟域中操作，那么其可含有异步桥接器405。异步桥接器405连接到通信以控制块407的分布式数据记录器406。块407在将测试型式写入到存储器408之前扩展经压缩数据且接着从存储器408读取结果。在DDL 406中执行预期与实际存储器数据的比较。由于所述比较是在每一子芯片中局部进行的，因此不需要将读取数据返回到pBIST，因此减少连接的数目。
图5展示扩展器运算的实例。扩展器501接收4位数据502及配置数据504，从而产生32位输出503。所述扩展是如下进行的：
wdata[7:4]＝～(wdata[3:0])，当(ctl[0]＝1)时，否则wdata[3:0]
wdata[15:8]＝～(wdata[7:0])，当(ctl[1]＝1)时，否则wdata[7:0]
wdata[31:16]＝～(wdata[15:0])，当(ctl[2]＝1)时，否则wdata[15:0]
在图6上展示串行数据总线的时序图，其中601为pBIST块，602为控制扫描启用，603为扫描数据，604为pBIST运行数据且605为pBIST完成信号。606展示经扫描数据。通过串行接口来传递以下控制信号：
CSR、RGS、WCTL 扩展器控制信号
PLAT 管线等待时间
MISR、CMISR、DW 数据宽度

Claims (4)

1.一种嵌入式存储器测试系统，其包括：
可编程内建自测试pBIST引擎，所述pBIST引擎产生4位数据字wdata[3:0]及三位控制信号ctl[2:0]；
多个分布式数据记录电路，其与所述pBIST引擎通信；
多个总线扩展器，所述多个总线扩展器中的每一者连接至对应的分布式数据记录器，所述多个总线扩展器中的每一者连接至所述pBIST引擎以接收所述4位数据和所述3位控制信号，所述多个总线扩展器中的每一者将所述4位数据字wdata[3:0]扩展为如下的32位的经扩展数据字wdata[31:0]：
如果ctl[0]是1，则经扩展的4至7位是w[3:0]的倒置；否则如果ctl[0]是0，则经扩展的4至7位等于w[3:0]；并形成数据wdata[7:0]；
如果ctl[1]是1，则经扩展的8至15位是w[7:0]的倒置；否则如果ctl[1]是0，则经扩展的8至15位等于w[7:0]；并形成数据wdata[15:0]；及
如果ctl[2]是1，则经扩展的16至31位是w[15:0]的倒置；否则如果ctl[2]是0，则经扩展的16至31位等于w[15:0]；并形成数据wdata[31:0]；以及
一个或一个以上存储器块，其可与每一分布式数据记录器一起操作。
2.根据权利要求1所述的嵌入式存储器测试系统，其中：
所述分布式数据记录电路通过串行数据接口从所述pBIST接收配置数据。
3.根据权利要求1所述的嵌入式存储器测试系统，其中：
所述总线扩展器由串行数据接口配置。
4.根据权利要求1所述的嵌入式存储器测试系统，其中：
所述分布式数据记录器中的每一者进一步可操作以：
将32位经扩展的数据字wdata[31:0]写入到对应存储器块中的选定位置中；
自所述32位经扩展的数据字wdata[31:0]被写入的存储器位置读取存在于所述对应存储器块中的数据；
将自所述存储器块读取的数据与预期存储内容进行比较；
如果自所述存储器块读取的数据与所述预期存储内容不匹配，那么产生错误条件；
通过串行链路将所述错误条件传递到所述pBIST。
CN201310689957.7A 2012-12-10 2013-12-09 嵌入式存储器测试系统 Active CN103871479B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/709,247 US8977915B2 (en) 2012-12-10 2012-12-10 pBIST engine with reduced SRAM testing bus width
US13/709,247 2012-12-10

Publications (2)

Publication Number Publication Date
CN103871479A CN103871479A (zh) 2014-06-18
CN103871479B true CN103871479B (zh) 2018-08-28

Family

ID=50882393

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310689957.7A Active CN103871479B (zh) 2012-12-10 2013-12-09 嵌入式存储器测试系统

Country Status (2)

Country Link
US (1) US8977915B2 (zh)
CN (1) CN103871479B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10073795B1 (en) * 2015-09-24 2018-09-11 Cadence Design Systems, Inc. Data compression engine for I/O processing subsystem
WO2017075622A1 (en) 2015-10-30 2017-05-04 Texas Instruments Incorporated Area-efficient parallel test data path for embedded memories
US20170125125A1 (en) 2015-10-30 2017-05-04 Texas Instruments Incorporated Area-efficient parallel test data path for embedded memories
CN106556793B (zh) * 2016-11-09 2019-05-31 上海东软载波微电子有限公司 芯片测试系统及测试方法
CN106816178B (zh) * 2016-12-19 2020-02-21 北京时代民芯科技有限公司 一种单芯片上多块嵌入式存储器的内建自测试设计方法
US10600495B2 (en) 2017-06-23 2020-03-24 Texas Instruments Incorporated Parallel memory self-testing
US20190242941A1 (en) * 2018-02-06 2019-08-08 Marvell World Trade Ltd. Methods and Apparatus for Testing an Integrated Circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163122A (en) * 1987-12-09 1992-11-10 Fuji Photo Film Co., Ltd. Image processing system
US7302625B1 (en) * 2005-11-21 2007-11-27 Xilinx, Inc. Built-in self test (BIST) technology for testing field programmable gate arrays (FPGAs) using partial reconfiguration
CN101632131A (zh) * 2007-02-26 2010-01-20 索尼爱立信移动通讯股份有限公司 闪速存储器的内置自测试
US7962821B2 (en) * 2007-08-31 2011-06-14 Kabushiki Kaisha Toshiba Built-in self testing circuit with fault diagnostic capability

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475172A (en) * 1978-05-30 1984-10-02 Bally Manufacturing Corporation Audio/visual home computer and game apparatus
US6874050B2 (en) * 2002-01-16 2005-03-29 Hewlett-Packard Development Company, L.P. Circuit and method for expanding a serial bus
US7325178B2 (en) * 2003-12-05 2008-01-29 Texas Instruments Incorporated Programmable built in self test of memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163122A (en) * 1987-12-09 1992-11-10 Fuji Photo Film Co., Ltd. Image processing system
US7302625B1 (en) * 2005-11-21 2007-11-27 Xilinx, Inc. Built-in self test (BIST) technology for testing field programmable gate arrays (FPGAs) using partial reconfiguration
CN101632131A (zh) * 2007-02-26 2010-01-20 索尼爱立信移动通讯股份有限公司 闪速存储器的内置自测试
US7962821B2 (en) * 2007-08-31 2011-06-14 Kabushiki Kaisha Toshiba Built-in self testing circuit with fault diagnostic capability

Also Published As

Publication number Publication date
CN103871479A (zh) 2014-06-18
US8977915B2 (en) 2015-03-10
US20140164856A1 (en) 2014-06-12

Similar Documents

Publication Publication Date Title
CN103871479B (zh) 嵌入式存储器测试系统
US7284166B2 (en) Programmable multi-mode built-in self-test and self-repair structure for embedded memory arrays
JP3650411B2 (ja) 自動メモリー・テスタのための冗長性アナライザ
JP2003007089A (ja) 被試験デバイスの試験中にエラーが生じた場合にテストプログラムのアルゴリズム制御のその時点の状態を回復する方法
US5680544A (en) Method for testing an on-chip cache for repair
US9202594B2 (en) Device and method to perform a parallel memory test
US7475314B2 (en) Mechanism for read-only memory built-in self-test
US7240255B2 (en) Area efficient BIST system for memories
CN103871478B (zh) 嵌入式存储器测试系统
US20090172487A1 (en) Multiple pBIST Controllers
US20150227461A1 (en) Repairing a memory device
CN103871476B (zh) 嵌入式存储器测试系统
US7519862B2 (en) Software programmable verification tool having a single built-in self-test (BIST) module for testing and debugging multiple memory modules in a device under test (DUT)
US8762926B2 (en) Method and apparatus for diagnosing a fault of a memory using interim time after execution of an application
US6035431A (en) Semiconductor integrated circuit with test device
US9009550B2 (en) pBIST engine with distributed data logging
JP2003509804A (ja) メモリ検査方法
KR20050051203A (ko) 메모리 테스트 회로 및 테스트 시스템
EP1411433A2 (en) A software programmable verification tool having multiple built-in self-test (bist) modules for testing and debugging multiple devices under test (dut)
SOWMYA et al. Design of a High speed Built-in Repair Analyzer for Word-Oriented Memories
JPH0745099A (ja) 半導体集積回路およびその検査方法
JPH0997194A (ja) フェイルメモリのデータ取得装置
US9087557B2 (en) Programming multiple serial input devices
SRINIVAS et al. Reconfigurable BISR Scheme with ECC Based Repairable RAMs for Reliable SOC Design
Wu Memory Testing and Built-In Self-Test

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant