CN1638079A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

以低成本有效地对包括半导体存储器的半导体集成电路器件进行存储器测试。在老化测试系统中，利用时间差依次处理2 4个测试板，且测试板被一个接一个地循环。在此情况下，利用单板处理的顺序进行存储器测试：从其中已插入半导体集成电路器件的测试板开始测试，并从已经历测试的测试板为起点卸下半导体集成电路。

Description

半导体集成电路器件的制造方法
相关申请的交叉引用
本申请要求于2003年12月19日提出的日本专利申请号JP2003-425616的优先权，其内容通过参考引入本申请。
技术领域
本发明涉及半导体集成电路器件的制造方法，更具体地涉及可有效应用于测试包括半导体存储器的半导体集成电路器件的技术。
背景技术
关于评价和决定老化中作为待测试器件的半导体集成电路器件的可接受性的老化测试系统已提出了各种技术。这种提议的一个例子是日本未审专利出版物No.Hei 06(1994)-283657(专利文献1)。如专利文献1中所述，老化测试系统基于批量处理。
对于老化测试系统有各种测试技术。例子包括：日本未审专利出版物No.2003-57292(专利文献2)，日本未审专利出版物No.2000-40390(专利文献3)以及日本未审专利出版物No.Hei 05(1993)-55328(专利文献4)。专利文献2公开了一种技术，其中老化板分成测试组，以及在老化中基于一个接一个的测试组提供信号。专利文献3公开了一种技术，其中半导体集成电路器件分成多个组，且半导体集成电路器件基于一组接一组地经受合格/不合格测试。专利文献4公开了一种技术，其中随着连续地施加电压，半导体集成电路器件在恒温槽中传送，并且每个半导体集成电路器件在测试台经受电测试。
[专利文献1]日本未审专利出版物No.Hei 06(1994)-283657
[专利文献2]日本未审专利出版物No.2003-57292
[专利文献3]日本未审专利出版物No.2000-40390
[专利文献4]日本未审专利出版物No.Hei 05(1993)-55328
发明内容
用老化测试系统测试的半导体集成电路器件包括SiP(单封装系统)。这种半导体集成电路器件是通过层叠多个逻辑半导体芯片如微型计算机和半导体存储器并将它们包封在封装中所获得的产品。
预期将来对SiP的需求将显著增长。为了提高制造效率，已考虑了缩短用于测试半导体存储器部分需要的时间。考虑的结果表明可以预期老化的省略和存储器测试时间的缩短。
结果，测试时间已经被显著地缩短。但是，尽管测试时间可以被缩短，但是存在一个问题。在批量处理中，因为用于固定和分离半导体集成电路器件以及安装所需时间的影响，生产量几乎不可能被提高。
通过制备用于测试半导体集成电路器件的大量测试板，可以减小用于固定和分离半导体集成电路器件以及安装所需时间的影响。但是，留下一个未解决的问题。测试板致密地安装有插入半导体集成电路器件的插槽和外围电路，该外围电路包括FPGA(现场可编程门阵列)、SRAM(静态随机存取存储器)、缓冲器等。制备大量测试板会格外地增加测试成本。
除了批量方法之外，用于对SiP进行存储器测试的一种可能的方法是其中应用公用存储器测试器和处理器的方法。该方法基于假定测试时间不超过几分钟，以及可同时测量的件数目最大约为256件。这些会降低效率。
本发明的一个目的是缩短用于测试半导体集成电路器件所需要的时间。
本发明的一个目的是显著地减少测试半导体集成电路器件的成本。
本发明的一个目的是提供一种测试方法，该方法仅花费适当长的时间以及适合于测试半导体集成电路器件。
本发明的一个目的是提供一种测试技术，该技术使之可以以低成本对包括半导体存储器的半导体集成电路器件有效地进行存储器测试。
从本说明书和附图的描述，本发明的这些及其他目的和新颖特征将变得显而易见。
以下是本申请中公开的本发明代表性方面要点的简要描述。
一种根据本发明的半导体集成电路器件的制造方法包括：其中在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，取出其测试已完成的一个测试板的步骤；其中从该测试板移去多个半导体集成电路器件的步骤；其中在从中移去了半导体集成电路器件的测试板中安装待测试的多个半导体集成电路器件的步骤；以及其中将安装有半导体集成电路器件的测试板放入恒温槽中并测试器件的步骤。
以下是本申请中公开的本发明其他代表性方面要点的简要描述。
一种根据本发明的半导体集成电路器件的制造方法包括：其中在多个测试板中安装包括通过在一个封装中包封多个半导体芯片如逻辑和半导体存储器所获得的SiP产品的半导体集成电路器件的步骤；以及其中将测试板放入恒温槽中并使器件一次全部地经受存储器测试的步骤。
一种根据本发明的半导体集成电路器件的制造方法，包括：其中在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，取出其测试已完成的一个测试板的步骤；其中从该测试板移去多个半导体集成电路器件的步骤；其中在从中移去了半导体集成电路器件的测试板中安装待测试的多个半导体集成电路器件的步骤；以及其中将安装有半导体集成电路器件的测试板放入恒温槽中并测试器件的步骤。在恒温槽中，第一插槽和第二插槽的温度彼此不同。
一种根据本发明的半导体集成电路器件的制造方法包括：其中在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，通过处理器取出其测试已完成的一个测试板的步骤；其中从所取出的测试板移去多个半导体集成电路器件的步骤；其中通过处理器将冷却的半导体集成电路器件挑选并放入的步骤；其中在通过处理器从中移去了半导体集成电路器件的测试板中安装待测试的多个半导体集成电路器件的步骤；以及其中通过处理器将安装有半导体集成电路器件的测试板放入恒温槽中并测试器件的步骤。在恒温槽中，第一插槽和第二插槽的温度彼此不同。
一种根据本发明的半导体集成电路器件的制造方法包括：其中在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行存储器测试的同时，取出已完成存储器测试的一个测试板的步骤；其中从测试板移去多个半导体集成电路器件的步骤；其中在从中移去了半导体集成电路器件的测试板中安装待经受存储器测试的多个半导体集成电路器件的步骤；以及其中将安装有半导体集成电路器件的测试板放入恒温槽中并使器件经受存储器测试的步骤。
一种根据本发明的半导体集成电路器件的制造方法包括：其中在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，取出其测试已完成的两个测试板的步骤；其中从这两个测试板移去多个半导体集成电路器件的步骤；其中在从中移去了半导体集成电路器件的两个测试板中安装待测试的多个半导体集成电路器件的步骤；以及其中将安装有半导体集成电路器件的两个测试板放入恒温槽中并测试器件的步骤。
以下是本申请中公开的本发明其他各个方面要点的简要逐项描述：
1.一种半导体集成电路器件的制造方法，包括：
(a)其中在对放入测试设备的容器槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，取出其测试已完成的一个测试板的步骤；
(b)其中从所取出的测试板移去多个半导体集成电路器件的步骤；
(c)其中在从中移去了半导体集成电路器件的测试板中安装待测试的多个半导体集成电路器件的步骤；以及
(d)其中将安装有半导体集成电路的测试板放入容器槽中并测试放在其中的测试板的步骤。
以下是由本申请中公开的本发明代表性方面所获得效果的要点的简要描述。
关于待测试的多个板上的多个器件，装载到测试设备、测试的开始和结束以及从测试设备卸载可以基于一个板接一个板地进行。结果，可以减小测试成本。
附图说明
图1是本发明实施例中的老化测试系统的框图。
图2是本发明实施例中的处理器的说明性示图。
图3是说明用图1中的老化测试系统测试半导体集成电路器件的例子的平面图。
图4是说明用图1中的老化测试系统测试半导体集成电路器件的另一例子的剖面图。
图5是说明用图1中的老化测试系统测试半导体集成电路器件的例子的剖面图。
图6是说明与图1中的老化测试系统连接的测试板外形例子的说明性示图。
图7是说明图6中的测试板结构的框图。
图8是说明图1中的老化测试系统中提供的背板和电源板的电路的框图。
图9示出了图1中的老化测试系统和图2中的处理器的规格要点的说明性示图。
图10示出了图1中的老化测试系统的测试器功能要点的说明性示图。
图11是说明利用图1中的老化测试系统的存储器测试概要的说明性示图。
图12是说明图1中的老化测试系统中的测试顺序的时序图。
图13是说明使用老化测试系统和处理器的存储器测试例子的详细流程图。
图14是说明使用老化测试系统和处理器的存储器测试的另一例子的详细流程图。
图15是说明使用老化测试系统和处理器的存储器测试例子的详细流程图。
图16是说明使用老化测试系统和处理器的存储器测试的另一例子的详细流程图。
图17是说明使用老化测试系统和处理器的存储器测试例子的详细流程图。
图18是说明使用老化测试系统和处理器的存储器测试的另一例子的详细流程图。
图19是说明使用老化测试系统和处理器的存储器测试例子的详细流程图。
图20是说明使用老化测试系统和处理器的存储器测试的另一例子的详细流程图。
图21是利用图1中的老化测试系统的存储器测试的流程图。
图22是基于由本发明人先前考虑的批量处理的存储器测试过程的流程图。
图23是利用图1中的老化测试系统的存储器测试与基于图22中所示批量处理的存储器测试相比较的说明性示图。
图24是说明各种测试系统中的测试时间和所测量的件数目之间关系的示图。
图25是图1中的老化测试系统与基于由本发明人先前考虑的图22中批量处理的老化测试系统关于效果相比较的说明性示图。
具体实施方式
下面参考附图详细描述本发明的实施例。在用于描述实施例的所有附图中，相同的部件通常用相同的数字标记，且将省略它们的重复描述。
在以下实施例的描述中，相同或相似元件的描述通常不会重复，除非特别需要。
在本发明的以下描述中，为了方便起见，必要时发明将分为多个部分或实施例。但是它们不是彼此无关的，而是存在这样的关系，即一个部分或实施例是对其他部分或实施例的全部或部分的细节、附加说明等的修改，除非另有陈述。
在下面实施例的描述中，如果提到元件等的任意数目(包括件数目、数值、范围等)时，本发明不受那些值所限制。该数目可以大于或小于该值。但是，以下情况除外：明确规定了某些数目的情况，某些数目原则上明显限于特定值的情况等。
在下面所述的实施例中，它们的部件(包括组成步骤等)数目不局限于特定值。该数目可以大于或小于该值，除非另有陈述。
同样，在下面实施例的描述中，如果提到任意部件等的形状、位置关系等，包括基本上接近或类似该形状等的那些部件。这些与上述的数值和范围相同。
图1是本发明实施例中使用的老化测试系统的框图；图2是本发明实施例中的处理器的说明性示图。图3是说明用图1中的老化测试系统测试的半导体集成电路器件例子的平面图；图4和图5是说明用图1中的老化测试系统测试的半导体集成电路器件的另一例子的剖面图；图6是说明用图1中的老化测试系统连接的测试板外形例子的说明性示图；图7是说明图6中的测试板结构的框图；图8是说明在图1中的老化测试系统中提供的背板和电源板的电路的框图；图9是示出图1中的老化测试系统和图2中的处理器的规格要点的说明性示图；图10是示出图1中的老化测试系统的测试器功能要点的说明性示图；图11是说明利用图1中的老化测试系统的存储器测试概要的说明性示图；图12是说明图1中的老化测试系统中的测试顺序的时序图；图13至20是说明使用老化测试系统和处理器的存储器测试的详细流程图；图21是利用图1中的老化测试系统的存储器测试过程的流程图；图22是基于由本发明人先前考虑的批量处理的存储器测试过程的流程图；图23是利用图1中的老化测试系统的存储器测试与基于图22中所示的批量处理的存储器测试相比较的说明性示图；图24是说明各种测试系统中的测试时间和测量的件数目之间关系的示图；以及图25是图1中的老化测试系统与基于先前考虑的图22中所示批量处理的老化测试系统关于效果相比较的说明性示图。
在该实施例中，老化测试系统(检验机，测试系统)1设置有之后将描述的测试功能以及常规的老化功能。常规的老化功能是以下功能：将多个测试板放入测试板容器槽中；控制槽的温度为预定值；提供电源和输入信号给单个板；以及基于所得的输出信号输出对板中安装的待测试器件的合格/不合格判断的结果。上述测试功能是以下功能：根据程序依次和连续地或间歇地进行涉及电压、信号图形和温度的组合的多个测试(有时该测试可以仅涉及温度)；以及在存储器件中存储测试结果。例如，老化测试系统设置有以下的老化功能及其他功能：进行筛选测试以拒绝具有内在缺陷的半导体器件或由于制造中的变化会遭受与时间和应力有关的故障的半导体集成电路器件的老化功能；以及测试半导体集成电路器件的存储器部分，决定半导体集成电路器件的可接受性并基于测试结果挑选它们的其他功能。
概念上类似于老化测试系统的测试器-处理器能在单个测试板上进行相同的测试。本发明不局限于使用上述老化测试系统的结构，且不用说可以通过改进测试器-处理器等来执行。第一老化功能(加热测试)是可有可无的。
图1是说明老化测试系统1的结构的框图。如图所示，老化测试系统1设置有母板2。
该母板2设置有例如约24个插槽3。每个插槽3与测试板4连接。测试板4安装有例如作为待测试器件的约10个半导体集成电路器件。
母板2装备有与各个插槽3一致的约24个背板(测试控制单元)5和约24个电源板(电源单元)6。母板2安装有固定的DC功率源7。电源板6由固定的DC功率源7所提供的电能产生例如约三种不同的电源电压。然后，电源板6将这些电源电压提供到测试板4和背板5。
每个背板5通过集线器8与控制终端(测试控制器)9连接。控制终端9例如包括个人电脑，且负责控制半导体集成电路器件和处理器(测试系统)10(图2)中设置的BIST(内置自检)中的测试器功能。背板5产生测试控制信号到测试板4，并在控制终端9的控制下处理来自测试板4的测试结论。
图2是解释处理器10的概要的框图。
在图2的右边上的平面图中，在下部设置板支架11。在板支架11之上设置升降机12，以及在升降机12之上设置装载机/卸载机13。
在装载机/卸载机13之上设置升降机14，以及在装载机/卸载机13的左边上，从上向下设置缓冲器托盘15、装载机托盘16、合格品托盘17、次品托盘18以及未测试品托盘19。
板支架11接纳没有进入测试的多个测试板4。升降机12上下移动安装在板支架11上的测试板4至预定位置。此外，当装载机/卸载机13处理另一个测试板4时，升降机12用作使测试板4等候直到装载机/卸载机13被腾空的缓冲器。
装载机/卸载机13将待测试的半导体集成电路器件安装在测试板4中，并取出其测试已完成的半导体集成电路器件。升降机14上下移动安装有半导体集成电路器件20的测试板4至预定位置。此外，当老化测试系统1中的插槽被充满时，升降机14用作使测试板4等候直到任意插槽被腾空的缓冲器。
缓冲器托盘15接纳腾空托盘。装载机托盘16接纳待测试的半导体集成电路器件。合格品托盘17接纳测试之后被判断为合格品的半导体集成电路器件。次品托盘18接纳被判断为次品的半导体集成电路器件。未测试品托盘19接纳未测试的半导体集成电路器件。“未测试”是一个类别，在该类别下，将因为装备在测试板中的半导体集成电路器件20和用于测量的插座4b(图6)之间的接触失败而没有经受存储器测试的半导体集成电路器件20分类。这种半导体集成电路器件20被卸下并将被再次检查。
图3是说明用老化测试系统1测试的半导体集成电路器件例子的平面图。图4和图5是说明用老化测试系统1测试的半导体集成电路器件20的其他例子的剖面图。
图3中所示的半导体集成电路器件20包括所谓水平安装的SiP。通过在印刷线路板21上安装半导体芯片22至25构成SiP，该半导体芯片22至25包括微型计算机和多个不同类型的半导体存储器，如快闪存储器和SDRAM(同步动态RAM)。
在印刷线路板21的芯片安装面上形成用于连接的电极和布线图形。用于连接的电极和形成在半导体芯片22至25上的电极部分通过凸块等连接在一起。
在印刷线路板21的背面上形成凸块电极和布线图形。凸块电极和半导体芯片22至25上的电极部分通过布线图形和通孔电连接在一起。
凸块电极形成具有预定间距的阵列，以及在每个凸块电极上形成焊料凸块，该焊料凸块包括形成外部连接端子的焊料球。
图4中的半导体集成电路器件20包括层叠的SiP，其中层叠并封装包括微型计算机和半导体存储器如快闪存储器的两个半导体芯片26和27。
在此情况下，图4中的半导体集成电路器件20由BGA(球栅阵列)构成，BGA是表面安装CSP的一种类型。半导体芯片26安装在印刷线路板28的芯片安装面上的中心。
在印刷线路板28的芯片安装面上的中心形成用于连接的电极29，以及用于连接的电极29和设置在半导体芯片26的背面上的电极部分通过凸块30等连接在一起。
半导体芯片27层叠在半导体芯片26上，且它们通过粘合剂如绝缘树脂键合在一起并被固定。在印刷线路板28的芯片安装面上，接近半导体芯片26的两个相对侧上的外围部分形成键合电极和布线图形。设置在印刷线路板28上的键合电极通过键合引线31与半导体芯片27的主表面的外围部分中形成的电极部分连接。
在印刷线路板28的背面上，多个凸块电极形成阵列，并且在每个凸块电极上形成包括焊料球的焊料凸块32。
这些半导体芯片26和27、接近键合电极的印刷线路板28的区域以及键合引线31密封在密封树脂33中，以形成封装。
图5中的半导体集成电路器件20是QFP(四方扁平封装)型。在此情况下，包括例如微型计算机和快闪存储器的两个半导体芯片36和37被安装在位于半导体集成电路器件20的中心的管芯焊盘34和35上。
接近半导体芯片36和37的四个外围部分设有多个内引线38。设置在半导体芯片36和37的主表面上的电极部分和内引线38通过键合引线39连接在一起。
这些半导体芯片36和37、内引线38以及键合引线39被密封在密封树脂40中，以形成封装。在封装的四边上形成通过延伸内引线38形成的大体上为L形的外引线41，以便外引线41从四边突出。
图6是说明测试板4的外形例子的说明性示图。
如图6所示，测试板4在其下边缘上设置有板边缘连接器4a。板边缘连接器4a是待连接到母板2中设置的插槽3的连接器。
测试板4安装有用于测量的约10个插座4b，用于接收半导体集成电路器件20，并且用于测量的每个插座4b在其下部设置有外围电路4c，该外围电路4c与用于测量的插座4b一致。
图7是说明图6中测试板4的结构的框图。
图7描绘了在测试板4中的用于测量的插座4b中插入的半导体集成电路器件20以及对应于半导体集成电路器件20的外围电路4c。
外围电路4c提供有通过板边缘连接器4a从背板5输出的用于测试的信号以及提供有由电源板6产生的各种电源电压。由电源板6产生的各种电源电压也通过板边缘连接器4a提供给半导体集成电路器件20。外围电路4c转换电压电平，给出与测试相关的指令，并在测试结束时存储测试的结果等。
半导体集成电路器件20包括作为微型计算机的CPU20a、SDRAM20b以及快闪存储器20c。基于通过外围电路4c输入和输出的用于测试等的信号，通过CPU20a的BIST测试SDRAM20b和快闪存储器20c。
图8是说明背板5和电源板6的电路的框图。
背板5安装有CPU模块5a和FPGA5b。
CPU模块5a包括LAN接口42、SDRAM43、快闪存储器44、CPU45、CF插槽46、总线接口47等。
LAN接口42、SDRAM43、快闪存储器44、CPU45、CF插槽46以及总线接口47通过地址总线AB和数据总线DB彼此连接。
LAN接口42是与作为主机的控制终端9(图1)的接口。SDRAM43是CPU45的工作区域。
快闪存储器44驻留引导程序等。CF插槽46是用于CF(紧凑式闪存)卡的插槽，驻留引导快闪存储器44的程序。
CPU45根据快闪存储器44中存储的程序控制相应的测试板4。总线接口47是与外部总线的接口，且FPGA5b与该接口连接。
FPGA5b包括：与输入管脚和板边缘连接器4a的I/O管脚连接的驱动器48、与该驱动器连接的缓冲器49；电源控制单元50等。电源控制单元50根据来自控制终端的指令控制由电源板6产生的电源电压。
电源板6设置有四个电源产生单元51至54。电源产生单元51产生待提供给FPGA5b中的驱动器的电源电压。电源产生单元52至54分别产生待提供给半导体集成电路器件20等的三种不同的电源电压。
每个电源产生单元51至54设置有D-A(数-模)转换器、调节器以及过电流探测单元。D-A转换器将由电源控制单元50输出的控制信号转换为模拟值。调节器基于由D-A转换器输出的模拟值产生任意的电源电压。过电流探测单元当它探测到过电流时输出探测信号。
接下来，将描述利用本实施例中的老化测试系统1的测试技术。
首先，将描述图2中的处理器10的操作。
图9是说明老化测试系统1和处理器10的规格要点的示图。
图9示出了关于下列内容的规格的概要：恒温槽的设定温度、温度精确度、温度的增加、托盘类别、插槽间距、测试板4的冷却方法、恒温槽的结构、最小测试时间、未测试物品的提供方法以及测试板4ID识别。
首先，在托盘中提供半导体集成电路器件20，并通过装载机/卸载机13将半导体集成电路器件20安装在测试板4中。安装有半导体集成电路器件20的测试板4通过升降机14一个接一个地提供到老化测试系统1的恒温槽中的腾空部分。
最近安装有半导体集成电路器件20的测试板4被装载且在另一个测试板4被测试的同时被卸载。因此，这样构造老化测试系统1中用于测试板4的端口开口，即基于一个插槽接一个插槽地打开它们的通道。作为选择，可以准备接纳一个测试板4的恒温槽，以提供需要的插槽数目。
经历测试的测试板4被冷却，并通过升降机一个接一个地复原。接着，根据测试结果由装载机/卸载机13将各个半导体集成电路器件20挑选到合格品、次品和未测试物品的组中。半导体集成电路器件20被放入相应的托盘中：合格品托盘17、次品托盘18或未测试品托盘19。
在该例子中，装载机和卸载机集成为一个，以提高空间效率。作为选择，装载机和卸载机也可以分开地构成。测试板4设置有ID，例如条型码。该ID用于各种目的。例如，它用于装载机/卸载机13当挑选出测试板时针对它们的测试结果检查测试板。而且，ID用于以下情况：系统驻留特定测试板4中用于测量的特定插座是次品的这种信息。在该用于测量的插座中系统不插入产品。
接下来，将描述图1中所示的老化测试系统1的结构。
由老化测试系统1进行的主要测试内容包括：通过利用每个半导体集成电路器件20中安装的微型计算机的BIST对半导体存储器(SDRAM、快闪存储器等)进行存储器测试；将用户数据写入快闪存储器；对微型计算机和存储器部分的老化测试等。
测试器功能专用于BIST。基于一个背板5接一个背板5地产生到测试板4的信号，并处理来自测试板4的测试结论。不装备专用的ALPG(算法图形发生器)、TG(定时发生器)、地址编码器等，且用C语言编写测试程序。
通过每个半导体集成电路器件20的BIST产生用于半导体集成电路器件20的实际工作的时钟信号(66MHz左右)。BIST测试器仅仅传送程序并给出1MHz左右时的测试结论。因此，计时精确度可以忽略不计。
图10是说明老化测试系统1的测试器功能概要的说明性示图。
在图10中，表格的上半部分列出与背板5中安装的CPU模块5a的功能相关的内容。下半部分列出与控制终端9的功能相关的内容。
接下来，将描述使用老化测试系统1的存储器测试技术。
图11是说明利用老化测试系统1的存储器测试的概要的说明性示图。
安装有半导体集成电路器件20的测试板4被依次放入恒温槽中。当达到预定温度时，开始存储器测试。该存储器测试所需要的测试时间是例如约十分钟至几十分钟左右。
在存储器测试完成之后，测试板4被冷却。接着，由处理器10根据测试结果将半导体集成电路器件20挑选为合格品(PASS)、次品(FAIL)或未测试品并卸下。恒温槽可以接纳的测试板数目是例如24个左右。测试板4被一个接一个地放入恒温槽和从恒温槽中取出。
恒温槽的温度可以设定在低温至常温至高温的范围。低温的设定范围式是例如在约-50℃和约0℃之间，更普遍地在约-55℃和约10℃之间。在这些低温下，测试用于汽车等的电子系统中使用的半导体集成电路器件。
常温下的测试是在约25℃的室温下进行，且常温的设定范围更普遍地在约15℃和约40℃之间。用于高温测试设定的温度约为125℃，且设定范围更普遍地是在约90℃和约150℃之间。
图12是说明老化测试系统1中的测试顺序的时序图。
首先，将约10个半导体集成电路器件20固定到第一测试板4中用于测量的插座4b(插入)。在半导体集成电路器件20的固定完成之后，将测试板4放入恒温槽中。在恒温槽的温度达到预定值之后(温度)，开始存储器测试(挑选)。
当存储器测试完成时，测试板4被冷却，并且通过处理器10从用于测量的插座4b移去半导体集成电路器件20。然后将待测试的新半导体集成电路器件20固定到第一测试板4中用于测量的插座4b(移去并插入)。此后，测试板4被放入恒温槽。在达到预定温度之后(温度)，进行存储器测试(挑选)。
关于第二测试板4，采取以下程序：当完成半导体集成电路器件20固定到第一测试板4时，半导体集成电路器件20被不间断地固定到第二测试板4(插入)。与第一测试板1一样，在半导体集成电路器件20的固定完成之后，第二测试板4被放入恒温槽。在达到预定温度之后(温度)，开始存储器测试(挑选)。
当存储器测试完成时，测试板4被冷却，并且然后通过处理器10从用于测量的插座4b移去半导体集成电路器件20。然后再次将待测试的半导体集成电路器件20固定到测试板4(移去并插入)。关于第三个至第二十四个测试板4，用相同的循环进行存储器测试。
因此，利用时间差依次处理24个测试板4，且一个接一个地循环各个测试板4。单板处理的顺序：从其中已插入半导体集成电路器件20的测试板4开始测试；以及以经历了测试的测试板4为起点移去半导体集成电路器件20。“单板处理”指其中使测试板4一个接一个地经受存储器测试的处理。但是，应当注意在整个测试中同时处理多个测试板。就是说，通过单板处理进行测试设备中的放入、测试的开始和结束、移去等。为了系统的方便起见，这些不排除以同样的方式同时放入和处理两个或更多板。
接下来，参考图13至图20中的流程图，将详细描述在老化测试系统1中进行的测试过程。这里，将关注老化测试系统1中的插槽给出描述；但是，在其他插槽中也进行如下所述的测试过程。
图13和图14是说明老化测试系统1中的插槽数目等于测试板4的数目的测试过程例子的流程图。
首先，参考图13给出描述。图13是说明升降机12用作缓冲器和使测试板4等候直到装载机/卸载机13被腾空的测试过程。
首先，打开至其中已完成测试的插槽的通道(步骤101)，并从插槽移开测试板4(步骤102)。然后，关闭插槽通道(步骤103)。
接着，测试板4在升降机12上等候，直到装载机/卸载机13被腾空(步骤104)。然后，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤105)。
在移去半导体集成电路器件20之后，测试板4安装有待最近测试的半导体集成电路器件20(步骤106)。测试板4在装载机/卸载机13上等候(步骤107)。
此后，打开至步骤102处理期间从其移开测试板的插槽的通道(步骤108)。测试板4被插入插槽中(步骤109)，并且然后关闭插槽通道(步骤110)。
操作等候，直到步骤109处理期间插入的测试板4的温度达到预设温度(步骤111)。当达到预定温度时，进行存储器测试(步骤112)。
在存储器测试中，对安装在测试板4中的M个半导体集成电路器件20并行进行测试1至测试N。当所有测试完成时，从测试板4输出指示测试完成的标记。基于该标记，背板5探测测试的完成并通知其控制终端9。此后，重复步骤101至112的处理。
在步骤112进行的存储器测试的时间根据以下因素显著地变化：由半导体集成电路器件20的制造中的变化所引起的写入/擦除存储器部分的时间差；测试中不合格的半导体集成电路器件的数目等。
例如，如果即使有一个半导体集成电路器件20花费很长的写入/擦除时间，测试时间也由半导体集成电路器件20决定并被延长。如果在测试1或第一测试中安装在测试板4中的所有半导体集成电路器件20都不合格，那么此时存储器测试被终止。在此情况下，显著地减小测试时间。
因此，测试时间从测试板4至插入每个插槽中的测试板4变化。为了处理这些问题，基于一个插槽接一个插槽地执行步骤101至112的处理。
接下来，将描述图14所示的测试过程。图14是说明其中采取下列程序的测试过程的例子：使用升降机12作为缓冲器，以及使测试板4等候在那里，直到装载机/卸载机13被腾空。同时，进行与温度无关的测试，直到插槽中的测试板4的温度稳定。
首先，打开至其中已完成测试的插槽的通道(步骤201)，并从插槽移开测试板4(步骤202)。然后，关闭插槽通道(步骤203)。接着，测试板4在升降机12上等候，直到装载机/卸载机13被腾空(步骤204)。然后，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤205)。
此后，测试板4安装有待最近测试的半导体集成电路器件20(步骤206)，并在装载机/卸载机13上等候(步骤207)。此后，打开至步骤202的处理期间关闭的插槽的通道(步骤208)，以及将测试板4插入插槽中(步骤209)。然后，关闭插槽通道(步骤210)。
操作等候，直到其中插入测试板4的插槽的温度达到预设值，并且然后进行存储器测试(步骤211)。如下执行步骤211的处理：开始温度设定，以及进行与温度无关的测试直到温度稳定在设定值。因此，可以有效地进行测试。
当存储器测试完成时，从测试板4输出指示测试完成的标记。基于该标记，背板5探测测试的完成并通知其控制终端9。此后，重复步骤201至211的处理。
图15至图20是说明老化测试系统1中测试板4的数目大于插槽数目一个或两个的测试过程的流程图。
首先，参考图15给出描述。图15是说明采取以下程序的测试过程：使用升降机12作为缓冲器1，以及在装载机/卸载机13和升降机14之间设置等候区(未示出)，用作缓冲器2。使测试板4等候在那里，直到装载机/卸载机13被腾空。因此，可以有效地准备待进行测试的新测试板4，以及可以进一步提高测试效率。
首先，打开至其中已完成了测试的插槽的通道(步骤301)，以及从该插槽移开测试板4(步骤302)。然后，关闭插槽通道(步骤303)。
接着，测试板4在升降机12上等候，直到装载机/卸载机13被腾空(步骤304)。然后，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤305)。
此后，测试板4安装有待最近测试的半导体集成电路器件20(步骤306)，并在等候区中等候(步骤307)直到任意插槽被腾空。
当任意插槽被腾空时，打开至该插槽的通道(步骤308)，以及将测试板4插入该插槽中(步骤309)。然后，关闭该插槽通道(步骤310)。
操作等候，直到步骤309的处理期间插入的测试板4的温度达到预设值(步骤311)。当温度达到预设值时，进行存储器测试(步骤312)。
接下来，将描述图16所示的测试过程。图16是说明采取以下程序的测试过程的另一个例子：仅使用等候区作为缓冲器，以及使测试板4等候在那里，直到装载机/卸载机13被腾空。
首先，打开至其中已完成测试的插槽的通道(步骤401)，并从该插槽移开测试板4(步骤402)。然后，关闭该插槽通道(步骤403)。
接着，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤404)。此后，测试板4安装有待最近测试的半导体集成电路器件20(步骤405)，并在等候区中等候(步骤406)直到任意插槽被腾空。
当任意插槽被腾空时，打开至该插槽的通道(步骤407)，并将测试板4插入插槽中(步骤408)。然后，关闭插槽通道(步骤409)。
操作等候，直到步骤408的处理期间插入的测试板4的温度达到预设值(步骤410)。当温度达到预设值时，进行存储器测试(步骤411)。
接下来，将描述图17中所示的测试过程。图17是说明采取以下程序的测试过程的例子：不使用升降机12或等候区作为缓冲器。如果装载机/卸载机13没有被腾空，那么使测试板4在插槽中等候。如果没有空闲插槽，那么使测试板4在装载机/卸载机13上等候。
首先，打开至其中已完成测试的插槽的通道(步骤501)，以及从该插槽移开测试板4(步骤502)。然后，关闭插槽通道(步骤503)。
接着，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤504)。接着，测试板4安装有待最近测试的半导体集成电路器件20(步骤505)，并在装载机/卸载机13上等候(步骤506)。然后打开至插槽的通道(步骤507)，以及将测试板4插入插槽中(步骤508)。此后，关闭插槽通道(步骤509)。
操作等候，直到步骤508的处理期间插入的测试板4的温度达到预设值(步骤510)。当温度达到预设值时，进行存储器测试(步骤511)。
接下来，将描述图18中所示的测试过程。图18是说明采取以下程序的测试过程的例子：使用升降机12和等候区作为缓冲器，并使测试板4等候在那里，直到装载机/卸载机13被腾空。同时，进行与温度无关的测试，直到插槽中的测试板4的温度稳定。
首先，打开至其中已完成测试的插槽的通道(步骤601)，并从插槽移开测试板4(步骤602)。然后，关闭插槽通道(步骤603)。
此后，测试板在升降机12上等候(步骤604)，直到装载机/卸载机13被腾空。然后，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤605)。
接着，测试板4安装有待最近测试的半导体集成电路器件20(步骤606)，并在等候区中等候直到任意插槽被腾空(步骤607)。
当任意插槽被腾空时，打开至该插槽的通道(步骤608)，并将测试板4插入插槽中(步骤609)。然后，关闭插槽通道(步骤610)。
关于步骤609的处理期间插入的测试板开始温度设定。当温度达到设定值时，进行存储器测试(步骤611)。如下执行步骤611的处理：开始温度设定，并进行与温度无关的测试直到温度稳定在设定值。因此，可以更有效地进行测试。
接下来，将描述图19中所示的测试过程。图19是说明采取以下程序的测试过程的例子：仅使用等候区作为缓冲器。如果装载机/卸载机13没有被腾空，那么使测试板4在插槽中等候。如果没有空闲插槽，那么使测试板4在等候区中等候，直到任意插槽被腾空。同时，进行与温度无关的测试，直到插槽中的测试板4的温度稳定。
首先，打开至其中已完成测试的插槽的通道(步骤701)，并从插槽移开测试板4(步骤702)。然后，关闭插槽通道(步骤703)。
接着，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤704)。此后，测试板4安装有待最近测试的半导体集成电路器件20(步骤705)。测试板4在等候区中等候，直到任意插槽被腾空(步骤706)。
当任意插槽被腾空时，打开至该插槽的通道(步骤707)，并将测试板4插入插槽中(步骤708)。然后，关闭插槽通道(步骤709)。
关于步骤708的处理期间插入的测试板4开始温度设定。当温度达到预设值时，进行存储器测试，并使经历了测试的测试板4在插槽中等候(步骤710)。
同样在此情况下，如下执行步骤710的处理：开始温度设定，并进行与温度无关的测试直到温度稳定在设定值。因此，可以更有效地进行测试。
接下来，将描述图20中所示的测试过程。图20是说明采取以下程序的测试过程的例子：不使用升降机12或等候区作为缓冲器。如果装载机/卸载机13没有被腾空，那么使测试板4在插槽中等候。如果没有空闲插槽，那么使测试板4在装载机/卸载机13上等候。同时，进行与温度无关的测试，直到插槽中的测试板4的温度稳定。
首先，打开至其中已完成测试的插槽的通道(步骤801)，并从插槽移开测试板4(步骤802)。然后，关闭插槽通道(步骤803)。
接着，处理器10从测试板4移去半导体集成电路器件20，并根据测试结果挑选出它们(步骤804)。此后，测试板4安装有待最近测试的半导体集成电路器件20(步骤805)。测试板4在装载机/卸载机13上等候(步骤806)，直到任意插槽被腾空。
当任意插槽被腾空时，打开至该插槽的通道(步骤807)，并将测试板4插入插槽中(步骤808)。然后，关闭插槽通道(步骤809)。
关于步骤808的处理期间插入的测试板4开始温度设定。当温度达到预设值时，进行存储器测试，并且使经历了测试的测试板4在插槽中等候(步骤810)。
同样在此情况下，如下执行步骤810的处理：开始温度设定，并进行与温度无关的测试直到温度稳定在设定值。因此，可以更有效地进行测试。
在图14至图20所示的存储器测试中，与图13中所示的存储器测试一样对半导体集成电路器件20并行进行测试1至测试N。当所有测试完成时，从测试板4输出指示测试完成的标记。基于该标记，背板5探测测试的完成并通知其控制终端9。此后，从第一步骤重复该处理。
在图14至图20所示的存储器测试中，测试时间根据以下因素显著地变化：由半导体集成电路器件20的制造中的变化所引起的写入/擦除存储器部分的时间差；测试中不合格的半导体集成电路器件的数目等。
在参考图13至图20描述的例子中，测试板4被一个接一个地插入插槽中。作为选择，如在所谓的双板处理等中一样，可以同时将两个(或三个或更多)测试板4插入插槽中，并从插槽同时移开。但是，在此情况下，减小板成本的效果可能变小以及施加于传送板的处理器的负担随同时插入/移开的板数目的增加而增加。因此，在处理器的成本方面，单板处理更有利。板数目N的上限可以是N＝4左右；但是应该优选两个或更少。
最初可以从上向下(或从底向上)依次插入板；但是，不用说插入的顺序不局限于此。例如，可以随机插入板。
在此情况下，当同时插入的测试板4的数目增加时，处理器10上的负载增加。此外，将导致不利情况如测试等待时间增加。
图21是说明利用老化测试系统1的存储器测试的流程图。
图21是说明进行常温存储器测试(在常温下挑选)和高温存储器测试(在高温下挑选)的例子。在图21所示的例子中，分开地进行老化测试，例如在后述的步骤901的处理之前。
如果利用老化测试系统1进行常温下的挑选和高温下的挑选，那么首先进行常温存储器测试(步骤901)。接着，进行高温存储器测试(步骤902)。此后，用逻辑测试器测量半导体集成电路器件20的CPU20a的逻辑功能和电特性(步骤903)。
如下执行步骤901和902的处理：在步骤901，用参考图12描述的测试顺序进行存储器测试；此后，在步骤902，用参考图12描述的测试顺序再次进行存储器测试。就是说，在常温下的挑选中进行一次存储器测试和在高温下的挑选中进行一次存储器测试。
在日本专利申请No.2002-141267提出的说明书及其附图中详述了用于非易失性存储器如闪存卡的测试技术。
图22是基于由本发明人先前考虑的批量处理的存储器测试过程的流程图。
在批量处理中，准备大量(例如72件左右)测试板，并且使大量(例如1000件左右)半导体集成电路器件同时经受存储器测试。
在此情况下，如下进行存储器测试：将待测试的半导体集成电路器件安装在所有测试板中(步骤1001)，并一次全部地经受老化和存储器测试(步骤1002)。在存储器测试完成之后，移去测试板中安装的所有半导体集成电路器件(步骤1003)。然后使用逻辑测试器进行测试(步骤1004)。
图23是利用图1中的老化测试系统1的存储器测试与基于由本发明人先前考虑的批量处理的存储器测试相比较的说明性示图。
图23的上半部分说明基于批量处理的存储器测试中的处理时间和板数目之间的关系。下半部分是说明基于利用老化测试系统1的单板处理的存储器测试中的处理时间和板数目之间的关系。测试条件如下：测试时间是30分钟，且例如通过在高温下的挑选约1000个半导体集成电路器件被测试。
该图说明：当例如通过批量处理使用72个测试板时，用于其中将半导体集成电路器件安装在所有测试板中的插入步骤所需要的时间约为1小时。后续步骤需要约1.2小时：72个测试板被放入恒温槽、温度设定、存储器测试以及冷却测试板。
在存储器测试完成之后，从每个测试板移去半导体集成电路器件再需要约1小时。因此，用于存储器测试的总处理时间是长达约3.2小时之久。
在批量处理中，如上所述，在插入步骤中测试板一个接一个地安装有半导体集成电路器件。因此，剩余的71个测试板保持等待状态。关于恒温槽的温度设定，产生另一个问题。在测试板被全部放入之后，恒温槽被整体加热；因此，升温或降温需要很长时间。
在利用老化测试系统1的单板处理中，用结合图21描述的顺序进行存储器测试，使用约24个测试板。结果，在2.3小时左右完成所有半导体集成电路器件上的存储器测试。
如上所述，单板处理使之可以减小所使用的测试板4的数目以及缩短测试时间。
图24是说明在普通测试系统中的测试时间和测量的件数目之间关系的示图。
关于逻辑测试器，例如测量的件数目是一件至四件左右，以及测试时间是几秒左右。关于没有老化功能的存储器测试器，测量的件数目是几件至128件左右，以及测试时间是十秒至十分钟左右。关于基于批量处理的老化测试系统，测量的件数目约为500件多至10000件左右，以及测试时间约为8小时至约100小时。
如上所述，在约十分钟至几十分钟的测试时间中(图中的阴影区)没有能有效地测试128至约512个半导体集成电路器件的测试系统。该老化测试系统1(或老化测试系统)是适合于完成以下工作的测试系统：合理地适于这种测试时间并实现等于或高于利用基于批量处理的老化测试系统实现的生产量，使用较小数目的测试板。
图25是基于单板处理的老化测试系统1与先前考虑的基于批量处理的老化测试系统关于效果相比较的说明性示图。
图25比较在预定数量的半导体集成电路器件每月经受存储器测试的情况下所需要的测试板的数目和存储器测试的成本。这些是基于假定的成本模型计算的存储器测试成本的相对比较。(成本模型包括所需要的测试板的成本、设备的投资和折旧成本、人员成本、包括电力的实用成本以及存储器测试的成品率)。
在图中，阴影条形图指示在批量处理中的各种测试条件下所需要的测试板数目(相对值)。空心条形图指示在单板处理中的各种测试条件下所需要的测试板数目(相对值)。
实线曲线图指示批量处理中的各种测试条件下的测试成本(相对值)。虚线曲线图指示在单板处理中的各种测试条件下的测试成本(相对值)。
在此情况下，如图25中所示，在测试时间短的条件下，特别在不进行老化并且在高温或常温下进行测试的条件下，可以显著地减小测试成本。
在进行老化且进行即在常温下挑选又在高温下挑选的测试条件下，结果是不同的。就是说，尽管测试板的数目增加，但批量处理中的存储器测试的成本低于单板处理中的成本。
正如这些结果所见，通过基于一种情况接一种情况地使用不同的存储器测试，可以更显著地提高测试效率：当花费短时间对半导体集成电路器件进行存储器测试时，通过单板处理进行该测试；当花费长时间进行存储器测试(特别是进行老化)时，通过批量处理进行测试。
因此，根据该实施例，可以减小所使用的测试板4的数目，并且可以进一步显著地缩短存储器测试所需要的时间。结果，可以减小半导体集成电路器件20的制造成本。
至此，基于实施例已具体地描述了由本发明人作出的本发明。但是，本发明不局限于该实施例，且不用说在不脱离其主题的条件下可以做出各种改进。
实施例的以上描述涉及对SiP产品形式的半导体集成电路器件的存储器测试。该存储器测试也适用于与SiP一样能经受使用测试板的存储器测试的其他半导体集成电路器件。
这种半导体集成电路器件包括：例如不包括微型计算机(CPU)且由多个半导体存储器如快闪存储器、SRAM和DRAM构成的产品如MCP(多芯片封装)；其中微处理器、芯片组、视频芯片等的主要功能集成到一个半导体芯片中的SoC(系统芯片)产品；装备有BIST的可以大量同时地经受存储器测试且利用存储器测试器或处理器花费太多时间测试的半导体集成电路器件，如包括大容量快闪存储器的存储器产品；等。
本发明不仅对上述半导体集成电路器件有效，而且对于存储卡产品如利用存储器测试器/处理器花费太多时间测试的多媒体卡、存储器模块产品等也有效。
根据本发明的用于半导体集成电路器件的测试方法，适合作为以低成本对包括半导体存储器的半导体集成电路器件有效地进行存储器测试的技术。

Claims (12)

1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，从所述恒温槽中取出其测试已完成的一个测试板；
(b)从所取出的所述测试板移去所述半导体集成电路器件；
(c)在从中移去了所述半导体集成电路器件的所述测试板中，安装待测试的多个半导体集成电路器件；以及
(d)将安装有所述半导体集成电路器件的所述测试板放入所述恒温槽中，并使所述测试板接受所述测试。
2.根据权利要求1的半导体集成电路器件的制造方法，包括以下步骤：
在对放入所述恒温槽中的所述测试板中安装的所述半导体集成电路器件进行测试的同时，在所述测试板中安装最近待测试的多个半导体集成电路器件；以及
当从所述恒温槽取出其测试已完成的所述测试板时，将安装有最近待测试的所述半导体集成电路器件的所述测试板放入所述恒温槽中，并使所述测试板进行所述测试。
3.根据权利要求2的半导体集成电路器件的制造方法，
其中在所述恒温槽中，第一插槽和第二插槽的温度彼此不同。
4.根据权利要求1的半导体集成电路器件的制造方法，包括以下步骤：
测试设定为第一温度的所述恒温槽中的所述测试板中安装的所述半导体集成电路器件；以及
在所述第一温度下的测试完成之后，测试设定为第二温度的所述恒温槽中的所述测试板中安装的所述半导体集成电路器件。
5.根据权利要求4的半导体集成电路器件的制造方法，包括以下步骤：
将所述恒温槽设定为所述第一温度，并测试所述半导体集成电路器件；以及
在所述第一温度下的测试完成之后将所述恒温槽设定为所述第二温度，并测试所述半导体集成电路器件。
6.根据权利要求5的半导体集成电路器件的制造方法，
其中在不同的恒温槽中进行所述第一温度下的所述半导体集成电路器件测试和所述第二温度下的所述半导体集成电路器件测试。
7.根据权利要求1的半导体集成电路器件的制造方法，包括以下步骤：
通过处理器将半导体集成电路器件安装在所述测试板中；以及
通过所述处理器将安装有所述半导体集成电路器件的测试板一个接一个地提供到所述检验机的所述恒温槽；以及
在测试完成之后，通过所述处理器基于所述测试结果挑选出并放入所述冷却的半导体集成电路器件。
8.根据权利要求7的半导体集成电路器件的制造方法，
其中通过所述处理器安装在第一测试板中的半导体集成电路器件和通过所述处理器安装在第二测试板中的半导体集成电路器件的类型彼此不同。
9.根据权利要求1的半导体集成电路器件的制造方法，
其中所述半导体集成电路器件包括其中在一个封装中包封多个半导体芯片如逻辑和半导体存储器的SiP产品。
10.一种半导体集成电路器件的制造方法，包括以下步骤：
在多个测试板中安装通过在一个封装中包封多个半导体芯片所获得的多个半导体集成电路器件，所述多个半导体芯片包括逻辑电路器件或CPU、和存储器电路器件；以及
在所述测试板被放入恒温槽的同时，对所述半导体集成电路器件中的每个存储器电路器件进行存储器测试。
11.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，从所述恒温槽中取出其测试已完成的一个测试板；
(b)从所取出的所述测试板移去所述半导体集成电路器件；
(c)在从中移去了所述半导体集成电路器件的所述测试板中安装待测试的多个半导体集成电路器件；以及
(d)将安装有所述半导体集成电路器件的所述测试板放入所述恒温槽中并使所述测试板接受所述测试，
其中在所述恒温槽中，第一插槽和第二插槽的温度彼此不同。
12.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在对放入恒温槽中的多个测试板中安装的多个半导体集成电路器件进行测试的同时，用处理器从所述恒温槽中取出其测试已完成的一个测试板；
(b)通过所述处理器从所取出的所述测试板移去所述半导体集成电路器件；
(c)通过所述处理器基于所述测试结果挑选出并放入所述冷却的半导体集成电路器件；
(d)通过所述处理器在从中移去了所述半导体集成电路器件的所述测试板中，安装待测试的多个半导体集成电路器件；以及
(e)通过所述处理器将安装有所述半导体集成电路器件的所述测试板放入所述恒温槽中并使所述测试板接受所述测试，
其中在所述恒温槽中，第一插槽和第二插槽的温度彼此不同。
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