TW200529337A - Fabrication method of semiconductor device - Google Patents

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200529337 九、發明說明： 【發明所屬之技術領域】 本發明係關於—種半導體裝置之製造技術，特別是關於 一種有效適用於包含半導體記憶體之半導體裝置中之測試 技術的技術。 【先前技術】 u關於老化測試裝x，例如存有日本專利特開平队283657 號公報（專利文獻υ，該老化測試裳置係於老化測試中實施 作為被試驗裝置之半導體褒置#良否判定評估I。如該專 利文獻1之揭示所示，老化測試裝置係以批量處理為前提。 又，至於老化測試裝置中之測試技術，存有下述之技術： 將老化測試基板分為每個試驗組，供給信號至該每個試驗 組，藉此實施老化測試的技術，曰本專利特開2〇〇3_57292 唬公報（專利文獻2);將半導體裝置分割為複數個組，以屬 於其之半導體裝置單位實施良否判定的技術，曰本專利特 開2000-40390號公報（專利文獻3);或於恆溫槽内，以連續 施加有電壓之狀態搬送半導體裝置，並且於每個半導體裝 置之測试站中貫施電性測試的技術，日本專利特開平 05-55328號公報（專利文獻4)等。 [專利文獻1]曰本專利特開平06-283657號公報 [專利文獻2]曰本專利特開2003-57292號公報 [專利文獻3]曰本專利特開2000-40390號公報 [專利文獻4]曰本專利特開平05_55328號公報 [發明所欲解決之問題] 97235.doc 200529337 猎由老化測4裝置所測試 q.d/c 叮J忒之+導體裝置，例如存有

SiP(System in Package，系铋科壯、 .^ 系、，充封4 )。該半導體裝置係藉由 疊加豐加安裝微電腦等之义羅艟 士、#祕 、輯或+導體記憶體等之複數個 +導體晶片’從而可儲存於_個封包内的製品。 今後，可預測Sip存有較大幅度重要的發展，為提高生產 ，率而討論縮短半導體記憶體部分之測試時間後，可有望 省略老化測試或縮短記憶體測試之時間等。 其結果為’可較大幅度地縮短測試時間。但是，批量方 式中即使特意縮短測試時間’亦存有由於半導體裝置之裝 卸或步驟時間之影響，造成生產能力幾乎無法得到提高的 問題。 又，雖然可藉由準備多數個用以測試半導體裝置之測試 ，板’從而減少半導體裝置之裝卸或步驟時間帶來的影 響，但該測試基板中高密度地安裝有裝著半導體裝置之插 座、FPGA(Field〜㈣麵版—a叫場效可程式化 閘極陣列）、SRAM(Static Random Access Mem〇ry，靜態隨 機存取記憶體）以及緩衝器等周邊電路，且藉由準備大量測 試基板’可存有測試成本非常高之可能性。 進而’料批量方式以外實施SiP中之記憶體測試的方 法，可考慮適用一般性記憶體檢測機以及處理器的方法 但該方法充其量僅以數分鐘左右之測試時間為前提，因此 可同時測定數最大亦僅為256個左右，從而存有惡化效 可能性。 本發明之一個目的在於縮短半導體裝置之測試時間。 97235.doc 200529337 本發明之一個目的在於大幅度降低半導體裝置之測試成 本0 本發明之一個目的在於提供一種測試方法，其適合於測 試時間為中間長度之半導體裝置測試。 本發明之一個目的在於提供一種測試技術，其可以低成 本且有效率地實施包含半導體記憶體之半導體裝置中之記 憶體測試。 本發明之上述以及其他目的與新穎特徵由本說明書之記 述以及附圖當可明白。 【發明内容】 揭示於本申請案之發明中，若簡單說明具代表性發明之 概要則如下所述。 藉由本發明之半導體裝置之製造方法係包含下述之步驟 者：以將搭載有複數個半導體裝置之複數個測試基板導入 至恆溫槽而實施測試之狀態，取出測試結束之一片測試基 板的步驟；自該測試基板卸下複數個半導體裝置之步驟. 於已經卸下半導體裝置之測試基板上，搭載實施賊之複 數個半導體裝置的步驟；以及將搭載有複數個半導體裝置 之測試基板導入至恆溫槽，實施測試的步驟。 又’簡单表示本申睛案之其他發明概要。 藉由本發明之半導體裝置之製造方法係具有下述之步驟 者：將包含SiP製品之半導體裝置搭载於複數個測試基板上 的步驟，上述SiP製品係將邏輯或半導體記憶料之複數個 半導體晶片收納於-個封包内者；以及將複數個測試基板 97235.doc 200529337 投入至恆溫槽，一併實施記憶體測試的步驟。 又，藉由本發明之半導體裝置之製造方法具有下述之步 驟，且恆溫槽之第一槽道與第二槽道之溫度不同：以將搭 載有複數個半導體裝置之複數個測試基板導入至恆溫槽而 實施測試之狀態，取出測試結束之一片測試基板的步驟； 自該測試基板卸下複數個半導體裝置之步驟；於已經卸下 半導體裝置之測試基板上，搭載實施測試之複數個半導體 裝置的步驟；以及將搭載有複數個半導體裝置之測試基板 導入怪溫槽，實施測試的步驟。 再者，藉由本發明之半導體裝置之製造方法含有下述之 步驟’且怪溫槽之第一槽道與第二槽道之溫度不同：以將 搭載有複數個半導體裝置之複數個測試基板導入至恆溫槽 而實施測試之狀態，藉由處理器取出測試結束之一片測試 基板的步驟；自所取出之測試基板，卸下複數個半導體裝 置之步驟；藉由處理器，將根據測試結果所冷卻之半導體 裝置實施分類、收納的步驟；於卸下半導體裝置之測試基 板上’處理器搭載實施測試之複數個半導體裝置的步驟； 以及處理器將搭載有複數個半導體裝置之測試基板導入至 恆溫槽後實施測試的步驟。 又’藉由本發明之半導體裝置之製造方法係具有下述之 步驟者：以將搭載有複數個半導體裝置之複數個測試基板 導入至值溫槽而實施記憶體測試之狀態，取出該記憶體測 試結束之一片測試基板的步驟；自該測試基板，卸下複數 個半導體裝置之步驟；於卸下半導體裝置之測試基板上， 97235.doc 200529337 搭載實轭c憶體測試之複數個半導體裝置的步驟；以及將 搭載有複數個半導體裝1之測試基板導人錄溫槽，實施 5己憶體測試的步驟。 再者，藉由本發明之半導體裝置之製造方法係具有下述 之步驟者：以將搭载有複數個半導體裝置之複數個測試基 板導入至恆溫槽而實施測試之狀態，取出測試結束之二片 測試基板的步驟；自該二片測試基板，卸下複數個半導體 裝置之步驟；於卸下半導體裝置之二片測試基板上，搭載 實施測試之複數個半導體裝置的步驟；以及將搭載有複數 個半導體裝置之二片測試基板導入至恆溫槽，實施測試的 步驟。 又’若將本申請案發明之其他概要分項揭示，則為如下。 即， 1·一種半導體裝置之製造方法，其包含下述之步驟； (a) 以將搭載有複數個半導體裝置之複數個測試基板收納 於測试裝置之收納槽内而實施上述複數個半導體裝置之測 試的狀態，取出測試結束之一片上述測試基板的步驟； (b) 自所取出之上述測試基板，卸下上述複數個半導體裝 置的步驟； (c) 於卸下上述半導體裝置之上述測試基板上，搭載實施 測試之複數個半導體裝置的步驟； (d) 將搭載有上述複數個半導體裝置之上述測試基板收納於上 述收納槽内，測試上述所導入之測試基板的步驟。 [發明之效果] 97235.doc -10- 200529337 揭示於本申請案之發明中，若簡單說明藉由代表性者所 獲得之效果則如下所述。 藉由將複數片基板上之複數個裝置相關的測試以基板為 早位’裝著、開始、結束、取出至測試裴£，藉此可 測試成本。 & 【實施方式】 以下，根據圖式詳細說明本發明之實施形態。再者，用 以說明實施形態之所有圖式中，作為原則，對於相同構件 附有相同符號，且省略其重複說明。 、以下實施财，除制必要之情形以外，原則上不重複 說明同一或相同部分。 進而

卜迷之實施例中，為方便起見有必要說明時， 刀d為複數個區域或實施例加以說明，但除特別明示之 形：：’該等並非相互之間毫無關係者，存有一方係他 之一部分或全部之變形例、詳細說明、補充說明等之關係

又二於下述之實施例中，涉及要素數量等（包含個數、 值三範圍等）之情形時，除特別明示之情形以及原理上明 限疋為特定數之情形等以外，並非限定於特定數，亦可 特定數以上或以下。 進而，於下述之實施例中 係除特別明示之情形以外， 特定數以上或以下。 ’其構成要素（包含要素步驟等） 並非限定於其特定數，亦可係 同樣地於下述之眘 貫施例中，涉及構成要素等之形狀 置關係等時，除胜2丨_ 示特W明示之情形以及原理上可明確認 97235.doc • 11 - 200529337 非如此之情形等以外，可設為包含實質上近似或類似於其 形狀等者。該情形對於上述數值以及範®亦相同。 圖1係本發明之-實施形態中所使用之老化測試裝置的 方塊圖’圖2係本發明之—實施形態之處理器的說明圖，圖 3係表示於圖〗之老化測試裝置中實施測試之半導體裝置一 例的平面圖’圖4、圖5係表示於圖1之老化測試裝置中實施 測試之半導體裝置其他例的剖面圖，圖6係表示連接於I 之老化測試裝置之測試基板之形狀一例的說明圖，圖7係表 不圖6中之測試基板構成的方塊圖，圖8係表示設置於圖1之 老化測试裝置之後基板以及電源基板之電路構成的方塊 圖’圖9係分別表示圖！之老化測試裝置以及圖2之處理器中 线格概要的說明圖，圖_表示圖〗之老化測試裝置中測 試器功能概要的說明圖，圖u係表示藉由圖！之老化測試裝 置所實施之記憶體測試概要的說明圖，圖12係表示圖丨之老 化測試裝置中之測試順序的時序圖，圖13〜2()係使用有老 化測试裝£以及處理器之記憶體測試之詳細流程目，圖η 係藉由圖1之老化測試裝置所實施之記憶體測試步驟的流 耘圖，圖22係藉由本發明者先前討論之批量處理所實施之 記憶體測試步驟的流程圖，圖23钱㈣由01之老化測試 裴置所實施之記憶體測試與藉由圖22之批量處理所實施之 记憶體測試之處理比較說明圖，圖24係表示於各種測試系 統中測試時間肖測定數之關係圖，圖25係匕匕較圖丄之老化測 忒裝置與圖22之先前討論之批量處理之老化測試裝置中之 效果的說明圖。 97235.doc -12- 200529337 ;本實施t &中’老化測試裝置（檢查裝置，測試系統）ι 具有普通老化測試功能，即，於測試基板儲存槽内儲存複 數個測試基板，將其控制為特定溫度，將電源、輸入信號 供給至各基板，自藉由其輪出之信號輸出搭載於基板之被 測試元件之良否判定結果，並且根據程式，連續性或斷續 性依次實行包含電麼、信號圖案、溫度（溫度有時單-）之組 。的複數個測4，且將其結果儲存於記憶裝置的測試功 能。例如，除由於具有固有缺陷之半導體裝置或製造上之 不均-性而引起依存於時間與應力之故障的半導體裝置以 外，具有下述功能之I置：實施選別測試之老化測試功能， 實施半導體裝置之記憶體部中之測試的功能，實施該半導 體裝置之良否判定以及甚至根據測試結果實施分 能。 、另方面，作為類似概念之測試器.處理器係對於單一測 試基板，可實行相同測試者。本發明並非限定於使用上述 老化測試裝置者’當㈣可改造測試it.處理n等從而實 订。又：並非必須具有原先之老化測試功能（加熱試驗）者。 圖1係表示老化測試裝置1之構成的方塊圖。如圖式所 示，老化測試裝置1中設置有主板2。 、於該主板2上例如設置有24個左右之槽道3。各槽道3分別 連接有測試基板4。測試基板4係例如搭載有1G個左右作為 被測試裝置之半導體装置。 … 於主板2中，以對應於各槽道3之方式，分別搭栽有叫固 左右之後基板（測試控制部）5以及相同數量24個左右之電源 97235.doc •13- 200529337 :板(電源邛)6。主板2中搭載有固定dc電源7。電源基板6 . 係自固疋DC電源7所供給之電源，例如產生三種左右之電· 原電壓且刀別供給至測試基板4以及後基板$。 。各後基板5係介以集線器8連接於控制終端（測試控制 $ &制終端9例如包含個人電腦等且執行設置於半導體 义置之BIST(BUllt-in Self Test，内置式自我測試）中之測試 裔力月b以及控制處理器（測試系統口圖2)。後基板$係根據 技制、、端9之控制，產生對於測試基板4之測試控制信號， 處理來自測試基板4之判定結果。 鲁 圖2係說明處理器1〇之概要的構成圖。 於圖2右側之平面圖中，於下方設置有基板架11。於基板 架11之上方設置有升降機12，於該升降機12之上方設置有 加載器/卸載器13。 於加載器/卸載器13之上方設置有升降機14，於該加載器 卸載盎13之左側，自上方至下方’分別設置有緩衝托盤

15、加餘盤16、良品托盤17、+良品托盤18以及未檢品 托盤19。 基板架11儲存測試前之複數個測試基板4。升降機12將儲 存於基板架11之測試基板4升降至特定位置，並且於加載器 :卸载器U中正在處理其他測試基板4時，成為直至該加載 器/卸载H 13清空為止而㈣試基板4待機的緩衝器。 加載H/卸載器13將實施測試之半導體裝置搭載於測試 基板4上，且卸下測試結束之半導體裝置。升降制將搭載 有半導體裝置20之·試基板4升降至特定位置，並且於老 97235.doc -14- 200529337 化測試裝置1之槽道充滿時， 試基板4待機的緩衝器直至槽道清空為止而使測 n = = m清空托盤，托盤16儲存有接受測 ==二盤17儲存有測試後判定為良品的 +導體装置，不良品托盤18儲存有判定為不良 未檢品她9儲存有未經檢查之半導體裝置。所謂 A檢查’係指取出由於與安裝於半導體裝置2績測試基 =定2座4b(圖6)的接觸不良等，造成無法實施記憶 體測4之丰導體裝置2G的料，從而成為再檢查的對象。 圖3係表示藉由老化測試裝置1實施測試之半導體裝置20 之一例的平面圖，圖4、在μ山心 圖係藉由老化測試裝置1實施測試 之半導體裝置20之其他例的剖面圖。 圖3所示之半導體裝置2〇包含所謂平置训，且其構成 為：於印刷佈線基板21上’搭載有包含微電腦以及快閃記 憶體或 SDRAM(Synchr〇n〇us Dynamic ram，同步動態隨機 存取》己隐體）等複數個異種半導體記憶體等的半導體晶片 22〜25 〇 印刷佈線基板21之晶片搭載面上，形成有連接用電極以 及佈線圖帛，且該連接用電極與設置於半導體晶片22〜25 之電極部係介以凸塊等相互連接。 於印刷佈線基板2丨之背面’形成有凸塊用電極以及佈線 ，案’且凸塊用電極與半導體晶片22〜25之電極部係分別 藉由佈線圖案以及通孔相互電性連接。 凸塊用電極係以特定間距形成為陣列狀，於該凸塊用電 97235.doc -15· 200529337 極中， 錫凸塊 分別形成有包含成為外部連接 端子之球形焊锡的焊 又，圖4中之半導體裝 展r^ 士 式 該疊層式Sip 係資加女裝有兩個包含微電腦與快閃記憶體 憶體的半導體晶片26、27。 該情形時，圖4之半導體裝置2〇包含作為表面安裝形⑽ 之一種的職_ Grid Array，球栅陣列封裝）。於印刷佈 線基板28之晶片搭載面中央部，搭載有半導體晶片％。 於印刷佈線基板28之晶片搭載面中央部，形成有連接用 電極29 ’該連接用電極29與設置於半導體晶片％背面的電 極部係介以凸塊30等相互連接。 於該半導體晶片26中，積層有半導體晶片27且介以絕緣 樹脂等之接著材加以接著固定。印刷佈線基板28之晶片搭 載面中，於半導體晶片26對向之兩邊周邊部附近，形成有 焊接電極以及佈線圖案。設置於印刷佈線基板28之焊接電 極係介以焊接線31與形成於半導體晶片以面之周邊部的 電極部相互連接。 ;P刷佈線基板28之f面，複數個凸塊用電極形成為陣 J狀於4凸塊用電極中分別形成有包含球形焊錫之焊錫 凸塊32。 並且，該等半導體晶片26、27與印刷佈線基板28之焊接 電極周邊以及焊接線3!，該等係藉由密封樹脂33得以密封 從而形成封包。 進而，圖5之半導體裝置2〇包含QFp(QuadFlatpackage， 97235.doc -16- 200529337 四方扁平封裝）型。該愔形 晶粒座34、35中，例如Μ ’位於半導體裝置2G中央部之 體等之半導體晶片36、3;個包含微電腦與快閃記憶 :該等半導體晶片36、37之四個 二内部引線％，設置於半導體晶片…面之電= 内邛引線38係介以焊接線39相互連接。 該等半導體晶片36、37與複數個内部引線Μ以及焊接線 該等係藉由密封樹脂鄉以密封從而形成封包。自該 封^之四個侧邊突出設置有延伸形成有内部引線38之大致 L字狀的外部引線41。 圖6係表示測試基板4之形狀一例的說明圖。 如圖6所示，於測試基板4之下方邊部上，設置有基板邊 緣連接器4a 4基板邊緣連接器4a係連接於設置於主板2上 之槽道3的連接器。 於測試基板4中，例如安裝有1〇個左右用以搭載半導體裝 置20之測定用插座仆，於各測定用插座仆下部，以對應於 該測定用插座4b之方式，分別設置有周邊電路扑。 圖7係表示圖6中測試基板4之構成的方塊圖。 圖7中表示裝著於測試基板4中某一個測定用插座朴的 半導體裝置20，以及對應於該半導體裴置2〇之一個周邊電 路4c 〇 於周邊電路4c中，介以基板邊緣連接器乜，可供給有自 後基板5所輸出之測試用信號以及電源基板6所產生之各種 電源電壓。電源基板6所產生之各種電源電壓，其亦可介以 97235.doc -17- 200529337 基板邊緣連接器4a而供給至半導體裝置20。周邊電路4c保 存電壓位準變換或測試指示以及測試結束時之結果等。 半導體裝置20包含作為微電腦之CPU20a、SDRAM20b以 及快閃記憶體20c，根據介以周邊電路4c所輸出入之測試用 信號等，且藉由該CPU20a之BIST，可測試SDRAM20b以及 快閃記憶體20c。 圖8係表示後基板5以及電源基板6之電路構成的方塊圖。 於後基板5中，搭載有CPU模組5a以及FPGA5b。 CPU模組5a包含LAN介面42、SDRAM43、快閃記憶體44、 CPU45、CF槽46以及匯流排介面47等。 該等LAN介面42、SDRAM43、快閃記憶體44、CPU45、 CF槽46以及匯流排介面47，該等係分別藉由位址匯流排AB 以及資料匯流排DB相互連接。 LAN介面42係與作為主機之控制終端9(圖1)的介面。 SDRAM43係CPU45之工作區。 快閃記憶體44儲存有啟動程式等。CF槽46係用於 CF(Compact Flash，緊湊式閃存）卡之槽道，且儲存有啟動 快閃記憶體44之程式。 CPU45控制根據儲存於快閃記憶體44之程式所對應的測 試基板4。匯流排介面47係與連接有FPGA5b之外部匯流排 的介面。 FPGA5b包含連接於基板邊緣連接器4a之輸入引腳以及 I/O引腳之驅動器48，連接於該驅動器之緩衝器49以及電源 控制部50等。電源控制部50係根據來自控制終端之指示， 97235.doc -18 - 200529337 控制電源基板6所產生之電源電壓。 於電源基板6上設置有四個電源產生部5〗〜54。電源產生 部5 1產生供給至FPGA5 b之驅動器的電源電塵。電源產生部 52〜54分別產生供給至半導體裝置2〇等之不同的三個電源 電壓。 電源產生部51〜54中，分別設置有D/A(Digitai/Anai〇g， 數位/類比）變換器、調節器以及過電流檢測部。D/A變換器 係將自電源控制部50所輸出之控制信號變換為類比值。調 節器係根據自D/A變換器所輸出之類比值而產生任意之電 源電壓。過電流檢測部係於檢測過電流時輸出檢測信號。 其次，就藉由本實施形態中老化測試裝置1所實施之測試 技術加以說明。 首先，就圖2之處理器1〇之動作加以說明。 圖9係分別表示老化測試裝置1以及處理器1〇中之規格概 要圖。 圖9中表示恆溫槽之設定溫度、溫度精度、溫度刻度、托 盤分類、槽道間距、測試基板4之冷卻方法、恆溫槽構成、 最小測試時間、未檢品之供給方法以及測試基板4之ID識別 中的各種規格概要。 首先’半導體裝置20係放入托盤中後實施供給，該半導 體裝置20係藉由加載器/卸載器13安裝於測試基板4。安裝 有半導體裝置2 0之測試基板4，其係經由升降機14每一片供 給至老化測試裝置1中之恆溫槽之清空部分。 重新裝著有半導體裝置20之測試基板4,其係由於其他測 97235.doc -19- 200529337 試基板4出入至測試中， 裳置1中測試基板4之出 亦可僅準備對應於一片 片數。 因此成為下述之構成：於老化測試 入口，按照每個槽道打開門扇。又， 測試基板4之恆溫槽所需之節流閥 母一片測試結束之測試基板4係經由升降機實施冷卻、丨 收。接著，根據測試結果，藉由加載器/卸載器13分類各. 導體裝置20,從而分類為良品、不良品以及未檢品，幻 存於良品托盤17、不良品托盤18或未檢品托盤19中之任_

個。 該例中，雖然將加載器與卸載器設為相同者從而可提高 空間效率，但亦可分別單獨構成加載器與卸载器。再者= 於測試基板4中，例如根據條形碼設置有ID，藉此用以藉由 加載器/卸載器13核對測試結果從而分類以外，亦可使用於 裝置保有特定測試基板4之特定測定用插座為不良等之資 訊’且於該測定用插座中未裝有製品等之目的中。

其次，就圖1所示之老化測試裝置丨之構成加以說明。 作為老化測試裝置1之主要測試内容，存有下述之内容： 藉由利用有搭載於半導體裝置2〇中之微電腦之半導體記憶 體（SDRAM、快閃記憶體等）之BIST所實施的記憶體測試， 向快閃記憶體寫入顧客資料，以及向微電腦、記憶體部實 施老化測試等。 又’測試器功能係設為BIST專用，以各後基板5單位向測 試基板4產生信號，處理來自該測試基板4之判定結果。進 而無品才合載有專用 ALPG(ALgorithmic Pattern Generator， 97235.doc -20- 200529337 异法模式產生器）或TG(Timing Generator，計時產生器）以及 位址打散器等，測試程式即可藉由C語言作成。 半導體裝置20實際動作之時脈信號（66 MHz左右）係藉由 半導體裝置20之BIST實施，BIST測試器係僅根據程式轉送· 結果判定，以1 MHz左右而無需過問時序精度。 圖1〇係表示老化測試裝置1中測試器功能之概要的說明 圖。 於圖10中，項目欄中之上段表示藉由搭載於後基板5之 CPU模組5a所實現之各功能，項目欄中之下段表示藉由控 制終端9所實現之各功能。 其-人’就藉由老化測試裝置1所實施之記憶體測試技術加 以說明。 圖11係表示藉由老化測試裝置丨所實施之記憶體測試之 概要的說明圖。 自安裝有半導體裝置20之測試基板4依次導入至恆溫 槽到達特定溫度後，開始記憶體測試。該記憶體測試之 測試時間例如係十分鐘左右〜數十分鐘左右。 結束記憶體測試後冷卻測試基板4，接著根據測試結果， 且藉由處理器10分類為良品（PASS)、不良（fail)w及未檢 後取出。恆溫槽之測試基板儲存片數例如係24片左右。測 試基板4係以一片為單位出入至恆溫槽内。 名匣恤槽之溫度可設定為低溫〜常溫〜高溫為止。低溫 之认疋範圍例如係_5〇。〇左右〜〇。〇左右，更廣泛的是—Μ 右10 c左右。於該低溫中，例如可測試使用於以汽車 97235.doc 200529337 為對象之電子系統等的半導體裝置等。 又，常溫下測試之溫度設定係於25°C左右之室溫下實 施，較廣泛的是15°C左右〜40°C左右之設定範圍。高溫下 之測試溫度設定係約125°C左右，較廣泛的是90°C左右〜 1 5 0 °C左右之設定範圍。 圖12係表示老化測試裝置1中之測試順序的時序圖。 首先，於第一片測試基板4之測定用插座4b中，例如裝著 (插入）有10個左右半導體裝置20。若結束半導體裝置2〇之裝 著’則測試基板4將會導入至恆溫槽。並且，恆溫槽到達至 特定溫度後（溫度），開始記憶體測試（選別）。 接著，若記憶體測試結束，則可冷卻該測試基板4，藉由 處理器10,半導體裝置20係自測定用插座讣中拔出，再次 了刀別重新裝著藉由測试基板4之測定用插座朴所測試的 半導體裝置20(插拔）。其後，測試基板4導入至恆溫槽，到 達至特定溫度後（溫度），實施記憶體測試（選別）。 又，於第二片測試基板4中，將半導體裝置2〇裝著至第一 片測試基板4結束時，接著裝著（插入）半導體裝置2〇。若第 一片測試基板4亦同樣地結束半導體裝置2〇之裝著後，則導 入至值溫槽且到達至特定溫声接,、、w 、 x後度），開始記憶體測試 若記憶Μ試結束，料卻測試基 心自測定用插座拔出半導體裝置2。，再次可 藉由測試基板4所測試的半導體裝置2〇。以下，於第二片 第二十四片為止之測試基板4中，可藉由相同循環㈣㈣ 97235.doc 200529337 體測試。 藉此，成為下述所1s p 士 g ^ . 斤明早片處理之順序：24片測試基板4 具有時間差依攻皆—态 ρ ώ 4 實轭處理，各測試基板4以一片為單位循 ^ ^ 等體衷置20之測試基板4開始測試，自測試 、，'口之測試基板4取出半導體裝置20。此處，所謂單片處 月測武基板4分別實施記憶體測試的處 理^是’測試本身應留意可同時處理複數片之情形。即， 、單片方式實〜向測試裝置之導人、測試開始、結束、取 出等。再者，該情形並非為裝置之方便起見，而排除兩片 以上之同時導入等。 ,、 使用圖13〜圖20之流程圖，詳細說明老化測試裝 置1中之測試步驟。此處，雖然著眼於老化測試裝置1中之 某一個槽道加以說明’但於其他槽道中，亦單獨實施以下 所說明之測試步驟。 圖13、圖14係表示老化測試裝置丨之槽道與測試基板4之 數ϊ相同之情形時測試步驟之一例的流程圖。 首先，使用圖13加以說明。圖13係使用升降機12作為緩 衝為’直至加載器/卸載器13清空為止而使測試基板4待機 之情形的測試步驟。 首先，打開測試結束之槽道門扇（步驟sl〇1)，自該槽道 中拔出測試基板4(步驟S102)，關閉槽道門扇（步驟sl〇3)。 接著，測試基板4係於升降機12中待機，等待加載器/卸 載器13清空後（步驟S104)，處理器1〇自測試基板4卸下半導 體裝置20，根據測試結果實施分類（步驟sl〇5)。 97235.doc -23- 200529337 卸下半導體裝置20後，於測試基板4上搭載有重新實施測 試之半導體裝置2〇(步驟S106)，於加載器/卸載器13中成為 待機狀態（步驟S107)。 其後，打開於步驟102之處理中所拔出之槽道門扇（步驟 S1 08)，將測試基板4導入至該槽道後（步驟s 1〇9)，關閉槽道 門扇（步驟S110)。 並且，待機直至於步驟S109之處理中所導入之測試基板4 之溫度成為設定溫度為止（步驟S111)，成為設定溫度後實施 記憶體測試（步驟s 112)。 於記憶體測試中，測試丨〜測試N於每個搭載於測試基板4 上之Μ個半導體裝置2G中並列實行。並且，若測試全部結 束則自測《式基板4可輸出表示測試結束的標諸。後基板5 係根據標諸檢測出測試結束，從而告知控制終端9。其後， 再次重複實施步驟S101〜SU2之處理。 入 艾⑽112之處理中記憶體測試時間係例如根據 it導體裝置2〇之製造不均一性等所產生之記憶體部寫 /刪除時間不同或成為測試不良之半導體 較大不同。 例如

2。，_㈣t二:常長之半導體裝置 較長。又，Μι 裝置2G之約束從而變為 試1中判為不。良之^ ^板4之所有半導體裝置2 〇於最初測 大幅度減少測試心。I ’因於該時刻時結束測試’故而可 ^^”㈣間係根據導人至各槽道之測試基板* 97235.doc -24- 200529337 而分別不同 中單獨實施 因此上述步驟S101〜S112之處理可於各槽道 其次’就藉由圖14所示之測試步驟加以說明。圖"係 用升降機12作為缓衝n，直至加載器/卸載器丨增空為止而 使測試基板4待機，並且直至槽内之測試基板4溫度穩定為 :月間實細*與溫度無關之測試之情形時的測試步驟例。 、首先，打開測試結束之槽道門扇（步驟S2〇1)，自該槽道 拔^測試基板4後（步驟S2〇2)，關閉槽道門扇（步㈣〇3)。 f著，測試基板4係於升降機12中待機，等待加載器/卸載 器13清空（步驟S204)’藉由處理器1〇，自測試基板*拔出半 導體裝置20，根據測試結果實施分類（步驟S2〇5)。 其後，於測試基板4中搭載有重新實施測試之半導體裝置 2〇後（步驟S206)，於加載器/卸載器13中待機（步驟S2〇7)。 其後，打開於步驟202處理中之槽道門扇（步驟S2〇8)，測試 基板4導入至該槽道後（步驟S2〇9)，關閉槽道門扇（步驟 S210)〇 並且，待機直至導入有測試基板4之槽道成為設定溫度為 止後’實施記憶體測試（步驟S211)。於該步驟8211之處理 中，開始溫度設定，直至設定溫度穩定為止之期間，實施 與溫度無關之測試。藉此，可更有效率地實施測試。 並且，若g憶體測试結束，則自測試基板4可輸出表示測 試結束的標諸。後基板5根據該標諸檢測出測試結束，從而 告知控制終端9。其後，再次重複實施步驟S2〇1〜S211之處 理。 97235.doc -25- 200529337 圖1 5〜圖2 0係表示測試基板4之數量多於老化測試裝置1 之槽道數-片或兩片左右之情形時測試步驟中之例示的流 程圖。 首先，使用圖丨5加以說明。，圖15係使料降機Η作為緩 衝器卜以及使用設置於加載器/卸載器13與升降油間之 待機部（未圖示）作為㈣器2，直至加載器/卸載㈣清 止而使測試基板4待機之情形的測試步驟。藉此，可有:率 地準備重新實施測試之測試基板4，且可進一步提高測試效 率。 首先’打開測試結束之槽道門扇（步驟S3〇i)，自該槽道 拔出測試基板4後（步驟S3G2)，關閉槽道門扇（步驟s3〇3^ 接著’測試基板4係於升降機12中待機，等待加載器/卸 載器13清空後（步_〇4)’藉由處理器1〇，自測試基板愤 出半導體裝置20 ’根據測試結果實施分類(步驟㈣”。 ”後於測s式基板4中搭載有重新實施測試之半導體裝置 20後（步驟S306)，於待機部中待機（步驟S3〇7)，等待清空槽 道。 右槽道清空’則打開該槽道門扇（步驟S308)，測試基板4 導入至该槽道後（步驟S309)，關閉槽道門扇（步驟S㈣）。 並且，待機直至於步驟S3〇9之處理中所導入之測試基板* ，溫度成為設定溫度為止(步驟S3U)，成為設定$度後實施 記憶體測試（步驟S312) t 其次，就圖16所示之測試步驟加以說明。圖16中，僅使 用待機σ卩作為緩衝n，直至加載器/卸載器13清空為止而使 97235.doc • 26 - 200529337 測試基板4待機之情形時測試步驟之其他例。 首先，打開測試結束之槽道門扇（步驟剛），自該槽道 拔出料基板4後（步驟S4G2)，關閉槽道Η扇（步驟S403)。 接著藉由處理器1 〇，自測試基板4拔出半導體裝置， 根據測試結果實施分類（步驟S4G4)。其後，於測試基板4上 搭載有重新實施賴之半導體裝置戰（步驟剛），於待 機部中待機（步驟S406)，等待清空槽道。

若槽道清空，則打開該槽道門扇（步驟S407)，測試基板4 導入至該槽道後（步驟S彻），關閉槽道門扇（步驟s彻）。 並且，待機直至於步驟S彻之處理中所導入之測試基板4 之溫度成為設定溫度為止（步驟S410)，成為設定溫度後實 施記憶體測試（步驟S411)。 其次，就圖17所示之測試步驟加以說明。圖㈣未使用 升降機12、待機部作為緩衝器，加載器/卸載器。未清空之 情形時，於槽内使測試基板4待機，槽道未清空之情形時，

於加載器/卸載器13中使測試基板4待機之情形的測試步驟 例0 首先，打開測試結束之槽道門扇（步驟S5〇1)，自該槽道 拔出測試基板4後（步驟S502)，關閉槽道門扇（步驟S5〇3)。 接著，藉由處理器1 〇，自測試基板4拔出半導體裝置2〇， 根據測試結果實施分類（步驟S5〇4)。接著，於測試基板4上 搭載有重新實施測試之半導體裝置2〇(步驟S5〇5)，於加载 器/卸載器13中待機後（步驟S506)，打開槽道門扇（步驟 S507)’將測試基板4導入至該槽道後（步驟S5〇8)，關閉槽道 97235.doc -27- 200529337 門扇（步驟S509)。 並且，待機直至於步驟S5〇8之處理中所導入之測試基板4 之溫度成為設定溫度為止（步驟S51〇)，成為設定溫度後實 施記憶體測試（步驟S51 ”。 /、人就圖1 8所不之測試步驟加以說明。圖^ 8係使用升 降機12、待機部作為緩衝器’直至加載器/卸載器13清空為 止：使測試基板4待機，並且直至槽内之測試基板4之溫度 C疋為止之期間’實;^與溫度無關之情形的測試步驟例。 首先，打開測試結束之槽道門扇（步驟議），自該槽道· 拔出測試基板4後（步驟S6G2)，關閉槽道門扇（步驟_)。 其後，於升降機12中待機（步驟S604)，等待加載器/卸載 器13清空後，藉由處理器1〇自測試基板4拔出半導體裝置 2 〇，根據測试結果實施分類（步驟S 6 〇 5)。 接著，於測試基板4上搭載有重新實施測試之半導體裝置 2〇後（步驟S606)，於待機部中待機，等待清空槽道（步驟 S607)〇 若槽道清空，則打開該槽道門扇（步驟S6〇8)，將測試基籲 板4導入至該槽道後（步驟S6〇9)，關閉槽道門扇（步驟μ〗㈠。 並且，開始設定於步驟S609之處理中所導入之測試基板4 之溫度，成為設定溫度後實施記憶體測試（步驟S611卜此 處，於步驟S611之處理中，開始設定溫度，直直至設定溫 度穩定為止之期間，實施與溫度無關之測試。藉此，可更 有效率地實施測試。 其次，就圖19所示之測試步驟加以說明。圖19係僅使用 97235.doc -28- 200529337 待機部作為緩衝器，加載器/卸載器13未清空之情形時，於 槽内使測試基板4待機，直至槽道清空為止於待機部中使測 試基板4待機，並且直至槽内之測試基板4之溫度穩定為止 之期間，實施與溫度無關之測試之情形的測試步驟例。 首先’打開測試結束之槽道門扇（步驟S701)，自該槽道 拔出測試基板4後（步驟S702)，關閉槽道門扇（步驟S7〇3)。 接著，藉由處理器1 〇自測試基板4拔出半導體裝置2〇，根 據測試結果實施分類後（步驟S7〇4)，於測試基板4上搭載有 重新實施測試之半導體裝置2〇(步驟S7〇5)，於待機部中待 機，等待清空槽道（步驟S706)。 若槽道清空，則打開該槽道門扇（步驟S707)，將測試基 板4導入至該槽道後（步驟S7〇8)，關閉槽道門扇（步驟s7〇9)。 並且，開始設定於步驟S708之處理中所導入之測試基板4 之溫度，成為設定溫度後實施記憶體測試，測試結束之測 試基板4於該槽内待機（步驟S71〇)。 該情形時，亦可於步驟S710之處理中，開始設定溫度， 直直至設定溫度穩定為止之期間’實施與溫度無關之測 試。藉此，可更有效率地實施測試。 其次’就圖2G所示之測試步驟加以說明。圖⑽、未使用 升降機12、待機部作為緩衝器，加載器/卸載器 情形時，於槽内使測試基板4待機，槽道未清空之情形:夺， 於加載器/㈣器13中使測試基板罐機，並且直至槽内之 測試基板4之溫度穩定為止之期間，實施與溫度無關之測試 之情形的測試步驟例。 97235.doc -29- 200529337 首先，打開測試結束之槽道門扇（步驟S801)，自該槽道 中拔出測試基板4後（步驟S802)，關閉槽道門扇（步驟S803)。 接著，藉由處理器10自測試基板4拔出半導體裝置20,根 據測試結果實施分類（步驟S8〇4)，於測試基板4上搭載有重 新實施測試之半導體裝置2〇(步驟S805)，於加載器/卸載器 13中待機（步驟S806)，等待清空槽道。 若槽道清空，則打開該槽道門扇（步驟S807)，將測試基 板4導入至該槽道後（步驟S8〇8)，關閉槽道門扇（步驟S8〇9)。 並且，開始设定於步驟S808之處理中所導入之測試基板4 之溫度，成為設定溫度後實施記憶體測試，測試結束之測 試基板4於該槽内待機（步驟S8 10)。 該情形時，亦可於步驟S810之處理中，開始設定溫度， 直至設定溫度穩定為止，實施與溫度無關之測試。藉此， 可更有效率地實施測試。 以上，於圖14〜圖20中表示之記憶體測試中，以與圖13 相同之方式’測試1〜測ΚΝ係於每個半導體裝置2G中並列 實行。並且，若測試全部結束，則自測試基板4可輸出表示 測試結束的標諸。後基板5根據標總檢測出測試結束，從而 告知控制終端9。其後’自最初之步驟處理開始再次重複實 施。 ’記憶體測試之時間 不均一性等所產生之 測試不良之半導體裝 又，於圖14〜圖20之記憶體測試中 係例如根據由於半導體裝置2〇之製造 記憶體部寫入/删除時間不同或成為 置數量等而有較大不同。 97235.doc -30- 200529337 進而，於圖13〜圖20中，對於每一片測試基板4分別導 至槽道的情形有所揭示，但測反刀別導入 斗、楚π门士 双力Γ以所謂兩單片古 二：片(或三片以上)導入至槽道，且可自該# 道同時取出兩片（三片以上）。但 ^ 美妨成太1 片數越夕則越可能減少 基板成本Μ減效果，並且會增加用以搬送基板之處二 負擔。故而，單片方式即一單片方式 。的 -fe. yg XT U 处里益成本方面存 有k勢。N片之上限可認為N== 以下。 右但較好的是兩單片 再者，基板之插入順序於初期亦 序，但當然不會僅限定於此。例如，亦可隨Sr)之順 負同時導入之測試基板4片數越多，則越會增加 ίΙΓ 又’將會產生造成測試等待時間增加等 圖圖21係藉由老化測試裝置1所實施之記憶體測試的流程

於圖21中，對於例如實施常溫記憶體測試（常溫選別）盘高 記憶體測試(高溫選別)之情形有所揭示。於該圖21中’:實 =化測試之情形時，於其他步驟，例如下 之處理前等實施。 ^ W 昧藉由老㈣試裝置1實施常溫選別與高溫選別之情形 ，首先貫施错由常溫之記憶體測試（步驟S90…接著， =藉由高溫之記憶體測試後(步驟S902)，藉由 試 益可測定半導體裝置20之CPU20a中# 特性等（步驟咖）。 的邏輯功能以及電性 97235.doc -31 - 200529337 此處，於步驟S901、S902之處理中，藉由步驟S9〇1之處 理中以圖12所說明之測試順序而結束記憶體測試後，再次 於步驟S902之處理中，實施藉由圖12中說明之测試順序所 實行的記憶體測試。即，以常溫選別與高溫選別分別單獨 實施一次記憶體測試。 再者，關於快閃記憶體卡等之非揮發性記憶體中之測試 技術，於日本專利申請案2〇〇2_141267號申請案說明書以及 圖式中詳細揭示。 圖22係藉由本發明者先前討論之批量處理所實施之記憶 體測試步驟的流程圖。 批量處理係準備多數個（例如72片左右）測試基板，同時實 施多數個（例如1000個左右）半導體裝置的記憶體測試。 該情形時，於所有測試基板上裝著用以實施測試之半導 體A置（步驟S1001)，一併實施老化測試與記憶體測試（步驟 〇2)並且，若記憶體測試結束，則卸下裝著於測試基 板上之所有半導體裝置（步驟S1003)，實施藉由邏輯測試器 所實行之測試（步驟S1004)。 +圖23=比較藉由老化測試裝置丨所實施之記憶體測試與 藉由先前本發明者討論之批量處理所實狀錢體測試之 處理比較說明圖。 ▲於圖23中’上段中表示藉由批量處理所實施之記憶體測 :式Γ處理時間與基板片數的關係，下段中表示藉由老化測 4 4置1之單片處理所實施之記憶體測試之處理時間與基 板片數的關係。又’測試條件係測試時間為30分鐘，藉由 97235.doc -32- 200529337 而溫選別，測試例如1000個左右之半導體裝置。 如圖式所示，於批量處理中，例如使用72片測試基板之 情形時’於所有測試基板中裝著半導體裝置之插入步驟所 而要的時間為一小時左右。其後，將72片測試基板導入至 恆溫槽，直至結束溫度設定、記憶體測試以及測試基板冷 卻為止’需要約1.2小時左右。 結束記憶體測試後，再次自每一片測試基板上卸下半導 體裝置之步驟需要1小時左右，從而記憶體測試之合計處理 時間約為3.2小時左右。 一如此，於批量處理之插入步驟中，由於一片一片地於測 试基板上襞著半導體裝置，因此其他71片測試基板處於等 y寺狀心又，於恆溫槽之溫度設定中，由於導入所有測試 土板後併加熱恆溫槽，因此升降溫時較為耗費時間。 另一方面，於藉由老化測試裝置1所實施之單片處理中， 勺24片左右之測試基板，以圖2丨中所說明之順 記憶體測試，藉此以約、丁 試。 j f左右可凡成所有記憶體測 並且 如此，早片處理中，可降低測試基板4之使 可縮短測試時間。 圖 ®24係表示—般性測試系統中測試時間與測定數 之關係 :如，邏輯測試器中，測定個數為一個 試時間為數粆鐘产去 左右’測 ^ , j ^ 又，於未具有老化測試功能之,陰 體測試器中，測定個數 刀此之C憶 個數為數個〜128個左右，測試時間為十 97235.doc -33- 200529337 秒—^分鐘左右。進而，於批量式之老化測試裝置中 、 τ ’測 定個數為500個左右以上〜10000個左右，測試時間為8】日 左右〜100小時左右。 如此，可以所謂十分鐘左右〜數十分鐘左右之測試時間 有效率地測試128個〜512個左右之半導體裝置的測試系統 並未存在（圖中影線區域），作為可合理地對應於如此之測試 時間且以較少之測試基板獲得與批量處理之老化測試裝置 同等以上之生產能力的測試系統，較好的是老化測試裳置 1(或僅為老化測試裝置）。 圖25係比較單片處理之老化測試裝置丨與先前討論之批 量處理之老化測試裝置中之效果的說明圖。 於.該圖25中，比較每月以特定數量實施半導體裝置之記 憶體測試之情形時必需的測試基板片數與記憶體測試之成 本，關於該記憶體測試之成本計算，設為假設成本模式（測 試基板所需費用、裝置投資償還費用、作業者費用、電氣 荨之A用事業費用、記憶體測試良率）的相對比較。 一圖中，以影線表示之棒狀曲線係表示批量處理中每種測 試條件所需要的測試基板片數（相對值），以白色部分表示之 棒狀曲線係表示單片處理中每種測試條件所需要的測試基 板片數（相對值）。 又，以實線表示之折線曲線係表示批量處理十每種測試 ^ β式成本（相對值）’以虛線表示之折線曲線係表示單 片處理中每種測試條件的測試成本（相對值）。 乂 It肜時，如圖25所示，以較少之測試時間（包含老化測 97235.doc -34· 200529337 測式條件下， 試)，特別是無老化測試且高溫或常溫之任一 可大幅度削減測試成本。 八3令老化測試且常溫選別與 共存之測試條件下，與測試 <皿、別雙方 一列轼基板數篁增加無關， 處理所實施之記憶體測試成本亦可小於單片處理 置 根據該結果所知，以本莫辦继 之情形時使用單片乂 記憶體測試時間較短 夺使用早片式，反之記憶體測試時間較 把老化測試之情形時)之情形時實施藉由批量處理所：實 之把憶體測試的方式靈活運用，藉此 ^ 高測試效率。 ’大巾田度地提 藉此，根據本實施形態，可減少測試基板4之使用數，並 且可大幅度縮短記憶體測試時間’可降低半導體裝置觀 製造成本。 以上，根據實施形態已經具體說明了本發明者所完成之 發明，但本發明並非僅限定於上述實施形態，當然亦可於 不脫離其要旨之範圍内作出各種變更。 上述實施形態中，對於SiP製品之半導體裝置中之記憶體 測試有所揭示，但該記憶體測試若係可藉由測試基板實施 吕己憶體測試之製品，則亦可係SiP以外的半導體裝置。 例如，其可係未包含MCP(Multi Chip Package，多晶片模 組）等之微電腦（CPU)，而是包含快閃記憶體、SRAM、DRAM 荨之複數個半導體記憶體之製品，將微處理器、晶片組、 視訊晶片等之主要功能集成至一個半導體晶片上的 S〇C(System on Chip，系統單晶片）製品，或此外以導入有 97235.doc -35- 200529337 BIst從而可多數個同時實施記憶體測試之大容 體等之記憶體製品等的記,| 、閃"己憶 b寺的。己隐體蜊試器或處理 所需測試時間較長的半導體裝置等。 C州”式時 等之記 之記憶 又，不僅上述半導體裝置，例如對於以多媒體卡 憶體測試器/處㈣實施測試時所需測試時間較長 體卡製品或記憶體模組製品等亦較為有效。 [產業上之可利用性] 法，其係適用於有效率且 之半導體裝置中的記憶體 本發明之半導體裝置之測試方 以低成本實施包含半導體記憶體 測試。 【圖式簡單說明】 圖1係藉由本發明之-實施形態之老化測試裝置的方塊 圖2係藉由本發明之—實施形態之處理器的說明圖。 圖3係表示圖丨之老化測試裝置中用以實施測試之半導體 裝置一例的平面圖。 只圖4係表示圖丨之老化測試裝置中用以實施測試之半導體 裝置其他例的剖面圖。 另圖5係表示圖丨之老化測試裝置中用以實施測試之半導體 裳置一例的剖面圖。 圖6係表示連接於圖丨之老化測試裝置之測試基板形狀之 一例的說明圖。 圖7係表示圖6之測試基板構成的方塊圖。 圖8係表示設置於圖丨之老化測試裝置中之後基板以及電 97235.doc -36- 200529337 源基板電路構成的方塊圖 圖9係分別表示圖1之老化測試裝置 农罝Μ及圖2之處理考巾 之規格概要的說明圖。 ° Τ 圖10係表示圖1之老化測試梦番 說明圖 飞裒置中之測試器功能之概要 憶體測 圖11録示藉由圖1之老化測試裴置所實施之記 試之概要說明圖。 圖12係表示I之老化測試裝置中之測試順序的時序圖 圖13係表讀用有老化測試裝置以及處❹之 試一例的詳細流程圖。 j 置以及處理器之記憶體測 置以及處理器之記憶體測 置以及處理器之記憶體測 置以及處理器《記憶體測 置以及處理器之記憶體測 置以及處理器之記憶體測 置以及處理器之記憶體測 圖14係表示使用有老化測試農 試其他例的詳細流程圖。 圖1 5係表不使用有老化測試裝 試一例的詳細流程圖。 圖16係表示使用有老化測試裝 試其他例的詳細流程圖。 圖17係表示使用有老化測試裝 試一例的詳細流程圖。 圖1 8係表示使用有老化測試裝 試其他例的詳細流程圖。 圖19係表示使用有老化測試裝 試一例的詳細流程圖。 圖2 0係表示使用有老化測試裝 試其他例的詳細流程圖。 97235.doc •37- 200529337 圖2 1係藉由圖丨之老化測試裝置所實施之記憶體測試的 流程圖。 圖22係藉由本發明者先前討論之批量處理所實施之記憶 體測試步驟的流程圖。 圖23係比較藉由圖!之老化測試裝置所實施之記憶體測 試與藉由圖22之批量處理所實施之記憶體測試的處理比較 說明圖。 圖24係表示於各種賴純中測試時間與载數之關係 圖。 圖25係比較圖i之老化測試裝置與圖。之本發明者先前 討論之批量處理之老化測試裝置的效果比較說明圖。’ 【主要元件符號說明】 1 老化測試裝置（檢查裝置、測試系統） 2 主板 3 槽道 4 測試基板 4a 基板邊緣連接器 4b 測定用插座 4c 周邊電路 5 後基板（測試控制部） 5a CPU模組

5b FPGA 6 電源基板（電源部） 7 固定DC電源 97235.doc -38- 200529337 8 集線器 9 控制終端（測試控制器） 10 處理器（測試系統） 11 基板架 12 升降機 13 加載器/卸載器 14 升降機 15 緩衝托盤 16 加載托盤 17 良品托盤 18 不良品托盤 19 未檢品托盤 20 半導體裝置 20a CPU 20b SDRAM 20c 快閃記憶體 21 印刷佈線基板 22〜25 半導體晶片 26，27 半導體晶片 28 印刷佈線基板 29 連接用電極 30 凸塊 31 焊接線 32 焊錫凸塊 97235.doc -39- 200529337 33 密封樹脂 34， 35 晶粒座 36， 37 半導體晶片 38 内部引線 39 焊接線 40 密封樹脂 41 外部引線 42 LAN介面 43 SDRAM 44 快閃記憶體 45 CPU 46 CF槽 47 匯流排介面 48 驅動器 49 緩衝器 50 電源控制部 51〜 54 電源產生部 AB 位址匯流排 DB 資料匯流排 97235.doc

Claims (1)

1. 200529337 十、申請專利範圍： 1. 一種半導體裝置之製造方法，其包含下述之步驟： (a) 以將搭載有複數個半導體裝置之複數個測試基板導 入至恆溫槽而實施測試之狀態，取出測試結束之一片上 述測試基板的步驟； (b) 自所取出之上述測試基板，卸下上述複數個半導體 裝置的步驟； (〇於已經卸下上述半導體裝置之上述測試基板上，搭 載實施測試之複數個半導體裝置的步驟； (d)將搭載有上述複數個半導體裝置之上述測試基板導 入至上述恆溫槽，測試上述所導入之測試基板的步驟。 2·如請求項1之半導體裝置之製造方法，其中包含下述之步 驟： 以將上述複數個測試基板導入至上述恆溫槽而實施上 述複數個半導體裝置測試之狀態，將新實施測試之複數 個半導體裝置搭載於上述測試基板的步驟；及 、自上述艮/jnL槽取出測试結束之上述測試基板時，將搭 載有上述新實施測試之半導體裝置之測試基板導入至上 述值溫槽，實施測試的步驟。 3.如請求項2之半導體裝置之製造方法，其中 上述恆溫槽之第一槽道與第二槽道之溫度不同。 4·如#求項1之半導體裝置之製造方法，其中包含下述之步 驟： 於°又疋有第一溫度之上述恆溫槽中，實施搭載於上述 97235.doc 200529337 測試基板上之半導體裝置測試的步驟；及 藉由上述第一溫度所實施之測試結束後，於設定有第 二溫度之上述恆溫槽中，實施搭載於上述測試基板上之 半導體裝置測試的步驟。 5·如請求項4之半導體裝置之製造方法，其中包含下述之步 驟： 將上述恆溫槽設定為第一溫度，測試上述半導體裝置 的步驟；及 若藉由上述第一溫度所實施之測試結束，則將上述恆 溫槽設定為第二溫度，測試上述半導體裝置的步驟。 6·如請求項5之半導體裝置之製造方法，其中 藉由不同恆溫槽，實施藉由第一溫度所實施之上述半 導體裝置之測試與藉由第二溫度所實施之上述半導體裝 置之測試。 7·如請求項1之半導體裝置之製造方法，其中包含下述之步 驟： 藉由處理器’將半導體裝置搭載於上述測試基板的步 驟； 藉由上述處理器，將每一片搭載有上述半導體裝置之 測試基板供給至上述檢查裝置之怪温槽的步驟；及 測試結束後，藉由上述處理器將根據測試結果所冷卻 之上述半導體裝置實施分類、收納的步驟。 8·如請求項7之半導體裝置之製造方法，其中 藉由上述處理器搭載於上述測試基板之半導體裝置， 97235.doc 200529337 於第一測試基板與第二測試基板種類不同。 9·如請求項1之半導體裝置之製造方法，其中 上述半導體裝置包含將邏輯或半導體記憶體等之複數 個半導體晶片收納於一個封包内的sip製品。 10· —種半導體装置之製造方法，其包含下述之步驟·· 將複數個半導體裝置搭載於複數個測試基板的步驟， 上述半導體裝置係將包含邏輯電路裝置或cpuw及記憶 體電路裝置之複數個半導體晶片收納於一個封包内者，· 以將上述複數個測試基板收納於恆溫槽之狀態，對於 上述複數個半導體裝置之各記憶體電路裝置，實施記憶 體測試的步驟。 11. 一種半導體裝置之製造方法，其包含下述之步驟： (a) 以將搭載有複數個半導體裝置之複數個測試基板導 入至怪溫槽而實施測試之狀態，取出測試結束之一片上 述測試基板的步驟； (b) 自所取出之上述測試基板，卸下上述複數個半導體 裝置的步驟； (c) 於已經卸下上述半導體裝置之上述測試基板上，搭 載實施測試之複數個半導體裝置的步驟； (d) 將搭載有上述複數個半導體裝置之上述測試基板導 入至上述恆溫槽，測試上述所導入之測試基板的步驟； 上述恒溫槽之第一槽道與第二槽道之溫度不同。 12· —種半導體裝置之製造方法，其包含下述之步驟·· (a)以將搭載有複數個半導體裝置之複數個測試基板導 97235.doc 200529337 入至恆溫槽而實施測試之狀態，藉由處理器而取出測試 結束之一片上述測試基板的步騾，· (b)自藉由上述處理器所取出之上述測試基板，卸下上 述複數個半導體裝置的步驟； (0藉由上述處理器，將根據測試結果所冷卻之上述半 導體裝置實施分類、收納的步驟； (d) 於已經卸下上述半導體裝置之上述測試基板上，由 上述處理器搭載實施測試之複數個半導體裝置的步驟； (e) 上述處理器將搭載有上述複數個半導體裝置之上述 測試基板導入至上述恆溫槽，測試上述所導入之測試基 板的步驟； 上述恆溫槽之第一槽道與第二槽道之溫度不同。 97235.doc