CN116068380A - 一种芯片封装测试方法及装置 - Google Patents
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Abstract
本发明实施例提供一种芯片封装测试方法及装置，涉及半导体制造领域。该方法应用于芯片封装测试装置。其中，该方法包括：获取N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据第一连接方式，确定N个跳线接脚与M个测试接口之间的第二连接方式；根据第二连接方式将N个跳线接脚与M个测试接口进行跳线连接；将测试机与M个测试接口中的一个或多个测试接口连接；利用测试机对安装在第一芯片安装区的待测试封装芯片进行测试。该方法能够提升芯片封装测试效率，降低成本。
Description
技术领域
本发明涉及半导体制造领域，具体而言，涉及一种芯片封装测试方法及装置。
背景技术
芯片封装技术是指将芯片包裹起来，避免芯片与外界接触，防止外界对芯片造成损害的一种工艺技术。随着工艺技术的飞速发展，电子产品始终在朝着更小、更轻、更便宜的方向发展，因此芯片元件的封装形式也不断得到改进。
在对芯片进行封装之后，为了筛出不合格的芯片，还需要对封装芯片进行测试，例如，芯片后测（Final Test，FT）。FT通常是芯片出货前的最后一道测试。其中，对封装芯片进行测试通常会用到负载板（Load board）。负载板是一种连接测试设备与被测器件的装置，主要应用在半导体制造后端的芯片封装后的良率测试，通过负载板的测试，可以剔出功能不良的芯片，避免后续电子产品因不良芯片产生报废。
现有技术中，对于不同的芯片的封装测试，需要定制不同的负载板，这导致芯片封装测试的效率较低且成本较高。
发明内容
有鉴于此，本发明的目的在于提供一种芯片封装测试方法及装置，能够提升芯片封装测试效率，降低成本。
为了实现上述目的，本发明实施例采用的技术方案如下：
第一方面，本发明提供一种芯片封装测试方法，应用于芯片封装测试装置，所述芯片封装测试装置包括负载板和测试机。其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数。其中，第一方面所述的芯片封装测试方法包括：获取所述N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据所述第一连接方式，确定所述N个跳线接脚与所述M个测试接口之间的第二连接方式；根据所述第二连接方式将所述N个跳线接脚与所述M个测试接口进行跳线连接；将所述测试机与所述M个测试接口中的一个或多个测试接口连接；利用所述测试机对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
在本发明的可选实施例中，所述待测试封装芯片包括K个引脚；其中，第一方面所述的芯片封装测试方法还包括：在将所述待测试封装芯片安装到所述第一芯片安装区时，将所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；其中，所述第二连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。
在本发明的可选实施例中，所述将所述测试机与所述M个测试接口中的一个或多个测试接口连接的步骤，包括：将所述测试机与所述K个测试接口连接。
在本发明的可选实施例中，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。
在本发明的可选实施例中，所述第一安装接脚的形状为平顶球状凸起；其中，第一方面所述的芯片封装测试方法还包括：在将所述待测试封装芯片安装至所述第一芯片安装区时，根据预设力度将所述待测试封装芯片向所述第一芯片安装区压紧。
在本发明的可选实施例中，第一方面所述的芯片封装测试方法还包括：在所述第一安装接脚的顶部设置一层导电胶。
在本发明的可选实施例中，所述负载板还包括第二芯片安装区，所述第二芯片安装区包括N个点阵分布的第二安装接脚，所述N个第二安装接脚与所述N个第一安装接脚一一对应连接，并且，所述第二安装接脚与所述第一安装接脚之间通过信号延迟电路连接。
在本发明的可选实施例中，第一方面所述的芯片封装测试方法还包括：将两块待测试封装芯片分别安装到所述第一芯片安装区和所述第二芯片安装区；其中，所述待测试封装芯片安装至所述第二芯片安装区的方式与安装至所述第一芯片安装区的方式相同；利用所述测试机对所述两块待测试封装芯片进行并行测试。
在本发明的可选实施例中，所述待测试封装芯片的封装方式包括如下任意一种：SOT（Small Outline Transistor，小外形晶体管）、SOIC（Small Outline IntegratedCircuit Package，小外形集成电路封装）、TSSOP（Thin Shrink Small Outline Package，薄的缩小型小尺寸封装）、QFN（quad flat non-leaded package，四侧无引脚扁平封装）、QFP（quad flat package，四侧引脚扁平封装）、BGA（Ball Grid Array，球状引脚栅格阵列封装）、CSP（Chip Scale Package，芯片级封装）。
第二方面，本发明提供一种芯片封装测试装置，包括负载板和测试机；其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数；其中，所述N个跳线接脚与所述M个测试接口之间通过跳线连接，并且，所述N个跳线接脚与所述M个测试接口之间的连接方式根据所述N个第一安装接脚与待测试封装芯片的引脚之间的连接方式确定；所述测试机与所述M个测试接口中的一个或多个测试接口连接，以及用于通过所述测试接口对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
在本发明的可选实施例中，所述待测试封装芯片包括K个引脚；当所述待测试封装芯片安装到所述第一芯片安装区时，所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；其中，所述N个跳线接脚与所述M个测试接口之间的连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。
在本发明的可选实施例中，所述测试机用于与所述K个测试接口连接。
在本发明的可选实施例中，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。
在本发明的可选实施例中，所述第一安装接脚的形状为平顶球状凸起；其中，在将所述待测试封装芯片安装至所述第一芯片安装区时，所述待测试封装芯片用于根据预设力度向所述第一芯片安装区压紧。
在本发明的可选实施例中，所述第一安装接脚的顶部设置有一层导电胶。
在本发明的可选实施例中，所述负载板还包括第二芯片安装区，所述第二芯片安装区包括N个点阵分布的第二安装接脚，所述N个第二安装接脚与所述N个第一安装接脚一一对应连接，并且，所述第二安装接脚与所述第一安装接脚之间通过信号延迟电路连接。
在本发明的可选实施例中，两块待测试封装芯片分别用于安装到所述第一芯片安装区和所述第二芯片安装区；其中，所述待测试封装芯片安装至所述第二芯片安装区的方式与安装至所述第一芯片安装区的方式相同；所述测试机用于对所述两块待测试封装芯片进行并行测试。
在本发明的可选实施例中，所述待测试封装芯片的封装方式包括如下任意一种：SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP。
在上述提供的芯片封装测试方法中，该方法应用于芯片封装测试装置，所述芯片封装测试装置包括负载板和测试机。可以理解，由于负载板中的第一芯片安装区的N个第一安装接脚为点阵分布形式，而不同的封装芯片的接脚通常也是点阵分布的，因此，该第一芯片安装区能够与多种不同的封装芯片适配。在此情况下，当利用该负载板对多种不同的封装芯片进行封装测试时，通过修改跳线连接区与测试信号接口区之间的跳线的连接方式，即可使得负载板能够对这多种不同的封装芯片进行封装测试，无需为了不同的封装芯片而重新设计不同的负载板。进而，本发明实施例提供的芯片封装测试方法能够提升芯片封装测试效率，并且降低测试成本。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举本发明实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例所提供的芯片封装测试装置的一种结构框图；
图2为本发明实施例提供的安装接脚与跳线接脚一一对应连接的一种示意图；
图3为本发明实施例提供的相对应的多个连接方式的一种示意图；
图4为本发明实施例提供的相对应的多个连接方式的另一种示意图；
图5为本发明实施例提供的引脚与第一安装接脚之间的一种配合示意图；
图6为本发明实施例提供的引脚与第一安装接脚之间的另一种配合示意图；
图7为本发明实施例提供的第一安装接脚的形状示意图；
图8为本发明实施例所提供的芯片封装测试装置的另一种结构框图；
图9为本发明实施例所提供的第二安装接脚与第一安装接脚之间的电路图；
图10为本发明实施例提供的一种测试机的结构框图；
图11为本发明实施例提供的芯片封装测试方法的一种流程图。
附图标记说明：100-芯片封装测试装置；110-负载板；111-第一芯片安装区；112-跳线连接区；113-测试信号接口区；114-第二芯片安装区；120-测试机；121-存储器；122-处理器；123-通信接口；200-待测试封装芯片。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
在本发明实施例的设计实现过程中，本发明的发明人发现：现有技术中，对于不同的封装芯片的测试，由于不同的封装芯片的接脚通常分布不同，因此，对于不同的封装芯片需要定制不同的负载板。并且，在有新设计芯片的测试需求时，只要芯片引脚的信号类型定义有变化就需重新定制负载板，而且在产品研发测试阶段，产品种类多。因此，导致了封装芯片的测试的周期变长、效率较低且成本较高。
为了解决上述现有技术中的问题，本发明实施例提出了一种技术方案，包括芯片封装测试方法及装置。在本方案中，该芯片封装测试方法应用于芯片封装测试装置，芯片封装测试装置包括负载板和测试机。其中，负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，第一芯片安装区包括N个点阵分布的第一安装接脚，跳线连接区包括N个跳线接脚，N个第一安装接脚与N个跳线接脚一一对应连接，测试信号接口区包括M个测试接口，N和M均为正整数。其中，所述芯片封装测试方法包括：获取N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；根据第一连接方式，确定N个跳线接脚与M个测试接口之间的第二连接方式；根据第二连接方式将N个跳线接脚与M个测试接口进行跳线连接；将测试机与M个测试接口中的一个或多个测试接口连接；利用测试机对安装在第一芯片安装区的待测试封装芯片进行测试。
可以理解，由于负载板中的第一芯片安装区的N个第一安装接脚为点阵分布形式，而不同的封装芯片的接脚通常也是点阵分布的，因此，该第一芯片安装区能够与多种不同的封装芯片适配。在此情况下，当利用该负载板对多种不同的封装芯片进行封装测试时，通过修改跳线连接区与测试信号接口区之间的跳线的连接方式，即可使得负载板能够对这多种不同的封装芯片进行封装测试，无需为了不同的封装芯片而重新设计不同的负载板。进而，本发明实施例提供的芯片封装测试方法能够提升芯片封装测试效率，并且降低测试成本。
首先，本发明实施例提供了一种芯片封装测试装置。请参考图1，为本发明实施例所提供的芯片封装测试装置的一种结构框图。该芯片封装测试装置100包括负载板110和测试机120。
其中，负载板110包括第一芯片安装区111、跳线连接区112以及测试信号接口区113。其中，第一芯片安装区111包括N个点阵分布的第一安装接脚。跳线连接区112包括N个跳线接脚。所述N个第一安装接脚与所述N个跳线接脚一一对应连接。
上述的点阵分布是指：多个对象（例如第一安装接脚）按照点阵的方式排列。具体来说，图2为本发明实施例提供的安装接脚与跳线接脚一一对应连接的一种示意图，如图2所示，N个第一安装接脚的点阵分布的形式为：N个第一安装接脚横竖排列，并且其中任一横排中任一相邻的两个第一安装接脚之间的距离为预设距离值，任一竖排中任一相邻的两个第一安装接脚之间的距离为预设距离值。
在一个实施例中，N个跳线接脚的分布形式与所述N个第一安装接脚的分布形式相同，也即如图2所示，N个跳线接脚可以按照点阵分布。
在一个实施例中，所述N个第一安装接脚与所述N个跳线接脚一一对应是指：相同坐标的第一安装接脚和跳线接脚对应。以第一安装接脚举例，所述坐标是指某个第一安装接脚相对于N个第一安装接脚中的参考第一安装接脚的位置关系。示例的，如图2中的N个第一安装接脚所示，假设N个第一安装接脚中的左上角（位于第一排第一列）的第一安装接脚为参考第一安装接脚，并且将该第一安装接脚的坐标记为（1，1）。那么，位于第一排第二列的第一安装接脚的坐标可以记为（1，2）。可以理解，跳线接脚的坐标表示方式可以与上述的第一安装接脚的坐标表示方式类似，在此不再赘述。在该实施例中，所述N个第一安装接脚与所述N个跳线接脚一一对应连接是指：相同坐标的第一安装接脚与跳线接脚连接。继续以图2举例，坐标为（1，1）的第一安装接脚与坐标为（1，1）的跳线接脚连接，坐标为（1，2）的第一安装接脚与坐标为（1，2）的跳线接脚连接，坐标为（1，3）的第一安装接脚与坐标为（1，3）的跳线接脚连接，以此类推，不再赘述。
继续参照图1，测试信号接口区113包括M个测试接口，N和M均为正整数。其中，N个跳线接脚与M个测试接口之间通过跳线连接。在一个实施例中，N≥M。示例的，当N=5×5时，M=2×5。
在一个实施例中，所述跳线连接区112与所述测试信号接口区113位于所述负载板110的同一个表面。如此一来，所述跳线连接区112中的跳线接脚可以与所述测试信号接口区113中的测试接口之间可以很方便地通过跳线连接。
在一个实施例中，如图1所示，所述第一芯片安装区111与所述跳线连接区112位于所述负载板110的同一个表面，例如，所述第一芯片安装区111与所述跳线连接区112均位于所述负载板110的正面。在另一个实施例中，所述第一芯片安装区111与所述跳线连接区112位于所述负载板110的不同表面，例如，所述第一芯片安装区111位于所述负载板110的正面，所述跳线连接区112位于所述负载板110的背面。这样可以使得一块负载板110上能够容纳更多和更大的电路，从而能够提升负载板110的利用率。
在一个实施例中，所述N个第一安装接脚与所述N个跳线接脚一一对应连接的方式包括：通过PCB（Printed Circuit Board，印制电路板）板内布线连接。
继续参照图1，N个跳线接脚与M个测试接口之间的连接方式根据N个第一安装接脚与待测试封装芯片200的引脚之间的连接方式确定。具体来说，N个第一安装接脚与待测试封装芯片200的引脚之间的连接方式可以记为第一连接方式。N个跳线接脚与M个测试接口之间的连接方式可以记为第二连接方式。换言之，第二连接方式根据第一连接方式确定。下面结合示例具体说明第二连接方式根据第一连接方式确定的方式。
在可选实施例中，待测试封装芯片200包括K个引脚，并且，当待测试封装芯片200安装到第一芯片安装区111时，所述K个引脚与N个第一安装接脚中的K个第一安装接脚连接（也即是第一连接方式）。根据所述第一连接方式，N个跳线接脚与M个测试接口之间的连接方式（也即是第二连接方式）包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚，与所述M个测试接口中的K个测试接口通过跳线连接。
示例的，图3为本发明实施例提供的相对应的多个连接方式的一种示意图，如图3所示（其中，K=8，N=5×5），待测试封装芯片200包括8个引脚，在待测试封装芯片200安装到第一芯片安装区111时，所述8个引脚与5×5个第一安装接脚中的8个第一安装接脚接触连接。并且，所述8个第一安装接脚与5×5个跳线接脚中的8个跳线接脚对应。进一步的，结合图3所示的示例，参照图4（其中，M=2×5），5×5个跳线接脚与2×5个测试接口之间的连接方式可以如图4所示。其中，5×5个跳线接脚中的8个跳线接脚与2×5个测试接口中的8个测试接口连接。这里的8个跳线接脚与8个测试接口连接的具体方式根据实际需求（例如，封装芯片引脚的定义以及测试程序的信号输入需求等）进行设置。例如，以8个跳线接脚中的坐标为（2，2）的跳线接脚与测试接口的连接举例，假设坐标为（2，2）的跳线接脚对应至封装芯片引脚的功能为信号输入口，而在2×5个测试接口中坐标为（1，1）的测试接口被设置为用于信号输入，那么可以将坐标为（2，2）的跳线接脚与坐标为（1，1）的测试接口进行跳线连接。其他8个跳线接脚与8个测试接口连接可以做类似参照，在此不再赘述。
继续参照图1，测试机120与M个测试接口中的一个或多个测试接口连接。其中，测试机120与M个测试接口中的一个或多个测试接口连接的方式包括：M个测试接口中的一个或多个测试接口与芯片封装测试装置100包括的协议端口（图1中未示出）连接，测试机120通过该协议端口与M个测试接口中的一个或多个测试接口连接。所述协议端口可以是基于各种常用协议实现的端口，在此不再赘述。
继续参照图1，测试机120还用于通过测试接口对安装在第一芯片安装区111的待测试封装芯片200进行测试。具体来说，测试机120进行测试的方式包括：通过测试接口向待测试封装芯片200发送测试信号，以及通过所述测试接口接收测试后的封装芯片反馈的测试结果信号，并且根据该结果信号确定所述封装芯片是否存在故障。可以理解，测试机120进行测试的方式可以根据封装芯片的类型进行具体设置，相关的设置方式可以参照现有的测试方式，在此不再具体说明。
继续参照图1，在可选实施例中，测试机120用于与所述K个测试接口连接。具体来说，K个测试接口与芯片封装测试装置100包括的协议端口（图1中未示出）连接，测试机120通过该协议端口与K个测试接口连接。可以理解，K通常小于M，从而以减少端口的引脚数量，简化端口的设计。
继续参照图1，在可选实施例中，K个引脚与K个第一安装接脚一一对应连接。其中，K个引脚与K个第一安装接脚一一对应连接的方式可以参照所述N个第一安装接脚与所述N个跳线接脚一一对应连接的方式，在此不再赘述。所述引脚与第一安装接脚之间的连接方式为接触连接。并且，所述引脚与第一安装接脚之间形状匹配。
其中，所述引脚与第一安装接脚之间形状匹配可以参照图5和图6所示，图5为本发明实施例提供的引脚与第一安装接脚之间的一种配合示意图，图6为本发明实施例提供的引脚与第一安装接脚之间的另一种配合示意图。换句话说，所述第一安装接脚的形状设计可以根据所述引脚的形状确定。例如图5，当所述引脚的接触面为平面时，所述第一安装接脚的接触面为平面。如图6所示，当所述引脚的接触面为凸面时，所述第一安装接脚的接触面为与所述凸面匹配的凹面。
在可选实施例中，如图5或图6所示，第一安装接脚的形状为平顶球状凸起。其中，在将待测试封装芯片200安装至第一芯片安装区111时，待测试封装芯片200用于根据预设力度向第一芯片安装区111压紧。
在可选实施例中，请参照图7，图7为本发明实施例提供的第一安装接脚的形状示意图。第一安装接脚的顶部设置有一层导电胶。在一个实施例中，所述导电胶的厚度的选择范围为[1毫米，2.5毫米]。
如图7所示，导电胶在固化后能够较为牢固地粘贴在第一安装接脚，不容易脱落。并且，导电胶相较于金属较为柔软以及能够较好的导通信号，从而可以避免第一安装接脚与待测试封装芯片200的引脚之间硬接触。以及，导电胶具有一定弹性，可以使得第一安装接脚与待测试封装芯片200的引脚之间贴合更加紧密。
请参照图8，图8为本发明实施例所提供的芯片封装测试装置的另一种结构框图。在可选实施例中，负载板110还包括第二芯片安装区114，第二芯片安装区114包括N个点阵分布的第二安装接脚，N个第二安装接脚与N个第一安装接脚一一对应连接。其中，N个第二安装接脚与N个第一安装接脚一一对应连接的方式，可以参照所述N个第一安装接脚与所述N个跳线接脚一一对应连接的方式，在此不再赘述。
在一个实施例中，如图9所示，图9为本发明实施例所提供的第二安装接脚与第一安装接脚之间的电路图，第二安装接脚与第一安装接脚之间通过信号延迟电路连接。信号延迟电路包括用于延迟信号的传输的电路，具体电路结构可以参照现有的信号延迟电路，在此不再赘述。
在可选实施例中，如图8所示，两块待测试封装芯片200分别用于安装到第一芯片安装区111和第二芯片安装区114。其中，待测试封装芯片200安装至第二芯片安装区114的方式与安装至第一芯片安装区111的方式相同。测试机120用于对两块待测试封装芯片200进行并行测试。
具体来说，测试机120可以通过测试接口向第一芯片安装区111和第二芯片安装区114发送测试信号。由于第二安装接脚与第一安装接脚之间通过信号延迟电路连接，因此，第二芯片安装区114接收到测试信号的时间相较于第一芯片安装区111更迟，也即是第一芯片安装区111和第二芯片安装区114在反馈测试结果信号时存在一个时间差，在收到第一芯片安装区111和第二芯片安装区114分别反馈的封装芯片的测试结果信号时，测试机120可以通过所述时间差区分两个测试结果信号，从而分别判断两块封装芯片的测试结果信号。换句话说，本发明实施例提供的芯片封装测试装置100可以并行地对两块（甚至多块）封装芯片进行测试，从而进一步提高测试效率，节省测试成本。
在可选实施例中，待测试封装芯片200的封装方式包括如下任意一种：SOT（SmallOutline Transistor，小外形晶体管）、SOIC（Small Outline Integrated CircuitPackage，小外形集成电路封装）、TSSOP（Thin Shrink Small Outline Package，薄的缩小型小尺寸封装）、QFN（quad flat non-leaded package，四侧无引脚扁平封装）、QFP（quadflat package，四侧引脚扁平封装）、BGA（Ball Grid Array，球状引脚栅格阵列封装）、CSP（Chip Scale Package，芯片级封装）。
可以理解，根据上述芯片封装测试装置100的说明，由于负载板110中的第一芯片安装区111的N个第一安装接脚为点阵分布形式，而不同的封装芯片的接脚通常也是点阵分布的，因此，该第一芯片安装区111能够与多种不同的封装芯片适配。在此情况下，当利用该负载板110对多种不同的封装芯片进行封装测试时，通过修改跳线连接区112与测试信号接口区113之间的跳线的连接方式，即可使得负载板110能够对这多种不同的封装芯片进行封装测试，无需为了不同的封装芯片而重新设计不同的负载板。进而，本发明实施例提供的芯片封装测试装置100能够提升芯片封装测试效率，并且降低测试成本。
请参照图10，图10为本发明实施例提供的一种测试机的结构框图。该测试机120包括存储器121、处理器122，该存储器121、处理器122可以与通信接口123之间直接地或间接地电性连接，以实现数据的传输以及交互。例如，这些元件相互之间可通过总线和/或信号线实现电性连接。
处理器122可以处理与芯片封装测试方法有关的信息和/或数据，以执行本发明描述的一个或多个功能。例如，处理器122可以：对安装在第一芯片安装区111的待测试封装芯片200进行测试，以提升芯片封装测试效率，降低成本。
其中，上述的存储器121可以包括但不限于：固态硬盘（Solid State Disk，SSD）、机械硬盘（Hard Disk Drive，HDD）、只读存储器（Read Only Memory，ROM），可编程只读存储器（Programmable Read-Only Memory，PROM），可擦除只读存储器（Erasable ProgrammableRead-Only Memory，EPROM），随机存取存储器（Random Access Memory，RAM），电可擦除只读存储器（Electric Erasable Programmable Read-Only Memory，EEPROM）等。
上述的处理器122可以包括但不限于：中央处理器（Central Processing Unit，CPU）、网络处理器（Network Processor，NP）等；还可以是但不限于：专用集成电路（Application Specific Integrated Circuit，ASIC）、数字信号处理器（Digital SignalProcessing，DSP）、现场可编程门阵列（Field－Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。因此，上述的处理器122可以是一种具有信号处理能力的集成电路芯片。
可以理解的是，图10所示的测试机120的结构仅为一种示意结构，该测试机120还可以包括比图10中所示的结构更多或者更少的组件或模块，或者具有与图10中所示的结构不同的配置或构造。并且，图10中所示的各组件可通过硬件、软件或两者的组合来实现。
此外，还应理解的是，根据实际应用时的需求的不同，本发明提供的测试机120可以采用不同的配置或构造。例如，本发明所提供的测试机120可以是具有通信、计算和存储功能的电子设备，例如单片机、FPGA电路以及电脑等。当本发明所提供的测试机120为具有通信、计算和存储功能的电子设备时，这些电子设备也可以：对安装在第一芯片安装区111的待测试封装芯片200进行测试，以提升芯片封装测试效率，降低成本。
下面，为了便于理解，本发明以下实施例将以图1或图8所示的芯片封装测试装置100为例，结合附图，对本发明实施例提供的芯片封装测试方法进行阐述。
请参照图11，图11示出了本发明实施例提供的芯片封装测试方法的一种流程图。该芯片封装测试方法可以应用于上述的芯片封装测试装置100。
上述芯片封装测试方法可以包括以下步骤S110~S150，下面分别说明。
S110，获取N个第一安装接脚与待测试封装芯片的引脚的第一连接方式。
示例的，第一连接方式包括：N个第一安装接脚中每个第一安装接脚与待测试封装芯片中对应的引脚的连接关系。具体示例可以参照上述图3以及相关说明。
S120，根据第一连接方式，确定N个跳线接脚与M个测试接口之间的第二连接方式。
示例的，第二连接方式包括：N个跳线接脚中每个跳线接脚与M个测试接口中的对应测试接口的连接关系。具体示例可以参照上述图4以及相关说明。
S130，根据第二连接方式将N个跳线接脚与M个测试接口进行跳线连接。
S140，将测试机与M个测试接口中的一个或多个测试接口连接。
S150，利用测试机对安装在第一芯片安装区的待测试封装芯片进行测试。
具体来说：
在可选实施例中，待测试封装芯片包括K个引脚。其中，所述芯片封装测试方法还包括：S160，在将待测试封装芯片安装到第一芯片安装区时，将K个引脚与N个第一安装接脚中的K个第一安装接脚连接。
其中，第二连接方式包括：N个跳线接脚中与K个第一安装接脚对应的K个跳线接脚与M个测试接口中的K个测试接口通过跳线连接。
在可选实施例中，S140，将测试机与M个测试接口中的一个或多个测试接口连接包括：将测试机与K个测试接口连接。
在可选实施例中，K个引脚与K个第一安装接脚一一对应连接，以及引脚与第一安装接脚之间的连接方式为接触连接，并且引脚与第一安装接脚之间形状匹配。
在可选实施例中，第一安装接脚的形状为平顶球状凸起。其中，所述芯片封装测试方法还包括：S170，在将待测试封装芯片安装至第一芯片安装区时，根据预设力度将待测试封装芯片向第一芯片安装区压紧。
在可选实施例中，所述芯片封装测试方法还包括：S180，在第一安装接脚的顶部设置一层导电胶。
在可选实施例中，负载板还包括第二芯片安装区，第二芯片安装区包括N个点阵分布的第二安装接脚，N个第二安装接脚与N个第一安装接脚一一对应连接，并且，第二安装接脚与第一安装接脚之间通过信号延迟电路连接。
在可选实施例中，所述芯片封装测试方法还包括：S190，将两块待测试封装芯片分别安装到第一芯片安装区和第二芯片安装区。其中，待测试封装芯片安装至第二芯片安装区的方式与安装至第一芯片安装区的方式相同。利用测试机对两块待测试封装芯片进行并行测试。
可以理解的是，步骤S110~S190的具体说明可以参照上述芯片封装测试装置100中的相关说明。
在可选实施例中，待测试封装芯片的封装方式包括如下任意一种：SOT（SmallOutline Transistor，小外形晶体管）、SOIC（Small Outline Integrated CircuitPackage，小外形集成电路封装）、TSSOP（Thin Shrink Small Outline Package，薄的缩小型小尺寸封装）、QFN（quad flat non-leaded package，四侧无引脚扁平封装）、QFP（quadflat package，四侧引脚扁平封装）、BGA（Ball Grid Array，球状引脚栅格阵列封装）、CSP（Chip Scale Package，芯片级封装）。
可以理解，根据上述的方法实施例，由于负载板中的第一芯片安装区的N个第一安装接脚为点阵分布形式，而不同的封装芯片的接脚通常也是点阵分布的，因此，该第一芯片安装区能够与多种不同的封装芯片适配。在此情况下，当利用该负载板对多种不同的封装芯片进行封装测试时，通过修改跳线连接区与测试信号接口区之间的跳线的连接方式，即可使得负载板能够对这多种不同的封装芯片进行封装测试，无需为了不同的封装芯片而重新设计不同的负载板。进而，本发明实施例提供的芯片封装测试方法能够提升芯片封装测试效率，并且降低测试成本。
基于上述方法实施例，本发明实施例还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述芯片封装测试方法。
具体地，该存储介质可以为通用的存储介质，如移动磁盘、硬盘等，该存储介质上的计算机程序被运行时，能够执行上述实施例中的芯片封装测试方法，从而解决“现有技术中，对于不同的封装芯片的测试，由于不同的封装芯片的接脚通常分布不同，因此，对于不同的封装芯片需要定制不同的负载板。并且，在有新设计芯片的测试需求时，只要芯片引脚的信号类型定义有变化就需重新定制负载板，而且在产品研发测试阶段，产品种类多。因此，导致了封装芯片的测试的周期变长、效率较低且成本较高”的问题，能够提升芯片封装测试效率，并且降低测试成本。
在本发明所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本发明各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本发明的实施例而已，并不用于限制本发明的保护范围，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种芯片封装测试方法，其特征在于，应用于芯片封装测试装置，所述芯片封装测试装置包括负载板和测试机；其中，所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数；
其中，所述芯片封装测试方法包括：
获取所述N个第一安装接脚与待测试封装芯片的引脚的第一连接方式；
根据所述第一连接方式，确定所述N个跳线接脚与所述M个测试接口之间的第二连接方式；
根据所述第二连接方式将所述N个跳线接脚与所述M个测试接口进行跳线连接；
将所述测试机与所述M个测试接口中的一个或多个测试接口连接；
利用所述测试机对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
2.根据权利要求1所述的芯片封装测试方法，其特征在于，所述待测试封装芯片包括K个引脚；
其中，所述芯片封装测试方法还包括：
在将所述待测试封装芯片安装到所述第一芯片安装区时，将所述K个引脚与所述N个第一安装接脚中的K个第一安装接脚连接；
其中，所述第二连接方式包括：所述N个跳线接脚中与所述K个第一安装接脚对应的K个跳线接脚与所述M个测试接口中的K个测试接口通过跳线连接。
3.根据权利要求2所述的芯片封装测试方法，其特征在于，所述将所述测试机与所述M个测试接口中的一个或多个测试接口连接的步骤，包括：
将所述测试机与所述K个测试接口连接。
4.根据权利要求2所述的芯片封装测试方法，其特征在于，所述K个引脚与所述K个第一安装接脚一一对应连接，以及所述引脚与所述第一安装接脚之间的连接方式为接触连接，并且所述引脚与所述第一安装接脚之间形状匹配。
5.根据权利要求4所述的芯片封装测试方法，其特征在于，所述第一安装接脚的形状为平顶球状凸起；
其中，所述芯片封装测试方法还包括：
在将所述待测试封装芯片安装至所述第一芯片安装区时，根据预设力度将所述待测试封装芯片向所述第一芯片安装区压紧。
6.根据权利要求5所述的芯片封装测试方法，其特征在于，所述芯片封装测试方法还包括：
在所述第一安装接脚的顶部设置一层导电胶。
7.根据权利要求1所述的芯片封装测试方法，其特征在于，所述负载板还包括第二芯片安装区，所述第二芯片安装区包括N个点阵分布的第二安装接脚，所述N个第二安装接脚与所述N个第一安装接脚一一对应连接，并且，所述第二安装接脚与所述第一安装接脚之间通过信号延迟电路连接。
8.根据权利要求7所述的芯片封装测试方法，其特征在于，所述芯片封装测试方法还包括：
将两块待测试封装芯片分别安装到所述第一芯片安装区和所述第二芯片安装区；其中，所述待测试封装芯片安装至所述第二芯片安装区的方式与安装至所述第一芯片安装区的方式相同；
利用所述测试机对所述两块待测试封装芯片进行并行测试。
9.根据权利要求1-8中任一项所述的芯片封装测试方法，其特征在于，所述待测试封装芯片的封装方式包括如下任意一种：SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP。
10.一种芯片封装测试装置，其特征在于，包括负载板和测试机；其中，
所述负载板包括第一芯片安装区、跳线连接区以及测试信号接口区，所述第一芯片安装区包括N个点阵分布的第一安装接脚，所述跳线连接区包括N个跳线接脚，所述N个第一安装接脚与所述N个跳线接脚一一对应连接，所述测试信号接口区包括M个测试接口，N和M均为正整数；
其中，所述N个跳线接脚与所述M个测试接口之间通过跳线连接，并且，所述N个跳线接脚与所述M个测试接口之间的连接方式根据所述N个第一安装接脚与待测试封装芯片的引脚之间的连接方式确定；
所述测试机与所述M个测试接口中的一个或多个测试接口连接，以及用于通过所述测试接口对安装在所述第一芯片安装区的所述待测试封装芯片进行测试。
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