JPH06222948A

JPH06222948A - 半導体集積回路装置

Info

Publication number: JPH06222948A
Application number: JP5031444A
Authority: JP
Inventors: Kimiharu Takeo; 公晴竹尾; Hitoshi Hisamatsu; 仁久松; Hidenori Kikuchi; 秀徳菊池; Tadashi Baba; 匡史馬場; Atsushi Kumada; 淳熊田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1993-01-27
Filing date: 1993-01-27
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】確実な特殊モードの設定を実現した半導体集
積回路装置を提供する。【構成】高電圧検出回路を２個設け、そのうちの一方
の高電圧検出信号を特殊モードの設定に用い、他の一方
を電圧変動による誤動作防止に用いる。【効果】特殊モードのときには２つの高電圧検出回路
のうちの一方が高電圧検出で他方が高電圧でないこと条
件にしているので、電源の変動による誤動作を防止する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば非公開にされる特殊モードを備えたダイ
ナミック型ＲＡＭ（ランダム・アクセス・メモリ）に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】所定の入力信号のレベルを電源電圧以上
の高電圧にし、ユーザーに公開されない試験機能を備え
たダイナミック型ＲＡＭがある。このようなダイナミッ
ク型ＲＡＭに関しては、例えば特開平１−２４５４９９
号公報がある。

【０００３】

【発明が解決しようとする課題】上記高電圧検出回路と
して、内部の電源電圧を基準にして入力端子から供給さ
れる信号レベルがそれより高い電圧にされたことを持っ
て高電圧検出動作を行う。この構成では、ユーザーの実
装ボード上において入力端子から供給される信号レベル
が通常のハイレベルであるときでも、ダイナミック型Ｒ
ＡＭの動作電圧が何らかの原因で低下すると、相対的に
入力端子から供給される信号レベルが高くなり、高電圧
検出回路が誤動作をしてしまうとう問題がある。上記の
公報では、ＷＣＢＲのような外部制御（クロック）との
組み合わせを条件にしているが、それでも上記論理条件
が成立したときに、内部電圧が低下すると非公開にされ
るべきテストモードに入ってしまうという問題が生じ
る。

【０００４】この発明の目的は、確実な特殊モードの設
定を実現した半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、高電圧検出回路を２個設
け、そのうちの一方の高電圧検出信号を特殊モードの設
定に用い、他の一方を電圧変動による誤動作防止に用い
る。

【０００６】

【作用】上記した手段によれば、特殊モードのときには
２つの高電圧検出回路のうちの一方が高電圧検出で他方
が高電圧でないこと条件にしているので、電源の変動に
よる誤動作を防止することができる。

【０００７】

【実施例】図１には、この発明に係る特殊モード設定回
路の一実施例の回路図が示されている。同図の各回路素
子は、それが搭載される半導体集積回路を構成する他の
回路素子とともに、単結晶シリコンのような１個の半導
体基板上に形成される。同図において、Ｐチャンネル型
ＭＯＳＦＥＴは、そのバックゲート部に矢印が付加され
ることによってＮチャンネル型ＭＯＳＦＥＴと区別され
る。

【０００８】この実施例は、ダイナミック型ＲＡＭの非
公開テストモード設定回路に向けられている。アドレス
端子Ａ０Ｔは、図外のアドレスバッファの入力端子に接
続されるとともに、高電圧（スーパーＶＣＣ）検出回路
の入力端子にも接続される。すなわち、電流制限用の抵
抗Ｒ１を対してダイオード形態にされたＮチャンネル型
ＭＯＳＦＥＴＱ１とＱ２を介して、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ４のソースとウェル（バックゲート）に接続
される。

【０００９】上記Ｐチャンネル型ＭＯＳＦＥＴＱ４には
Ｎチャンネル型ＭＯＳＦＥＴＱ５が接続され、これらの
ＭＯＳＦＥＴＱ４とＱ５のゲートには、内部電圧ＶＣＬ
が定常的に供給される。上記Ｐチャンネル型ＭＯＳＦＥ
ＴＱ４のソースには、ダイオード形態にされたＮチャン
ネル型ＭＯＳＦＥＴＱ３を介して内部電圧ＶＣＬが供給
される。

【００１０】通常の動作状態では、入力されるアドレス
信号に応じてアドレス端子Ａ０Ｔがハイレベル／ロウレ
ベルに変化させられる。このときには、ダイオード形態
のＭＯＳＦＥＴＱ３を通してＰチャンネル型ＭＯＳＦＥ
ＴＱ４のソースにバイアス電圧が供給される。それ故、
通常のハイレベルではダイオード形態のＭＯＳＦＥＴＱ
１とＱ２がオン状態になることはなく、Ｐチャンネル型
ＭＯＳＦＥＴＱ４にはＭＯＳＦＥＴＱ３のしきい値電圧
分だけ、ゲートとソース間に逆バイアスが与えられてお
りオフ状態にされている。

【００１１】Ｎチャンネル型ＭＯＳＦＥＴＱ５は、内部
電圧ＶＣＬにより定常的にオン状態になっており、ロウ
レベルの出力信号を形成する。このロウレベルの出力信
号は、Ｐチャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル
型ＭＯＳＦＥＴＱ７からなるＣＭＯＳインバータ回路に
入力され、ここでハイレベルの出力信号にされる。この
ＣＭＯＳインバータ回路の出力信号は、ＣＭＯＳインバ
ータ回路Ｎ１に入力されて反転される。

【００１２】インバータ回路Ｎ１の出力信号は、一方に
おいて遅延回路を構成する縦列形態のインバータ回路Ｎ
２，Ｎ３尾キャパシタＣとインバータ回路Ｎ５により遅
延された信号にされて、ナンドゲート回路Ｇ１の一方の
入力に供給される。上記インバータ回路Ｎ１の出力信号
は、他方においてナンド（ＮＡＮＤ）ゲート回路Ｇ１に
他方の入力に入力される。ナンドゲート回路Ｇ１は、両
入力信号がハイレベル（論理１）のときに、ロウレベル
の出力信号を形成する。それ故、上記のようにアドレス
端子Ａ０Ｔに高電圧が供給されない状態ではハイレベル
の出力信号を形成する。これにより、定常的に内部電圧
ＶＣＬのハイレベルが供給されているナンドゲート回路
Ｇ２を通して出力れる高電圧検出信号ＴＳＶ０Ｔはロウ
レベルにされている。

【００１３】アドレス端子Ａ０Ｔが内部電圧ＶＣＬに対
して、ＭＯＳＦＥＴＱ１とＱ２及びＱ４のしきい値電圧
以上に高くされると、これらのＭＯＳＦＥＴＱ１、Ｑ２
及びＱ４がオン状態にされる。これにより、ＭＯＳＦＥ
ＴＱ４とＱ５のコンダクタンス比に対応したハイレベル
の出力信号が形成される。ＭＯＳＦＥＴＱ５は、ＭＯＳ
ＦＥＴＱ４に比べてコンダクタンスが小さく設定されて
いるので、上記のような高電圧により、その出力レベル
はＣＭＯＳインバータ回路（Ｑ６とＱ７）の論理しきい
値電圧より高くされる。

【００１４】それ故、上記のような高電圧印加時にＣＭ
ＯＳインバータ回路（Ｑ６とＱ７）の出力信号がロウレ
ベルにされ、インバータ回路Ｎ１の出力信号がハイレベ
ルにされる。これにより、上記遅延回路の遅延時間以上
にわたってアドレス端子Ａ０Ｔから高電圧が供給され続
けられているときには、ナンドゲート回路Ｇ１の出力信
号がロウレベルとなり、これに応じてナンドゲート回路
Ｇ２から出力される高電圧検出信号ＴＳＶ０Ｔがハイレ
ベルにされる。

【００１５】上記の回路においては、アドレス端子Ａ０
Ｔが通常のハイレベルのときに、内部電圧ＶＣＬが電源
バンプ等に低下すると、相対的にレベル差が生じて上記
同様な高電圧検出信号を形成してしまうという問題があ
る。

【００１６】この実施例では、上記のような誤動作を防
止するために、上記と同じ高電圧検出回路を設け、それ
にアドレス端子Ａ１Ｔを割り当てる。そして、この高電
圧検出信号ＴＳＶ１Ｔをインバータ回路Ｎ７により反転
させ、それと上記高電圧検出信号ＴＳＶ０Ｔ及びＷＣＢ
Ｒによってロウレベルにされる動作モード信号ＬＦＢを
インバータ回路Ｎ８により反転させて、ナンドゲート回
路Ｇ４に供給する。

【００１７】ここで、ＷＣＢＲは、ダイナミック型ＲＡ
Ｍのロウアドレスストローブ信号ＲＡＳＢがロウレベル
にされる前に、カラムアドレスストローブ信号ＣＡＳＢ
とライトイネーブル信号ＷＥＢをロウレベルにするとい
うテストモードを意味するものである。

【００１８】この実施例では、安全性を高めるために上
記アドレス端子Ａ１Ｔがハイレベルで、かつアドレス端
子Ａ２Ｔをロウレベルにしたときに特殊モードに入るよ
うな条件を付加している。すなわち、アドレス端子Ａ１
Ｔのハイレベルと、アドレス端子Ａ２Ｔのロウレベルを
インバータ回路Ｎ６により反転させてナンドゲ回路Ｇ３
に供給し、その出力信号のロウレベルと上記ナンドゲー
ト回路Ｇ４のロウレベルの条件が成立したときに、非公
開にされるテストモード信号ＴＳＭＢを発生させる。

【００１９】この構成では、ＷＣＢＲのときに、内部電
圧ＶＣＬが低下するとアドレス端子Ａ０ＴとＡ１Ｔのレ
ベルが共に相対的に高くされることになるので、ナンド
ゲート回路Ｇ４に対してインバータ回路Ｎ７の出力信号
がロウレベルを供給する。これにより、ナンドゲート回
路Ｇ４がハイレベルのままなって上記非公開テストモー
ドになるのを防止するものである。

【００２０】また、アドレス端子Ａ１Ｔにロウレベルが
供給された状態で、上記内部電圧ＶＣＬが低下するとア
ドレス端子Ａ０Ｔのみが相対的にハイレベルにされてし
まいナンドゲート回路Ｇ４の出力信号がロウレベルにさ
れてしまう。しかし、アドレス端子Ａ１Ｔのロウレベル
により、ナンドゲート回路Ｇ３の出力がハイレベルにな
ってノア（ＮＯＲ）ゲート回路の出力をロウレベルに固
定するので、非公開テストモード信号ＴＳＭＢがハイレ
ベルのままにされる。

【００２１】言い換えるならば、非公開テストモードを
指示するテストモード信号ＴＳＭＢがロウレベルになる
のは、ＷＣＢＲのタイミングでアドレス端子Ａ０Ｔにの
み高電圧が供給され、かつアドレス端子Ａ１Ｔがハイレ
ベルでアドレス端子Ａ２Ｔがロウレベルに設定したとき
に限定され、電源電圧ＶＣＬの変動により誤動作するこ
とがない。

【００２２】図２には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術よって、単結晶シリコンのような１個の半導体基板
上において形成される。同図における各回路ブロック
は、実際の半導体チップにおける幾何学的な配置に合わ
せて描かれている。本願において、ＭＯＳＦＥＴは絶縁
ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で
用いている。

【００２３】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００２４】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００２５】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補ビット線（データ線又はディジット
線）が延長するよう配置される。メモリマット１は、セ
ンスアンプ２を中心にして左右に一対が配置される。セ
ンスアンプ２は、左右に配置される一対のメモリマット
１に対して共通に用いられるという、いわゆるシェアー
ドセンスアンプ方式とされる。

【００２６】上記４つに分割されたメモリアレイのう
ち、中央部側ににＹ選択回路５がそれぞれ設けられる。
Ｙ選択線はＹ選択回路５からそれに対応するメモリアレ
イの複数のメモリマット上を延長するよう延びて、各メ
モリマットのカラムスイッチ用ＭＯＳＦＥＴのゲートの
スイッチ制御を行う。

【００２７】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記チッ
プの横方向の中央部のうち、左側の部分にはＹアドレス
バッファ、Ｙ冗長回路及びＹアドレスドライバ（論理
段）とからなるＹ系回路１３と、ＣＡＳ系制御信号回路
１４及びテスト回路１５がそれぞれ設けられる。このテ
スト回路１５に上記図１の回路が含まれる。

【００２８】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００２９】ＲＡＳ系制御回路１１は、ロウアドレスス
トローブ信号ＲＡＳＢを受けてＸアドレスバッファを活
性化するために用いられる。Ｘアドレスバッファに取り
込まれたアドレス信号はＸ系の冗長回路に供給される。
ここで、記憶された不良アドレスとの比較が行われて、
冗長回路への切り換えることの有無が判定される。その
結果と上記アドレス信号とは、Ｘ系のプリデコーダに供
給される。ここで、プレデコード信号が形成され、各メ
モリアレイに対応して設けられるＸアドレスドライバを
介して、前記のようなメモリマットに対応して設けられ
るそれぞれのＸデコーダ３に供給される。

【００３０】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、上記ＲＡＳＢ信号とカラムアドレス
ストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥ
Ｂとの入力順序の判定から、テストモード（ＷＣＢ
Ｒ）、オートリフレッシュモード（ＣＢＲ）、セルフリ
フレッシュモード等の動作モードの識別が行われる。

【００３１】ＷＣＢＲによるテストモードのとき、テス
ト回路１５が活性化され、そのとき供給される図１のよ
うにアドレス信号を高電圧にし、それを前記図１の高電
圧検出回路により検出してテストモードが設定される。
このテストモードは、ユーザーに対して非公開にされる
テストモードにされる。この非公開にされるテストモー
ドの例としては、メモリセルのプレート電圧ストレスモ
ード、冗長回路非活性モード、内部電圧モニタモード、
デバイスパラレータ取得モード等である。上記のように
複数の特殊モードのうちの１つを指定するために、デー
タ端子から供給されるデータを利用することができる。

【００３２】ユーザーに公開されるテストモードは、特
に制限されないが、ＷＣＢＲによるテストモードのとき
に、通常レベルのアドレス信号又は入力データの組み合
わせにより行うようにされる。

【００３３】ＣＡＳ系の制御回路１４は、信号ＣＡＳＢ
を受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳＢのロウレベルへの変化に同期してＹア
ドレスバッファに取り込まれたアドレス信号は、Ｙ系の
冗長回路に供給される。ここで記憶された不良アドレス
との比較が行われて、冗長回路への切り換えの有無が判
定される。その結果と上記アドレス信号は、Ｙ系のプリ
デコーダに供給される。プリデコーダは、プレデコード
信号を形成する。このプリデコード信号は、４つからな
る各メモリアレイ対応して設けられるＹアドレスドライ
バを介して、それぞれのＹデコーダに供給される一方、
上記ＣＡＳ系制御回路１４は、前記のようにＲＡＳＢ信
号とＷＥＢ信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路１５を活性
化させる。

【００３４】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。

【００３５】この実施例では、昇圧電圧発生回路２１
は、前記セルフリフレッシュ用のリングオシレータによ
り形成された発振パルスを入力パルスとするチャージポ
ンプ回路により形成される。上記のようにリングオシレ
ータは、電源電圧の低下に対応して発振パルスの周波数
が低下してしまうのを補正するように、言い換えるなら
ば、発振パルスの周波数を高くするように動作するか
ら、電源電圧の低下に対応して昇圧電圧が低下してしま
うのを防ぐことができる。これにより、前記バッテリー
バックアップのように動作電圧が低くされても、メモリ
セルのフルライトに必要なワード線の選択電圧を得るこ
とができる。

【００３６】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００３７】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００３８】上記の他、電源電圧を受けて基板に供給す
べき負のバイアス電圧を形成する基板電圧発生回路１８
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ａ及びデータ出力バッファ回路１９及
びデータ入力バッファ回路２０が設けられる。上記同様
に４個のような少ない数からなるメインアンプ７を用い
つつ、各センスアンプ２からの増幅信号を短い信号伝播
経路によりメインアンプ７に伝えることができる。

【００３９】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。これら接地用パッドの
うち、ワード線のクリア、ワードドライバの非選択ワー
ド線のカップリングによる浮き上がり防止用のために特
に設けられるものや、センスアンプのコモンソース用と
して設けられたもの等のように主として電源インピーダ
ンスを下げる目的で設けられる。

【００４０】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００４１】アドレス入力用のパッドＡ０〜Ａ１１と、
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ及びＯＥＢのような制御信
号用のバッドは上記エリア９Ａ〜９Ｃに配置される。こ
の他にデータ入力用やデータ出力用のバッドやボンディ
ングマスター用、モニタ用及びモニタ用パッド制御のた
めに以下のパッドも設けられる。ボンディングマスター
用としてはスタティックカラムモードを指定するための
もの、ニブルモード及び×４ビット構成時のライトマス
ク機能を指定するためのものがある。モニタ用としては
内部電圧ＶＢＢ、ＶＣＨがある。

【００４２】ＶＣＨは上記内部電圧ＶＤＬを受けて約
５．３Ｖに昇圧されたワード線の選択レベル、シェアー
ドスイッチＭＯＳＦＥＴを選択するブースト電源電圧で
ある。ＶＢＢは−２Ｖのような基板バックバイアス電
圧、ＶＰＬはメモリセルのプレート電圧であり、前記の
ように誘電体膜のリーク電流の方向性に対応してビット
線のハイレベルとロウレベルの中点電位から偏倚して設
定されている。

【００４３】上記Ｘ系の選択動作により、各メモリブロ
ックでは１本ずつのワード線が選択される。すなわち、
各メモリブロックでは同図で斜線を付したような１つの
メモリマットと１つのセンスアンプが動作させられる。
このようなメモリブロックの分割とそれに対応したワー
ド線の選択動作及びセンスアンプの活性化により、特定
配線に大電流が集中して流れて比較的大きなレベルのノ
イズが発生することを防止できる。

【００４４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）高電圧検出回路を２個設け、そのうちの一方の
高電圧検出信号を特殊モードの設定に用い、他の一方を
電圧変動による誤動作防止に用い、特殊モードのときに
は２つの高電圧検出回路のうちの一方が高電圧検出で他
方が高電圧でないことを条件にすることによって電源の
変動による誤動作を防止することができるという効果が
得られる。

【００４５】（２）上記（１）により、テストモード
として、公開されるものと非公開にされるものとの区別
を確実に設定でき、ユーザーの実装基板上において非公
開テストモードに入ってしまい、記憶データが破壊され
てしまうというような重大なエラーの発生を防止するこ
とができるという効果が得られる。

【００４６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、高電
圧検出回路は、特定の入力端子の信号レベルと内部の電
源電圧レベルとの差が一定以上にされたことを検出する
ものであれば何であってもよい。特殊モードの設定にお
いて、他の制御信号とを組み合わせは種々の実施形態を
採ることができる。この発明は、ダイナミック型ＲＡＭ
の他、特殊モードを必要とする各種半導体集積回路装置
に広く利用できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、高電圧検出回路を２個設
け、そのうちの一方の高電圧検出信号を特殊モードの設
定に用い、他の一方を電圧変動による誤動作防止に用
い、特殊モードのときには２つの高電圧検出回路のうち
の一方が高電圧検出で他方が高電圧でないこと条件にす
ることによって電源の変動による誤動作を防止すること
ができる。

【図面の簡単な説明】

【図１】この発明に係る特殊モード設定回路の一実施例
を示す回路図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【符号の説明】

Ｒ１…抵抗、Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、Ｎ１〜Ｎ９…
インバータ回路、Ｇ１〜Ｇ４…ナンドゲート回路、Ｇ５
…ノアゲート回路。１…メモリマット、２…センスアンプ、３…Ｘデコー
ダ、４…マット制御信号発生回路、５…Ｙ選択回路、6
…ワードクリア回路、７…メインアンプ、８…内部降圧
回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッドエリ
ア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号回路、
１２…ＷＥ系信号制御回路、１３…Ｙ系回路、１４…Ｃ
ＡＳ系制御信号回路、１５…テスト回路、１８…基板電
圧発生回路、１９…データ出力バッファ回路、２０…デ
ータ入力バッファ回路、２１…昇圧電圧発生回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/82 27/04 Ｍ 8427−4Ｍ 27/108 7210−4ＭＨ０１Ｌ 27/10 ３２５Ｕ (72)発明者久松仁東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者菊池秀徳千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者馬場匡史千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者熊田淳千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】電源電圧と外部信号端子からそれぞれ供
給された高電圧との差電圧を検出する第１と第２の電圧
検出回路と、上記第１の電圧検出回路の高電圧検出信号
と、制御タイミング信号に基づいて形成された動作モー
ド信号とを組み合わせて特殊モード設定を行う制御回路
を備え、上記第２の電圧検出回路による高電圧検出信号
を用いて上記特殊モード設定への設定を禁止させる保護
機能を備えてなることを特徴とする半導体集積回路装
置。
【請求項２】上記特殊モードはユーザーに対して非公
開にされるダイナミック型ＲＡＭの評価を行うテストモ
ードであることを特徴とする請求項１の半導体集積回路
装置。