JPH08297997A - 半導体装置 - Google Patents

半導体装置

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JPH08297997A
JPH08297997A JP7102118A JP10211895A JPH08297997A JP H08297997 A JPH08297997 A JP H08297997A JP 7102118 A JP7102118 A JP 7102118A JP 10211895 A JP10211895 A JP 10211895A JP H08297997 A JPH08297997 A JP H08297997A
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Katsuhiro Suma
克博 須磨
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

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  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 【目的】 JEDEC で標準化されているマルチビットテス
トモードを単独で設定でき、JEDEC で標準化されていな
い特殊テストモードとこのマルチビットテストモードを
同時に設定できるようにして規格を満たすと共に規格外
の特殊テストのテスト時間の短縮を図る。 【構成】 制御信号/RAS,/CAS,/WE,アドレス信号A0,A1,
ロウアドレス信号/RA0,/RA1 を受けてタイミング検出信
号/TDA,TDB,TDCおよびテストグループ検出信号/TGA,/TG
B を出力する状態検出回路1610と、ロウアドレス信号/R
A0,/RA1,タイミング検出信号/TDA,TDB,TDCおよびテスト
グループ検出信号/TGA,/TGB を受けてこれに応じたマル
チビットテストモード設定信号TEおよびテストモード設
定信号TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,
TEST7 を出力するテストモード設定信号発生回路1620を
備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
に所定の試験を行うためのテストモードを備える半導体
装置に関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータやワーク
ステーションを始めさまざまな電気製品にマイコン、メ
モリ、ゲートアレイを始めとした種々の半導体装置が搭
載されている。これら半導体装置の多くは高集積化およ
び低消費電力化に適したMOS(MetalOxideSilicon)トラン
ジスタによって構成されている。このMOSトランジスタ
を含み、近年大容量化の進んだメモリの中にパーソナル
コンピュータやワークステーションのメインメモリとし
て使用されているDRAM(DynamicRandomAccessMemory)が
ある。このDRAMにおいては、さらなる低コスト化、高性
能化が要求されているが、高性能でかつ信頼性の高い製
品を提供するのにあたって各種の特性試験が複雑化し、
それに伴いテスト時間が長時間化して製品コストを押し
上げてしまうという問題点が浮かび上がってきた。
【０００３】この問題点を解決するために、早くからマ
イコンやゲートアレイなどのロジックデバイスではテス
トを容易に行うことができるように設計段階でテスト容
易化機能が取り入れられてきたが、半導体メモリにおい
てもこの問題点を解決するためにテスト容易化設計が必
要となってきた。この１つとしてDRAMのテスト時間短縮
に関してJEDEC(JointElectronDeviceEngineeringCounci
l)はデータを縮退してアクセス回数を少なくしてテスト
時間を短縮させる、つまりノーマルモードでは複数回の
アクセスが必要な複数メモリセルにテストモード下で同
じデータを１回のアクセスで書き込んで、チップ内部で
この複数のメモリセルに書き込まれたデータを読み出し
てこれらが一致しているか否かを示す信号を１回のアク
セスで出力するマルチビットテストを標準化している。
また、JEDECでは標準化されていない例えば特開平6-194
424号公報に記載された内部電位のモニタや、特開平5-2
42698号公報に記載された複数のインバータによるディ
レーチェーンのインバータの数を減らし、あるアクセス
パスを短絡させて高温時の状況を常温で実現させるテス
トモードや、基板バイアスを変えて不良を加速させるテ
ストモードなどの特殊テストモードを備えたDRAMも提案
されている。
【０００４】図２９は特開平5-242698号公報に開示され
たDRAMに搭載の従来のテストモード設定回路を含む回路
図であり、このテストモード設定回路においてはライト
イネーブル信号/WEおよびコラムアドレスストローブ信
号/CASを先にＬレベルに立ち下げてからロウアドレスス
トローブ信号/RASをＬレベルに立ち下げるWCBR(/WE,/CA
SBefore/RAS)タイミングとある特定の入力ピンへの電源
電位よりもさらに高い電位であるスーパーボルテージ入
力との組み合わせによりNAの出力がＬレベルとなり、NO
10,NO11,NO12,NO13のうちA1およびA2に基づく１つがＨ
レベルを出力し、フリップフロップ回路5,6,7,8はそれ
ぞれNO10,NO11,NO12,NO13からの出力を受け、リセット
信号RSTがＨレベルで特定の入力ピンにスーパーボルテ
ージが印加されないとき以外、つまりNO1の出力がＬレ
ベルのときは、NO10,NO11,NO12,NO13からの出力のうち
Ｈレベルとなった出力を受けるフリップフロップ回路が
対応したテストモード設定信号OPT1,OPT2,OPT3,OPT4を
Ｈレベルとし、これを保持する（その後対応するNO10,N
O11,NO12,NO13からの出力がＬレベルとなってもＨレベ
ルを出力し続ける）。また、リセット信号RSTがＨレベ
ルで特定の入力ピンにスーパーボルテージが印加されな
いとき、つまりNO1の出力がＨレベルのときは、OPT1,OP
T2,OPT3,OPT4はＬレベルにリセットされる。
【０００５】以上のように従来のテストモード設定回路
は、リセット信号RSTがＨレベルにされ特定の入力ピン
にスーパーボルテージが印加されなくなるまではOPT1,O
PT2,OPT3,OPT4は１度ＨレベルになるとＨレベルを保っ
たままＬレベルにリセットされず、従ってアドレス信号
A1,A2を変化させることで複数のOPT1,OPT2,OPT3,OPT4を
Ｈレベルとすることで複数のテストモードを同時に活性
化することができる。
【０００６】また、これ以外にも特開平6-222948号公報
に確実な特殊テストモードの設定を実現した半導体集積
回路が示されている。
【０００７】
【発明が解決しようとする課題】この図２９に示された
従来のテストモード設定発生回路では、JEDECで標準化
されているWCBRタイミングのみでマルチビットテストを
行うようにはなっておらず、また、このマルチビットテ
ストモードと特殊テストモードとを同時に活性化できる
ようにもなっていないので、マルチビットテストモード
を使用してテスト時間の短縮化が行えないという問題が
あった。
【０００８】また、テストモード設定信号OPT1,OPT2,OP
T3,OPT4をそれぞれ受けてテストモードに設定される図
示されていない各内部回路に、それぞれテストモード設
定信号OPT1,OPT2,OPT3,OPT4を伝達するための配線を延
在させなければならないので、例えば４本しか配線を延
在する領域がない場合はテストモードの数を４つよりも
増やすことができないという問題点があった。
【０００９】さらに、信号線がノイズを受けないように
この信号線の隣に電源電位が与えられる電源電位線や接
地電位が与えられる接地電位線などの電源線をシールド
線として設けている領域ではこれらの配線の占める領域
が大きくなり、テストモード設定信号を伝達するための
配線を延在させにくいという問題点もあった。
【００１０】この発明は上記した点に鑑みてなされたも
のであり、入力信号が規格化された所定の状態となると
マルチビットテストモードに設定されるとともに、入力
信号が規格化された所定の状態とは異なる所定の状態と
なると特殊テストモードに設定され、この特殊テストモ
ードが設定されるときもマルチビットテストモードが設
定可能な半導体装置を得ることを第１の目的としてい
る。
【００１１】また、テストモード設定信号を伝達する配
線の数をテストモードの数よりも少なくすることを第２
の目的としている。
【００１２】さらに、電源線をシールド線に設けなくて
も信号線がシールドされるようにすることを第３の目的
としている。
【００１３】
【課題を解決するための手段】請求項１に係る発明の半
導体装置は、第１の入力信号を受け、この第１の入力信
号の状態に応じた状態検出信号を出力する状態検出回路
と、状態検出信号を受け、第１の入力信号が第１の状態
であることをこの状態検出信号が示すと活性化レベルと
され、マルチビットテストモードの設定をおこなう第１
のテストモード設定信号と、第１の入力信号が第１の状
態と異なる第２の状態であることを状態検出信号が示す
と第２の入力信号に応じて活性化レベルとされる第２の
テストモード設定信号とを出力し、第１の入力信号が第
２の状態であることを状態検出信号が示し、第２の入力
信号が第３の状態であると第１のテストモード設定信号
および第２のテストモード設定信号を共に活性化レベル
とするテストモード設定信号発生回路とを有するテスト
モード設定回路を備えるものである。
【００１４】請求項２に係る発明の半導体装置は、請求
項１に係る発明の半導体装置において、第１の入力信号
を第１の信号、第２の信号および複数の制御信号を含む
ものとし、状態検出回路を、複数の制御信号が所定のタ
イミングで入力され、かつ第１の信号が通常使用される
Ｈレベルよりも高いスーパーＨレベルで、第２の信号が
通常使用されるＨレベルのときに状態検出信号を第１の
入力信号が第２の状態であることを示すものとしたもの
である。
【００１５】請求項３に係る発明の半導体装置は、請求
項２に係る半導体装置において、状態検出回路を、第１
の信号を受ける第１の信号ノードとスーパーＨレベル検
出信号が出力されるスーパーＨレベル検出信号出力ノー
ドとの間に接続され、第１の信号がスーパーＨレベルの
ときにＨレベルの電位をスーパーＨレベル検出信号出力
ノードに与えるプルアップ回路と、スーパーＨレベル検
出信号出力ノードと接地電位ノードとの間に接続され、
常時導通状態となっている負荷回路とを有するスーパー
Ｈレベル検出回路と、制御信号、スーパーＨレベル検出
信号および第２の信号に応じて状態検出信号を出力する
状態検出信号発生回路とを備えるものとし、第２の入力
信号を通常使用されるＨレベルおよびＬレベルを有する
複数の信号を含むものとしたものである。
【００１６】請求項４に係る発明の半導体装置は、請求
項１に係る発明の半導体装置において、第１の入力信号
を複数の制御信号および補助信号を含むものとし、状態
検出回路を、第１の入力信号が第２の状態のときのタイ
ミングで複数の制御信号が入力されると活性化レベルと
なるタイミング検出信号を出力するタイミング検出回路
と、補助信号に応じた検出補助信号を出力する検出補助
回路と、タイミング検出信号および検出補助信号を受け
て状態検出信号を出力し、第１の入力信号が第２の状態
のときの状態であることを検出補助信号が示し、かつタ
イミング検出信号が活性化レベルであると状態検出信号
を第１の入力信号が第２の状態であることを示すものと
する状態検出信号制御回路とを有するものとしたもので
ある。
【００１７】請求項５に係る発明の半導体装置は、半導
体チップに設けられ、この半導体チップに入力される入
力信号の状態に応じた複数のテストモードエンコード信
号を出力するエンコード信号発生回路と、半導体チップ
に設けられ、それぞれがエンコード信号発生回路からの
各テストモードエンコード信号を伝達し、少なくとも一
部が第１の方向に延びて配置される複数のエンコード信
号配線と、半導体チップのエンコード信号発生回路より
も第１の方向側に設けられ、複数のエンコード信号配線
からテストモードエンコード信号を受け、このテストモ
ードクロック信号の数よりも多く、テストモードエンコ
ード信号に応じた複数のテストモード設定信号を出力す
るテストモードデコード回路とを有するテストモード設
定回路、および半導体チップのエンコード信号発生回路
よりも第１の方向側に設けられ、テストモードデコード
回路からの各テストモード設定信号を受け、このテスト
モード設定信号に応じて所定のテスト動作を行う複数の
内部回路を備えるものである。
【００１８】請求項６に係る発明の半導体装置は、請求
項５に係る発明の半導体装置において、半導体チップの
一辺の中央に位置し、この一辺と隣り合った他辺方向に
延在するチップ中央帯に他辺方向に沿って配置される複
数のパッドをさらに設け、エンコード信号配線を、チッ
プ中央帯に設けたものである。
【００１９】請求項７に係る発明の半導体装置は、請求
項５または請求項６に係る発明の半導体装置において、
入力信号を第１の入力信号および第２の入力信号を含む
ものとし、テストモード設定回路を、第１の入力信号を
受けてこの第１の入力信号の状態に応じた状態検出信号
を出力する状態検出回路と、状態検出信号を受け、第１
の入力信号が第１の状態であることをこの状態検出信号
が示すと活性化レベルとされるマルチビットテストモー
ド設定信号を出力し、第１の入力信号が第１の状態と異
なる第２の状態であることを状態検出信号が示すと第２
の入力信号に応じた入力デコード信号をエンコード信号
発生回路に与えることで、テストモードデコード回路か
ら出力されるテストモード設定信号のうち少なくとも１
つを活性化レベルにさせ、第１の入力信号が第２の状態
であることを状態検出信号が示し、第２の入力信号が第
３の状態であるとマルチビットテストモード設定信号を
活性化レベルとすると共に第２の入力信号に応じた入力
デコード信号をエンコード信号発生回路に与えること
で、テストモードデコード回路から出力されるテストモ
ード設定信号のうち少なくとも１つを活性化レベルにさ
せる入力デコーダとをさらに有するものとしたものであ
る。
【００２０】請求項８に係る発明の半導体装置は、請求
項５または請求項６に係る発明の半導体装置において、
テストモード設定回路を、入力信号に応じた第１のテス
トモード設定信号および入力デコード信号を出力し、こ
の入力デコード信号をエンコード信号発生回路に与え、
入力信号が所定の状態のときに第１のテストモード設定
信号およびテストモードデコード回路から出力されるテ
ストモード設定信号のうち少なくとも１つを共に活性化
レベルにさせる入力デコーダをさらに有するものとした
ものである。
【００２１】請求項９に係る発明の半導体装置は、請求
項５または請求項６に係る発明の半導体装置において、
テストモードデコード回路を、複数のエンコード信号配
線からテストモードエンコード信号を受け、このテスト
モードエンコード信号に応じたテストモード設定信号を
出力する第１のローカルテストモードデコード回路と、
上記複数のエンコード信号配線からテストモードエンコ
ード信号を受け、このテストモードエンコード信号に応
じて上記エンコード信号配線よりも少ない数のテストモ
ード設定信号を出力し、このテストモード設定信号に対
応した内部回路よりも上記第１のローカルテストモード
デコード回路よりに設けられた第２のローカルテストモ
ードデコード回路を有するものとしたものである。
【００２２】請求項１０に係る発明の半導体装置は、請
求項５または請求項６に係る発明の半導体装置におい
て、テストモードデコード回路を複数のエンコード信号
配線からテストモードエンコード信号を受け、このテス
トモードエンコード信号に応じたテストモード設定信号
を出力する第１のローカルテストモードデコード回路
と、複数のエンコード信号配線からテストモードエンコ
ード信号を受け、このテストモードエンコード信号に応
じてエンコード信号配線以上のテストモード設定信号を
出力し、第１のローカルテストモードデコード回路より
もこのテストモード設定信号に対応した内部回路よりに
設けられた第２のローカルテストモードデコード回路と
を有するものとしたものである。
【００２３】請求項１１に係る発明の半導体装置は、入
力信号を受け、この入力信号に応じたテストモードクロ
ックを出力するテストモードクロック発生回路、テスト
モードクロックを伝達するテストモードクロック配線、
およびテストモードクロック配線と同じ配線層に形成さ
れ、テストモードクロック配線に少なくとも一部が隣接
かつ並行して設けられる信号線を備えるものである。
【００２４】請求項１２に係る発明の半導体装置は、請
求項１１に係る発明の半導体装置において、信号線を、
テストモードクロック配線に少なくとも一部が隣接かつ
並行して挟まれて設けられるものとしたものである。
【００２５】
【作用】請求項１に係る発明においては、テストモード
設定回路が、第２のテストモード設定信号が活性化され
ない第１の入力信号が第１の状態のときだけでなく、第
２のテストモード設定信号が活性化される第１の入力信
号が第２の状態のときでも第２の入力信号によってマル
チビットテストモードの設定をおこなう第１のテストモ
ード設定信号を活性化でき、第１および第２のテストモ
ード設定信号を共に活性化できるので、この第１および
第２のテストモード設定信号によりマルチビットテスト
モードと第２のテストモードとを共に設定することで第
２のテストモードに要するテスト時間を短縮することが
できる。
【００２６】請求項２に係る発明においては、請求項１
に係る発明の作用に加え、状態検出回路が、複数の制御
信号が所定のタイミングで入力され、かつ第１の信号が
通常使用されるＨレベルよりも高いスーパーＨレベル
で、第２の信号が通常使用されるＨレベルであるときに
第１の入力信号が第２のテストモードに設定可能となる
第２の状態であることを示す状態検出信号を出力するの
で、通常使用時に間違って第２のテストモードに設定さ
れることがなく、また、信号の入力レベルが高くなって
も、このときは大抵全ての信号のレベルが高くなってお
り、そのうち１つがスーパーＨレベルで１つが通常のＨ
レベルである確率は少ないので間違って第２のテストモ
ードに設定されることがない。
【００２７】請求項３に係る発明においては、請求項２
に係る発明の作用に加え、スーパーＨレベル検出回路が
常時導通状態となっている負荷回路を有する電力を消費
する構成となっていても、第１の入力信号の一部に対し
てこのスーパーＨレベル検出回路を設けるだけで、あと
は通常使用されるＨレベルおよびＬレベルを有する第２
の入力信号でテストモードの設定をしているので、各入
力信号に対してスーパーＨレベル検出回路を設けなくて
もよくなり、従って消費電力の増大を抑制できる。
【００２８】請求項４に係る発明においては、請求項１
に係る発明の作用に加え、状態検出信号を出力する状態
検出信号制御回路をタイミング検出信号および検出補助
信号を受けて状態検出信号を出力するようにしているの
で、検出補助信号が補助信号に応じた正常なレベルにな
ってからタイミング検出信号が活性化レベルになるよう
にすることで正確な状態検出信号を出力することができ
る。
【００２９】請求項５に係る発明においては、テストモ
ード設定信号を、このテストモード設定信号よりも少な
いテストモードエンコード信号にして少ないエンコード
信号配線で内部回路に伝達するので、少ない配線領域で
テストモード設定信号を伝達することができる。
【００３０】請求項６に係る発明においては、請求項５
に係る発明の作用に加え、少ない配線領域でテストモー
ド設定信号を伝達することができるので、複数のパッド
が配置されてチップ中央帯で配線を通す領域が狭い半導
体装置でもテストモード設定信号よりも少ないエンコー
ド信号配線によってテストモード設定信号を伝達するこ
とで多くのテストモードを設定可能にできる。
【００３１】請求項７に係る発明においては、請求項５
または請求項６に係る発明の作用に加え、テストモード
設定回路が、第１の入力信号が第１の状態のときだけで
なく、第２の状態のときでも第２の入力信号によってマ
ルチビットテストモード設定信号を活性化でき、マルチ
ビットテストモード設定信号と他のテストモード設定信
号を共に活性化できるので、これらのテストモード設定
信号によりマルチビットテストモードと他のテストモー
ドとを共に設定することで第２のテストモードに要する
テスト時間を短縮することができる。
【００３２】請求項８に係る発明においては、請求項５
または請求項６に係る発明の作用に加え、他のテストモ
ード設定信号と共に活性化される第１のテストモード設
定信号をエンコード信号発生回路に与えずにエンコード
しないので、第１のテストモード設定信号と他のテスト
モード設定信号を共に活性化させるエンコード信号の組
み合わせを与えておく必要がなくなり、限られたエンコ
ード信号配線でより多くのテストモード設定信号を伝達
できる。
【００３３】請求項９に係る発明においては、請求項５
または請求項６に係る発明の作用に加え、第１のローカ
ルテストモードデコード回路によりテストモードエンコ
ード信号がデコードされていくつかのテストモード設定
信号が出力され、第２のローカルテストモードデコード
回路が出力するテストモード設定信号の数がテストモー
ドエンコード信号よりも少なくなった場合に、第２のロ
ーカルテストモードデコード回路を第１のローカルテス
トモードデコード回路よりに設けて、テストモード設定
信号にデコードしてから内部回路に伝達しているので、
第２のローカルテストモードデコード回路から出力され
るテストモード設定信号よりも多くなったエンコード信
号配線をこのテストモード設定信号に対応した内部回路
まで延在させるよりも少ない配線でこのテストモード設
定信号を伝達できる。
【００３４】請求項１０に係る発明においては、請求項
５または請求項６に係る発明の作用に加え、第１のロー
カルテストモードデコード回路によりテストモードエン
コード信号がデコードされていくつかのテストモード設
定信号が出力されても、第２のローカルテストモードデ
コード回路が出力するテストモード設定信号の数がテス
トモードエンコード信号の数以上ある場合に、第２のロ
ーカルテストモードデコード回路を対応する内部回路よ
りに設けて、エンコード信号のまま内部回路に伝達して
いるので、第２のローカルテストモードデコード回路か
ら出力されるテストモード設定信号よりも少ないエンコ
ード信号配線がこのテストモード設定信号に対応した内
部回路の近くまで延在し、少ない配線でこのテストモー
ド設定信号を伝達できる。
【００３５】請求項１１に係る発明においては、信号線
に隣接かつ並行に通常は電位が固定されるテストモード
クロックを伝達するテストモードクロック配線を設けて
いるので、このテストモードクロック配線がシールド線
となり別にシールド線を設ける必要がなくなる。
【００３６】請求項１２に係る発明においては、請求項
１１に係る発明の作用に加え、信号線の両側に隣接して
テストモードクロック配線を設けているので、信号線の
両側共に別にシールド線を設ける必要がなくなる。
【００３７】
【実施例】
実施例１．以下にこの発明の実施例１であるDRAMについ
て、図１から図１３に基づいて説明する。図１はこのDR
AMの全体を示す簡略化されたブロック図であり、図にお
いて100は外部電源電位extVCCが与えられる電源電位ノ
ード100aから外部電源電位extVCCを受けて、この外部電
源電位extVCCよりも低い内部電源電位intVccを電源電位
ノード100cに供給する内部電源電位発生回路110と、内
部電源電位intVccを受けて駆動し、内部電源電位intVCC
よりも高い昇圧電位VPPを出力する昇圧電位発生回路120
と、内部電源電位intVCCを受けて(1/2)intVCCのセルプ
レート電位VCPを出力するセルプレート電位発生回路130
と、内部電源電位intVCCを受けて(1/2)intVCCのビット
線プリチャージ電位VBLを出力するビット線プリチャー
ジ電位発生回路140とを有する内部電位発生回路群であ
る。
【００３８】200は外部から与えられる外部ロウアドレ
スストローブ信号ext/RASを受け、内部回路のためのロ
ウアドレスストローブ信号/RASを出力する/RASバッフ
ァ、300はアドレス信号Ai (i=0,1,・・・,10)および/RASバ
ッファ200からのロウアドレスストローブ信号/RASを受
け、このロウアドレスストローブ信号/RASがＨレベルか
らＬレベルに変化するとアドレス信号Ai をロウアドレ
ス信号としてラッチし、内部回路のためのロウアドレス
信号RAi （アドレス信号Ai と同論理）および/RAi（ア
ドレス信号Ai と逆論理）を出力するロウアドレスバッ
ファ、400はロウアドレスバッファ300からのロウアドレ
ス信号RAi ,/RAi を受け、RA0,/RA0,RA1,/RA1に応じて
１つがＨレベルとなるロウプリデコード信号X0〜X3、RA
2,/RA2,RA3,/RA3に応じて１つがＨレベルとなるロウプ
リデコード信号X4〜X7、RA4,/RA4,RA5,/RA5に応じて１
つがＨレベルとなるロウプリデコード信号X8〜X11 、RA
6,/RA6,RA7,/RA7に応じて１つがＨレベルとなるロウプ
リデコード信号X12 〜X15 、RA8,/RA8〜RA10,/RA10に基
づき選択された８つがＨレベルとなるブロック選択信号
BSj (j=0,1,・・・,63)を出力するロウプリデコーダであ
る。
【００３９】500はメモリセルアレイで、複数行および
複数列に配置された4×220 個のメモリセル511aをそれ
ぞれが有する４つのメモリマットを有し、各メモリマッ
トはそれぞれが256×210 個のメモリセル511aを有する1
6個のメモリセルブロックに分割され、各メモリセルブ
ロックは複数行に配置され、それぞれが対応した行に配
置される210 個のメモリセルに接続される256本のワー
ド線511bと、複数列に配置され、それぞれが対応した列
に配置される256個のメモリセルに接続される210のビッ
ト線対511cとを有している。そして、各メモリセルブロ
ックはそれぞれが128ビット線対を有する8個の列ブロッ
クに分割されている。
【００４０】600はメモリセルブロックに対応して64個
のロウデコーダブロックに分割され、各ロウデコーダブ
ロックがロウプリデコーダ400からのロウプリデコード
信号X0〜X15 とロウデコーダブロックに対応したブロッ
ク選択信号BSj の１つを受け、選択されたロウデコーダ
ブロックに対応する256本のワード線のうちロウプリデ
コード信号X0〜X15 に応じた1本を昇圧電位VPPレベルに
するロウデコーダ、700は外部から与えられる外部コラ
ムアドレスストローブ信号ext/RASを受け、内部回路の
ためのコラムアドレスストローブ信号/CASを出力する/C
ASバッファ、800はアドレス信号Ai (i=0,1,・・・,10)およ
び/CASバッファ700からのコラムアドレスストローブ信
号/CASを受け、このコラムアドレスストローブ信号/CAS
がＨレベルからＬレベルに変化するとアドレス信号Ai
をコラムアドレス信号としてラッチし、内部回路のため
のコラムアドレス信号CAi （アドレス信号Ai と同論
理）および/CAi （アドレス信号Ai と逆論理）を出力す
るコラムアドレスバッファである。
【００４１】900はコラムアドレスバッファ800からのコ
ラムアドレス信号CAi ,/CAi を受け、CA0,/CA0,CA1,/CA
1に応じて１つがＨレベルとなるコラムプリデコード信
号Y0〜Y3、CA2,/CA2,CA3,/CA3に応じて１つがＨレベル
となるコラムプリデコード信号Y4〜Y7、CA4,/CA4,CA5,/
CA5に応じて１つがＨレベルとなるコラムプリデコード
信号Y8〜Y11 、CA6,/CA6〜CA10,/CA10に基づき選択され
た１つがＨレベルとなる列ブロック選択信号CBSk (k=0,
1,・・・,31)を出力するコラムプリデコーダである。
【００４２】1000は同じメモリマットに含まれる16のメ
モリセルブロックに共通して設けられるとともに、128
のビット線対を有する列ブロックに対応して分割される
32個のコラムデコーダブロックを有し、コラムプリデコ
ーダ900からのコラムプリデコード信号Y0〜Y11 および
列ブロック選択信号CBSk を受け、コラムプリデコード
信号Y0〜Y11 に応じて１つがＨレベルとなる列選択信号
CSLm (m=0,1,・・・,63)を出力してこの列選択信号CSLm に
基づき各メモリセルブロックで２対のビット線を選択
し、列ブロック選択信号CBSk に応じてブロック選択信
号BSj によって選択された８つのメモリセルブロックの
各列ブロックの中の列選択信号CSLm により選択された
２対のビット線から出力される合計128対のビット線か
ら読み出される128ビットのデータから4ビットを選択す
るためのデータ選択信号DSn (n=0,1,・・・,127)を出力す
るコラムデコーダである。
【００４３】1100はメモリセルブロックに対応してそれ
ぞれが512個のセンスアンプを含む68個のセンスアンプ
ブロックに分割され、68個のセンスアンプブロックのう
ち60個のセンスアンプブロックが２つのメモリセルブロ
ックの間に設けられて隣接した２つのメモリセルブロッ
クに対応して共有され、２つのセンスアンプブロックの
間に設けられた1つのメモリブロックがこの２つのセン
スアンプブロックに対応するセンスアンプ群、ビット線
を介して出力されるメモリセルのデータを出力したり、
メモリセルに書き込まれるデータをビット線に伝えるた
めのローカルI/O線およびグローバルI/O線を含むI/O回
路などの回路を有するメモリセルアレイ周辺回路群であ
る。
【００４４】1200は外部から与えられる外部ライトイネ
ーブル信号ext/WEを受け、内部回路のためのライトイネ
ーブル信号/WEを出力する/WEバッファ、1300は外部から
与えられる外部アウトプットイネーブル信号ext/OEを受
け、内部回路のためのライトイネーブル信号/OEを出力
する/OEバッファ、1400はロウアドレスストローブ信号/
RAS、コラムアドレスストローブ信号/CAS、ライトイネ
ーブル信号/WEおよびアウトプットイネーブル信号/OEを
受け、書き込みか読み出しかを示す書き込み／読み出し
制御信号WOを出力する書き込み／読み出し制御回路、15
00は書き込み／読み出し制御回路1400からの書き込み／
読み出し制御信号WOを受け、この信号WOが書き込みを示
すときは、外部から与えられる4ビットのデータＤｒ
（ｒ＝０，１，２，３）に応じたデータをメモリセルア
レイ周辺回路群１１００におけるI/O回路に与え、信号W
Oが読み出しを示すときは、メモリセルアレイ周辺回路
群1100におけるI/O回路から出力されるデータに応じた
データDr を外部に出力する入出力バッファである。
【００４５】1600はロウアドレスストローブ信号/RAS、
コラムアドレスストローブ信号/CAS、ライトイネーブル
信号/WE、アドレス信号A0,A1およびロウアドレス信号/R
A0,・・・,/RA6を受け、これらの入力信号に応じたテスト
モード設定信号TE,TEST1,TEST2,TEST3,TEST4,TEST5,TES
T6N,TEST6S,TEST7を出力するテストモード設定回路であ
る。
【００４６】次に図１に示されたDRAMの通常の読み出し
動作を図２に基づいて説明する。まず、読み出し動作中
は外部ライトイネーブル信号ext/WEはＨレベル、外部ア
ウトプットイネーブル信号ext/OEはＬレベルとされてい
るので、/WEバッファ1200および/OEバッファ1300からそ
れぞれ出力されるライトイネーブル信号/WEおよびアウ
トプットイネーブル信号/OEもそれぞれＨレベルおよび
Ｌレベルとされている。そして、ロウアドレスストロー
ブ信号/RASが図２の（ａ）に示すように時刻ｔ0 でＬレ
ベルに立ち下がる以前は、全てのワード線511bの電位WL
p が図２の（ｄ）に示すようにＬレベルにされ、全ての
ビット線対511cの電位BLq ,/BLq が図２の（ｅ）に示す
ようにビット線プリチャージ電位VBLにプリチャージさ
れ、全ての列選択信号CSLm が図２の（ｆ）に示すよう
にＬレベルにされ、出力データDrは図２の（ｇ）に示す
ようにハイインピーダンス（Hi-Z）状態となっている。
【００４７】そして、アドレス信号Ai が図２の（ｃ）
に示すようにロウアドレスにされてロウアドレスストロ
ーブ信号/RASが図２の（ａ）に示すように時刻ｔ0 でＬ
レベルに立ち下がるとこれを受けてロウアドレスバッフ
ァ300はアドレス信号Ai をロウアドレス信号RAi として
ラッチしてロウプリデコーダ400に与えるとともに、こ
の反転論理のロウアドレス信号/RAi もロウプリデコー
ダ400に与える。ロウプリデコーダ400はこのロウアドレ
ス信号RAi ,/RAi に応じたロウプリデコード信号X0,・・
・,X15およびブロック選択信号BSj をロウデコーダ600に
与える。ロウデコーダ600はブロック選択信号BSj によ
って選択されたロウデコーダブロックに対応したワード
線のうちロウプリデコード信号X0,・・・,X15に応じた１本
を図２の（ｄ）に示すように時刻ｔ1 で昇圧電位VPPレ
ベルに立ち上げる。
【００４８】すると、メモリセル511aにおけるキャパシ
タとビット線との間で電荷の授受が行われ、キャパシタ
にＬレベルのデータが記憶されていた場合は図２の
（ｅ）に示すようにビット線の電位がビット線プリチャ
ージ電位VBLからわずかに低下し、Ｈレベルのデータが
記憶されていた場合は図示していないが、ビット線の電
位がビット線プリチャージ電位VBLからわずかに上昇
し、ビット線プリチャージ電位VBLのままのビット線と
の間で、つまりビット線対に微小な電位差が生じる。そ
して、メモリセルアレイ周辺回路群1100におけるセンス
アンプがこのビット線対に生じた微小な電位差を検知増
幅し、図２の（ｅ）に示すように電位の低いほうのビッ
ト線の電位をＬレベルに、電位の高いほうのビット線の
電位をＨレベルにする。
【００４９】そして、アドレス信号Ai が図２の（ｃ）
に示すようにコラムアドレスにされてコラムアドレスス
トローブ信号/CASが図２の（ｂ）に示すように時刻ｔ2
でＬレベルに立ち下がると、これを受けてコラムアドレ
スバッファ800はアドレス信号Ai をコラムアドレス信号
CAi としてラッチしてコラムプリデコーダ900に与える
とともに、この反転論理のコラムアドレス信号/CAi も
コラムプリデコーダ900に与える。コラムプリデコーダ9
00はこのコラムアドレス信号CAi ,/CAi に応じたコラム
プリデコード信号Y0,・・・,Y11および列ブロック選択信号
CBSk をコラムデコーダ1000に与える。コラムデコーダ1
000は各列ブロックに対応した列選択信号CSLm のうちコ
ラムプリデコード信号Y0,・・・,Y11に応じた１つを図２の
（ｆ）に示すように時刻ｔ3 でＨレベルに立ち上げる。
【００５０】すると、ブロック選択信号BSj によって選
択された８つのメモリセルブロックの各列ブロックの中
の列選択信号CSLm により選択された２対のビット線か
ら出力される合計128対のビット線から読み出される128
ビットのデータがメモリセルアレイ周辺回路群1100にお
ける図示されていないI/O回路に出力され、このI/O回路
は128ビットのデータのうちデータ選択信号DSn に応じ
た4ビットを入出力バッファ1500に与え、この入出力バ
ッファ1500はこの4ビットのデータに応じたデータDr を
図２の（ｇ）に示すように時刻ｔ4 で出力する。
【００５１】図３は内部電源電位発生回路110を示す回
路図で、図において111は外部電源電位extVCCを受け
て、この外部電源電位extVCCによらない基準電位Vref
を出力する基準電位発生回路で、ｐチャネルＭＯＳトラ
ンジスタ111aと、ｎチャネルＭＯＳトランジスタ111b
と、抵抗素子111cと、ｐチャネルＭＯＳトランジスタ11
1dと、ｎチャネルＭＯＳトランジスタ111eと、ｐチャネ
ルＭＯＳトランジスタ111fと、抵抗素子111gとを有す
る。112はextVCCを受けて駆動し、基準電位発生回路111
からの基準電位Vref を受け、外部電源電位extVCCより
も低く、基準電位Vref に応じた内部電源電位intVCCを
内部電源電位ノード100cに供給するレギュレータで、半
導体チップの長辺方向の一方側（以下N(North)側と称
す）に配置され、差動増幅回路112aおよびｐチャネルＭ
ＯＳトランジスタ112bを有し、N側に位置する回路に内
部電源電位intVCCを供給している。113は外部電源電位
ノード100aと外部電源電位ノード100cとの間に接続さ
れ、テストモード設定信号TEST6Nを受け、このテストモ
ード設定信号TEST6NがＨレベルになると外部電源電位ノ
ード100aと内部電源電位ノード100cとをショートさせて
内部電源電位intVCCを高くしてこの内部電源電位intVCC
により駆動されている回路にストレスを与えるストレス
モード回路で、ｐチャネルＭＯＳトランジスタ113aおよ
びインバータ113bを有する。
【００５２】114はextVCCを受けて駆動し、基準電位発
生回路111からの基準電位Vref を受け、外部電源電位ex
tVCCよりも低く、基準電位Vref に応じた内部電源電位i
ntVCCを内部電源電位ノード100cに供給するレギュレー
タで、チップの長辺方向の他方側（以下S(South)側と称
す）に配置され、差動増幅回路114aおよびｐチャネルＭ
ＯＳトランジスタ114bを有し、S側に位置する回路に内
部電源電位intVCCを供給している。115は外部電源電位
ノード100aと外部電源電位ノード100cとの間に接続さ
れ、テストモード設定信号TEST6Sを受け、このテストモ
ード設定信号TEST6SがＨレベルになると外部電源電位ノ
ード100aと内部電源電位ノード100cとをショートさせて
内部電源電位intVCCにより駆動されている回路にストレ
スを与えるストレスモード回路で、ｐチャネルＭＯＳト
ランジスタ115aおよびインバータ115bを有する。
【００５３】図４はテストモード設定回路1600の構成を
示すブロック図で、図において1610はロウアドレススト
ローブ信号/RAS、コラムアドレスストローブ信号/CAS、
ライトイネーブル信号/WE、アドレス信号A0,A1およびロ
ウアドレス信号/RA0,/RA1を受け、ロウアドレスストロ
ーブ信号/RAS、コラムアドレスストローブ信号/CASおよ
びライトイネーブル信号/WEが、コラムアドレスストロ
ーブ信号/CASおよびライトイネーブル信号/WEを共にＬ
レベルにしてからロウアドレスストローブ信号/RASをＬ
レベルにするWCBRタイミングで入力され、アドレス信号
A0が通常使用されるＨレベルよりも高いスーパーＨレベ
ルで、アドレス信号A1が通常使用されるＨレベルのとき
にＬレベルとなるテストグループ検出信号/TGAと、ロウ
アドレスストローブ信号/RAS、コラムアドレスストロー
ブ信号/CASおよびライトイネーブル信号/WEがWCBRタイ
ミングで入力され、アドレス信号A0が通常使用されるＨ
レベルで、アドレス信号A1がスーパーＨレベルのときに
Ｌレベルとなるテストグループ検出信号/TGBを出力する
状態検出回路である。
【００５４】この状態検出回路1610はさらにロウアドレ
スストローブ信号/RAS、コラムアドレスストローブ信号
/CASおよびライトイネーブル信号/WEがWCBRタイミング
で入力されるとＬレベルにセットされ、ライトイネーブ
ル信号/WEをＨレベルにしたままコラムアドレスストロ
ーブ信号/CASをＬレベルにしてからロウアドレスストロ
ーブ信号/RASをＬレベルにするCBR(/CASBefore/RAS)リ
フレッシュタイミングで入力された後、またはコラムア
ドレスストローブ信号/CASおよびライトイネーブル信号
/WEを共にＨレベルとしたままロウアドレスストローブ
信号/RASをＬレベルにするROR(/RASOnlyRefresh)タイミ
ングで入力された後、ロウアドレスストローブ信号/RAS
のＨレベルへの立ち上がりに基づきＨレベルにリセット
されるタイミング検出信号/TDAと、ロウアドレスストロ
ーブ信号/RAS、コラムアドレスストローブ信号/CASおよ
びライトイネーブル信号/WEがWCBRタイミングで入力さ
れると、所定時間経過してから所定期間Ｈレベルとなる
タイミング検出信号TDBと、ロウアドレスストローブ信
号/RAS、コラムアドレスストローブ信号/CASおよびライ
トイネーブル信号/WEがWCBRタイミングで入力された
後、ロウアドレスストローブ信号/RASがＨレベルへ立ち
上がるとＨレベルにセットされ、ロウアドレスストロー
ブ信号/RAS、コラムアドレスストローブ信号/CASおよび
ライトイネーブル信号/WEがCBRリフレッシュタイミング
またはRORタイミングで入力された後、ロウアドレスス
トローブ信号/RASがＨレベルへ立ち上がるとＬレベルに
リセットされるタイミング検出信号TDCとを出力する。
【００５５】そして、この状態検出回路1610はロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CASおよびライトイネーブル信号/WEの３つの制御信
号を受け、この制御信号のタイミングに応じたタイミン
グ検出信号/TDA,TDBおよびTDCを出力するタイミング検
出回路1611（図５）を有する。
【００５６】さらに、この状態検出回路1610はタイミン
グ検出信号/TDA,TDB,TDC、アドレス信号A0,A1およびロ
ウアドレス信号/RA0,/RA1を受け、ロウアドレスストロ
ーブ信号/RAS、コラムアドレスストローブ信号/CASおよ
びライトイネーブル信号/WEがWCBRタイミングで入力さ
れ、かつアドレス信号A0が通常のＨレベルより高いスー
パーＨレベルにされてアドレス信号A1が通常のＨレベル
にされると、タイミング検知信号TDCのＨレベルへの立
ち上がりに応じてＬレベルにされるテストグループ検出
信号/TGA、およびロウアドレスストローブ信号/RAS、コ
ラムアドレスストローブ信号/CASおよびライトイネーブ
ル信号/WEがWCBRタイミングで入力され、かつアドレス
信号A0が通常のＨレベルにされてアドレス信号A1がスー
パーＨレベルにされると、タイミング検知信号TDCのＨ
レベルへの立ち上がりに応じてＬレベルにされるテスト
グループ検出信号/TGBとを出力するテストグループ検出
回路1612（図６）を有する。
【００５７】1620は状態検出回路1610からのタイミング
検出信号/TDA,TDB、テストグループ検出信号/TGA,/TGB
およびロウアドレスバッファ300からのロウアドレス信
号/RA2,・・・,/RA6を受け、ロウアドレスストローブ信号/
RAS、コラムアドレスストローブ信号/CASおよびライト
イネーブル信号/WEがWCBRタイミングで入力されると、
アドレス信号A0,A1のうちの一方がスーパーＨレベルで
他方が通常のＨレベルになっていなければ、タイミング
検出信号TDCの立ち上がりに応じてＨレベルにされるマ
ルチビットテストモード設定信号TEと、ロウアドレスス
トローブ信号/RAS、コラムアドレスストローブ信号/CAS
およびライトイネーブル信号/WEがWCBRタイミングで入
力され、アドレス信号A0,A1のうちの一方がスーパーＨ
レベルで他方が通常のＨレベルにされると、ロウアドレ
ス信号/RA2,・・・,/RA6に応じたものがＨレベルとなる特
殊テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST
5,TEST6N,TEST6S,TEST7とを出力し、ロウアドレススト
ローブ信号/RAS、コラムアドレスストローブ信号/CASお
よびライトイネーブル信号/WEがWCBRタイミングで入力
され、アドレス信号A0,A1のうちの一方がスーパーＨレ
ベルで他方が通常のＨレベルにされ、ロウアドレス信号
/RA6がＬレベルにされると、マルチビットテストモード
設定信号TEがＨレベルにすると共に特殊テストモード設
定信号TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,
TEST7のうちロウアドレス信号/RA2,・・・,/RA5に応じたも
のをＨレベルにするテストモード設定信号発生回路（図
７）である。
【００５８】図５は状態検出回路1610におけるタイミン
グ検出回路1611の具体的回路図で、1611aはロウアドレ
スストローブ信号/RASの遅延信号D/RASを出力する遅延
回路、1611bはロウアドレスストローブ信号/RASがＬレ
ベルに立ち下がってから、遅延信号D/RASがロウアドレ
スストローブ信号/RASから遅れてＨレベルに立ち上がる
までＬレベルとなるクロックトインバータ制御信号CLC
およびこの反転信号/CLCを出力し、ロウアドレスストロ
ーブ信号/RASおよびこの遅延信号D/RASが共にＨレベル
になると出力をＬレベルにするNAND回路1611ba、インバ
ータ1611bbおよび1611bcを有するクロックトインバータ
制御回路、1611cはライトイネーブル信号/WE、クロック
トインバータ制御信号CLCおよび/CLCを受け、ライトイ
ネーブル信号/WEが先にＬレベルとなって、ロウアドレ
スストローブ信号/RASがＬレベルになるとＬレベルとな
るWBR(/WEBefore/RAS)検出信号/WBRを出力するWBR検出
回路で、クロックトインバータ1611ca、インバータ1611
cbおよびクロックトインバータ1611ccを有し、クロック
トインバータ制御信号CLCおよび/CLCがそれぞれＨレベ
ルおよびＬレベルのときは、WBR検出信号/WBRをライト
イネーブル信号/WEと同論理とし、クロックトインバー
タ制御信号CLCおよび/CLCがそれぞれＬレベルおよびＨ
レベルになると、その時点でのWBR検出信号/WBRを保持
する。
【００５９】1611dはコラムアドレスストローブ信号/CA
S、クロックトインバータ制御信号CLCおよび/CLCを受
け、コラムアドレスストローブ信号/CASが先にＬレベル
となって、ロウアドレスストローブ信号/RASがＬレベル
になるとＬレベルとなるCBR(/CASBefore/RAS)検出信号/
CBRを出力するCBR検出回路で、クロックトインバータ16
11da、インバータ1611dbおよびクロックトインバータ16
11dcを有し、クロックトインバータ制御信号CLCおよび/
CLCがそれぞれＨレベルおよびＬレベルのときは、CBR検
出信号/CBRをライトイネーブル信号/WEと同論理とし、
クロックトインバータ制御信号CLCおよび/CLCがそれぞ
れＬレベルおよびＨレベルになると、その時点でのCBR
検出信号/CBRを保持する。
【００６０】1611eはロウアドレスストローブ信号/RA
S、この遅延信号D/RAS、WBR検出信号/WBRおよびCBR検出
信号/CBRを受け、WBR検出信号/WBRおよびCBR検出信号/C
BRがＬレベル、つまりロウアドレスストローブ信号/RA
S、コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEがWCBRタイミングで入力されると、遅
延信号D/RASがロウアドレスストローブ信号/RASに続い
てＬレベルになったのに応じてＨレベルにセットされ、
ロウアドレスストローブ信号/RASがＨレベルに立ち上が
るとＬレベルにリセットされるWCBRタイミング検出信号
WCBRを出力するWCBRタイミング検出回路で、ロウアドレ
スストローブ信号/RASおよびこの遅延信号D/RASが共に
Ｌレベルのときに出力をＨレベルにするNOR回路1611ea
と、インバータ1611ebと、NAND回路1611ecと、NOR回路1
611edとを有する。
【００６１】1611fは、ロウアドレスストローブ信号/RA
S、この遅延信号D/RAS、コラムアドレスストローブ信号
/CAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、
ロウアドレスストローブ信号/RAS、コラムアドレススト
ローブ信号/CASおよびライトイネーブル信号/WEがCBRリ
フレッシュタイミングで入力されてWBR検出信号/WBRが
ＨレベルかつCBR検出信号/CBRがＬレベルになるか、ま
たはロウアドレスストローブ信号/RASおよびコラムアド
レスストローブ信号/CASがRORタイミングで入力される
と、ロウアドレスストローブ信号/RASがＨレベルに立ち
上がってから所定期間Ｌレベルとなるリセットタイミン
グ検出信号/RSTを出力するリセットタイミング検出回路
である。
【００６２】このリセットタイミング検出回路1611f
は、ロウアドレスストローブ信号/RAS、この遅延信号D/
RAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、
ロウアドレスストローブ信号/RAS、コラムアドレススト
ローブ信号/CASおよびライトイネーブル信号/WEがCBRリ
フレッシュタイミングで入力されてWBR検出信号/WBRが
ＨレベルかつCBR検出信号/CBRがＬレベルになると、ロ
ウアドレスストローブ信号/RASがＨレベルに立ち上がっ
てから所定期間ＨレベルになるCBRリフレッシュタイミ
ング検出信号CBRRを出力し、インバータ1611ga、NOR回
路1611gb、インバータ1611gc、NOR回路1611gd、NOR回路
1611ge、NOR回路1611geとでフリップフロップ回路を構
成するNOR回路1611gfおよびNOR回路1611ggを有するCBR
リフレッシュタイミング検出回路1611gを有する。
【００６３】さらに、リセットタイミング検出回路1611
fは、ロウアドレスストローブ信号/RAS、この遅延信号D
/RASおよびコラムアドレスストローブ信号/CASを受け、
ロウアドレスストローブ信号/RASおよびコラムアドレス
ストローブ信号/CASがRORタイミングで入力されると、
ロウアドレスストローブ信号/RASがＨレベルに立ち上が
ってから所定期間ＨレベルになるRORタイミング検出信
号RORを出力し、インバータ1611ha、NAND回路1611hb、N
OR回路1611hc、NOR回路1611hd、NOR回路1611hdとでフリ
ップフロップ回路を構成するNOR回路1611he、インバー
タ1611hfおよびNOR回路1611hgを有するRORリフレッシュ
タイミング検出回路1611hと、CBRリフレッシュタイミン
グ検出信号CBRRおよびRORタイミング検出信号RORを受け
てリセットタイミング検出信号/RSTを出力し、CBRリフ
レッシュタイミング検出信号CBRRおよびRORタイミング
検出信号RORのうち少なくとも一方がＨレベルであると
リセットタイミング検出信号/RSTをＬレベルとするNOR
回路1611faとを有する。
【００６４】1611iはWCBRタイミング検出信号WCBRおよ
びリセットタイミング検出信号/RSTを受け、タイミング
検出信号TDAを出力し、ロウアドレスストローブ信号/RA
S、コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEがWCBRタイミングで入力されてWCBRタ
イミング検出信号WCBRがＨレベルでリセットタイミング
検出信号/RSTがＨレベルとなると、タイミング検出信号
TDAをＨレベルにセットし、ロウアドレスストローブ信
号/RAS、コラムアドレスストローブ信号/CASおよびライ
トイネーブル信号/WEがCBRリフレッシュタイミングまた
はRORタイミングで入力されて、ロウアドレスストロー
ブ信号/RASのＨレベルへの立ち上がりでWCBRタイミング
検出信号WCBRがＬレベルでリセットタイミング検出信号
/RSTがＬレベルとなると、タイミング検出信号TDAをＬ
レベルにリセットし、インバータ1611ia、NAND回路1611
ibおよびNAND回路1611ibとでフリップフロップ回路を構
成するNAND回路1611icを有するセット／リセット回路で
ある。
【００６５】1611jはタイミング検出信号TDA、クロック
トインバータ制御信号CLCおよび/CLCを受けてタイミン
グ検出ラッチ信号LTDAを出力し、クロックトインバータ
制御信号CLCおよび/CLCがそれぞれＨレベルおよびＬレ
ベルのときは、タイミング検出ラッチ信号LTDAをタイミ
ング検出信号TDAと同論理とし、クロックトインバータ
制御信号CLCおよび/CLCがそれぞれＬレベルおよびＨレ
ベルになると、その時点でのタイミング検出ラッチ信号
LTDAを保持するタイミング検出信号ラッチ回路で、クロ
ックトインバータ1611ja、インバータ1611jbおよびクロ
ックトインバータ1611jcを有している。
【００６６】1611kはロウアドレスストローブ信号/RAS
を受け、このロウアドレスストローブ信号/RASがＬレベ
ルに立ち下がってから所定時間経過後、所定期間だけＬ
レベルに立ち下がるパルス信号PLSを出力するパルス発
生回路で、遅延回路1611ka、インバータ1611kb、遅延回
路1611kcおよびNAND回路1611kdを有する。
【００６７】1611mはタイミング検出信号TDAタイミング
検出ラッチ信号LTDAおよびパルス信号PLSを受け、タイ
ミング検出信号TDAを反転したタイミング検出信号/TDA
と、タイミング検出信号TDAがＨレベル、パルス信号PLS
がＬレベル、タイミング検出ラッチ信号LTDAがＬレベル
であるとＨレベルとなるタイミング検出信号TDBと、タ
イミング検出ラッチ信号LTDAと同論理のタイミング検出
信号TDCとを出力するタイミング検出信号発生回路で、
インバータ1611ma,1611mb、NAND回路1611mc、インバー
タ1611md,1611meおよび1611mfとを有する。
【００６８】従って、タイミング検出信号/TDAはロウア
ドレスストローブ信号/RAS、コラムアドレスストローブ
信号/CASおよびライトイネーブル信号/WEがWCBRのタイ
ミングで入力されるとＬレベルにセットされ、CBRリフ
レッシュタイミングまたはRORタイミングで入力される
とロウアドレスストローブ信号/RASのＨレベルへの立ち
上がりに応じてＨレベルにリセットされ、タイミング検
出信号TDBはロウアドレスストローブ信号/RAS、コラム
アドレスストローブ信号/CASおよびライトイネーブル信
号/WEがWCBRタイミングで入力されると、ロウアドレス
ストローブ信号/RASがＬレベルに立ち下がってから所定
時間経過後に所定期間だけＨレベルとなり、タイミング
検出信号TDCはロウアドレスストローブ信号/RAS、コラ
ムアドレスストローブ信号/CASおよびライトイネーブル
信号/WEがWCBRタイミングで入力されると、ロウアドレ
スストローブ信号/RASのＨレベルへの立ち上がりに基づ
いてＨレベルとなり、CBRリフレッシュタイミングまた
はRORタイミングで入力されると、ロウアドレスストロ
ーブ信号/RASのＨレベルへの立ち上がりに基づいてＬレ
ベルとなる。
【００６９】図６は状態検出回路1610におけるテストグ
ループ検出回路1612の具体的回路図で、1612aはスーパ
ーＨレベル検出回路で、アドレス信号A0を受けるアドレ
スピン1612aaとスーパーＨレベル検出信号SD0 が出力さ
れるスーパーＨレベル検出信号出力ノード1612abとの間
に接続され、それぞれがしきい値電圧Vthをもち、ゲー
トとドレインが接続され、アドレスピン1612aaとスーパ
ーＨレベル検出信号出力ノード1612abとの間に直列に接
続される３つのｎチャネルＭＯＳトランジスタ1612ac,1
612adおよび1612aeを有し、アドレス信号A0が外部電源
電位extVCCよりも高いスーパーＨレベル(intVCC+3Vthよ
りも高いレベル)のときにスーパーＨレベル検出信号出
力ノード1612abにＨレベルの電位（内部電源電位intVCC
以上の電位であるA0-3Vth）を与えるプルアップ回路161
2afと、スーパーＨレベル検出信号出力ノード1612abと
接地電位ノード100bとの間に接続され、ゲートが内部電
源電位ノード100cに接続されるｎチャネルＭＯＳトラン
ジスタ1612agを含み、常時導通状態となっている負荷回
路1612ahとを有し、アドレス信号A0がスーパーＨレベル
のときはスーパーＨレベル検出信号SD0 をＨレベルにす
る。
【００７０】ｎチャネルＭＯＳトランジスタ1612agはア
ドレス信号A0がintVCC+3Vth（スーパーＨレベルに含ま
れる）のときスーパーＨレベル検出信号SD0 がintV
CC（内部のＨレベル）となるようにアドレスピン1612aa
からプルアップ回路1612afを介してスーパーＨレベル検
出信号出力ノード1612abに供給される電流に比べてスー
パーＨレベル検出信号出力ノード1612abから負荷回路16
12ahを介して接地電位ノード100bに流れる電流が無視で
きるくらいに小さくするため、チャネル幅Wとチャネル
長Lとの比W/Lをプルアップ回路1612afにおけるｎチャネ
ルＭＯＳトランジスタ1612ac,1612adおよび1612aeのチ
ャネル幅とチャネル長の比にくらべて十分に小さくして
いる。また、ｎチャネルＭＯＳトランジスタ1612agは常
時導通状態とされているのでこのスーパーＨレベル検出
回路1612aはアドレス信号A0が3Vthを越えるとアドレス
ピン1612aaから接地電位ノード100bに電流が流れて電力
を消費する。
【００７１】1612bはスーパーＨレベル検出回路1612aと
同様に構成され、アドレスピン1612baに与えられるアド
レス信号A1がスーパーＨレベルであるとＨレベルとなる
スーパーＨレベル検出信号SD1 を出力するスーパーＨレ
ベル検出回路で、ｎチャネルＭＯＳトランジスタ1612b
c,1612bdおよび1612beを有するプルアップ回路1612bf
と、ｎチャネルＭＯＳトランジスタ1612bgを有する負荷
回路1612bhとを有する。
【００７２】1612cはタイミング検出信号/TDA,TDB,TD
C、スーパーＨレベル検出信号SD0,SD1およびロウアドレ
ス信号RA0,RA1 を受け、アドレス信号A0がスーパーＨレ
ベル（以下Ｓレベルと称す）、A1が通常のＨレベルにさ
れて、Ｓレベル検出信号SD0,SD1 ロウアドレス信号/RA0
および/RA1がそれぞれＨレベル、Ｌレベル、Ｌレベルお
よびＬレベルとなり、ロウアドレスストローブ信号/RA
S、コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEがWCBRタイミングで入力されて、タイ
ミング検出信号TDBが所定期間Ｈレベルとなり、/TDAが
Ｌレベルとなり、TDCがＨレベルとなるとＬレベルとな
るテストグループ検出信号/TGAおよびアドレス信号A0が
Ｈレベル、A1がＳレベルにされて、Ｓレベル検出信号SD
0,SD1 ロウアドレス信号/RA0および/RA1がそれぞれＬレ
ベル、Ｈレベル、ＬレベルおよびＬレベルとなり、ロウ
アドレスストローブ信号/RAS、コラムアドレスストロー
ブ信号/CASおよびライトイネーブル信号/WEがWCBRタイ
ミングで入力されて、タイミング検出信号TDBが所定期
間Ｈレベルとなり、/TDAがＬレベルとなり、TDCがＨレ
ベルとなるとＬレベルとなるテストグループ検出信号/T
GBを出力するテストグループ検出信号発生回路である。
【００７３】このテストグループ検出信号発生回路1612
cはスーパーＨレベル検出信号SD0,SD1 、ロウアドレス
信号/RA0および/RA1を受けてアドレス信号A0およびA1に
応じたテストグループ検出補助信号SV0,HV0,SV1,HV1 を
出力するテストグループ検出補助回路1612caと、テスト
グループ検出補助信号SV0,HV0,SV1,HV1 およびタイミン
グ検出信号TDCを受けてテストグループ検出信号/TGAお
よび/TGBを出力するテストグループ検出信号制御回路16
12cbとを有している。そして、テストグループ検出補助
回路1612caはインバータ1612cc、クロックトインバータ
1612cd、NOR回路1612ce、インバータ1612cf、NOR回路16
12cg、クロックトインバータ1612ch、NOR回路1612ci、
インバータ1612cj、クロックトインバータ1612ck、NOR
回路1612cm、インバータ1612cn、NOR回路1612cp、クロ
ックトインバータ1612cq、NOR回路1612crおよびインバ
ータ1612csを有し、アドレス信号A0およびA1がそれぞれ
ＳレベルおよびＨレベルとされ、ロウアドレスストロー
ブ信号/RAS、コラムアドレスストローブ信号/CASおよび
ライトイネーブル信号/WEがWCBRタイミングで入力され
たとき、テストグループ検出補助信号SV0,HV0,SV1 およ
びHV1 をそれぞれＨレベル、Ｌレベル、Ｌレベルおよび
Ｈレベルとし、アドレス信号A0およびA1がそれぞれＨレ
ベルおよびＳレベルのときテストグループ検出補助信号
SV0,HV0,SV1 およびHV1 をそれぞれＬレベル、Ｈレベ
ル、ＨレベルおよびＬレベルとする。
【００７４】また、テストグループ検出信号制御回路16
12cbは、NAND回路1612ctおよび1612cuを有し、テストグ
ループ検出補助信号SV0,HV0,SV1 およびHV1 が、アドレ
ス信号A0およびA1がそれぞれＳレベルおよびＨレベルと
され、ロウアドレスストローブ信号/RAS、コラムアドレ
スストローブ信号/CASおよびライトイネーブル信号/WE
がWCBRタイミングで入力されたことを示すＨレベル、Ｌ
レベル、ＬレベルおよびＨレベルになって、かつタイミ
ング検出信号TDCがＨレベルであるとテストグループ検
出信号/TGAおよび/TGBをそれぞれアドレス信号A0および
A1がそれぞれＳレベルおよびＨレベルとされ、ロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CASおよびライトイネーブル信号/WEがWCBRタイミン
グで入力されたことを示すＬレベルおよびＨレベルと
し、テストグループ検出補助信号SV0,HV0,SV1 およびHV
1 が、アドレス信号A0およびA1がそれぞれＨレベルおよ
びＳレベルとされ、ロウアドレスストローブ信号/RAS、
コラムアドレスストローブ信号/CASおよびライトイネー
ブル信号/WEがWCBRタイミングで入力されたことを示す
Ｌレベル、Ｈレベル、ＨレベルおよびＬレベルになっ
て、かつタイミング検出信号TDCがＨレベルであるとテ
ストグループ検出信号/TGAおよび/TGBをそれぞれアドレ
ス信号A0およびA1がそれぞれＨレベルおよびＬレベルと
され、ロウアドレスストローブ信号/RAS、コラムアドレ
スストローブ信号/CASおよびライトイネーブル信号/WE
がWCBRタイミングで入力されたことを示すＨレベルおよ
びＬレベルとする。
【００７５】図７は図４に示されたテストモード設定信
号発生回路1620を示すブロック図であり、図７において
1621はタイミング検出信号/TDA,TDBおよびロウアドレス
信号/RA2,・・・,/RA6を受け、ロウアドレスストローブ信
号/RAS、コラムアドレスストローブ信号/CASおよびライ
トイネーブル信号/WEがWCBRタイミングで入力され、タ
イミング検出信号/TDAがＬレベルとなり、タイミング検
出信号TDBが所定期間Ｈレベルになっている間にロウア
ドレス信号/RA2,・・・,/RA6を取り込んでこのロウアドレ
ス信号/RA2,・・・,/RA6と論理が反転したアドレスキー信
号AK2,・・・,AK6および同論理のアドレスキー信号/AK2,・・
・,/AK6を出力し、タイミング検出信号TDBがＬレベルに
なるとロウアドレスストローブ信号/RAS、コラムアドレ
スストローブ信号/CASおよびライトイネーブル信号/WE
がCBRリフレッシュタイミングまたはRORタイミングのリ
セットタイミングで入力されてタイミング検出信号/TDA
がＨレベルに立ち上がるまではこのアドレスキー信号AK
2,・・・,AK6,/AK2,・・・,/AK6を保持するアドレスキーラッ
チ回路（図８）である。
【００７６】1622はアドレスキー信号AK2,・・・,AK6,/A
K2,・・・,/AK6を受けてこれらの論理積であるアドレスキ
ープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3,/AK2
・/AK3,AK4 ・AK5,AK4 ・/AK5,/AK4・AK5,/AK4・/AK5 を出力
するアドレスキープリデコーダ（図９）、1623はアドレ
スキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3,
/AK2・/AK3,AK4 ・AK5,AK4 ・/AK5,/AK4・AK5,/AK4・/AK5 、
アドレスキー信号AK6 、テストグループ検出信号/TGA,/
TGBおよびタイミング検出信号TDCを受け、これらの信号
に応じたアドレスキーデコード信号AKD0,・・・,AKD7を出
力するアドレスキーメインデコーダ（図１０）、1624は
アドレスキーデコード信号AKD0,・・・,AKD7を受け、この
アドレスキーデコード信号AKD0,・・・,AKD7に応じたテス
トモード設定信号TE,TEST1,TEST2,TEST3,TEST4,TEST5,T
EST6N,TEST6S,TEST7を出力するバッファ（図１１）であ
る。
【００７７】図８はアドレスキーラッチ回路1621を示す
具体的回路図で、アドレスキーラッチ回路1621はインバ
ータ1621aと、クロックトインバータ1621ba、NOR回路16
21bb、NOR回路1621bbとでラッチ回路を構成するインバ
ータ1621bc、およびインバータ1621bdを有する部分ラッ
チ回路1621bと、クロックトインバータ1621ca、NOR回路
1621cb、NOR回路1621cbとでラッチ回路を構成するイン
バータ1621cc、およびインバータ1621cdを有する部分ラ
ッチ回路1621cと、クロックトインバータ1621da、NOR回
路1621db、NOR回路1621dbとでラッチ回路を構成するイ
ンバータ1621dc、およびインバータ1621ddを有する部分
ラッチ回路1621dと、クロックトインバータ1621ea、NOR
回路1621eb、NOR回路1621ebとでラッチ回路を構成する
インバータ1621ec、およびインバータ1621edを有する部
分ラッチ回路1621eと、クロックトインバータ1621fa、N
OR回路1621fb、NOR回路1621fbとでラッチ回路を構成す
るインバータ1621fc、およびインバータ1621fdを有する
部分ラッチ回路1621fとを有する。
【００７８】図９はアドレスキープリデコーダ1622を示
す具体的回路図で、このアドレスキープリデコーダ1622
はNOR回路1622a,1622b,1622c,1622d,1622e,1622f,1622
g,1622hを有する。このように２相のアドレスキー信号A
Ki および/AKi をラッチしておくことで、NOR回路１つ
だけで１つのアドレスキープリデコード信号を出力でき
る。図１０はアドレスキーメインデコーダ1623を示す具
体的回路図で、このアドレスキーメインデコーダ1623は
タイミング検出信号TDC、テストグループ検出信号/TGA,
/TGBおよびアドレスキー信号AK6 を受け、アドレスキー
デコード信号AKD0を出力する部分デコーダ1623aと、ア
ドレスキープリデコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/
AK5,AK2 ・/AK3,/AK4・AK5 およびテストグループ検出信
号/TGAを受け、アドレスキープリデコード信号AK2 ・A
K3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5にそれぞれ
対応したアドレスキーデコード信号AKD6,AKD4,AKD7,AKD
3,AKD5を出力する部分デコーダ1623bと、アドレスキー
プリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3および
テストグループ検出信号/TGBを受けてアドレスキーデコ
ード信号AKD1,AKD2を出力する部分デコーダ1623cとを有
する。
【００７９】そして、部分デコーダ1623aはインバータ1
623aa、NAND回路1623ab、NOR回路1623ac、インバータ16
23ad、NAND回路1623ae、NAND回路1623afおよびNAND回路
1623agを有し、アドレス信号A0およびA1の一方がＳレベ
ルで他方がＨレベルのとき以外で、ロウアドレスストロ
ーブ信号/RAS、コラムアドレスストローブ信号/CASおよ
びライトイネーブル信号/WEがWCBRのタイミング（JEDEC
標準のマルチビットテストモードセットタイミング）で
入力されてテストグループ検出信号/TGA,/TGBが共にＨ
レベルとされ、タイミング検出信号TDCがＨレベルにさ
れるとき、またはアドレス信号A0およびA1の一方がＳレ
ベルで他方がＨレベルにされてロウアドレスストローブ
信号/RAS、コラムアドレスストローブ信号/CASおよびラ
イトイネーブル信号/WEがWCBRのタイミング（特殊テス
トモードセットタイミング）で入力されて、このときに
アドレス信号A6としてＨレベルが与えられ、テストグル
ープ検出信号/TGA,/TGBのうち一方がＬレベルとされ、
アドレスキー信号AK6 がＨレベルとされタイミング検出
信号TDCがＨレベルにされるときに、アドレスキーデコ
ード信号AKD0をＨレベルとする。
【００８０】部分デコーダ1623bはインバータ1623ba,16
23bb,1623bc,1623bd,1623beおよびNOR回路1623bf,1623b
g,1623bh,1623bi,1623bjを有し、アドレス信号A0および
A1がそれぞれＳレベルおよびＨレベルにされてロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CASおよびライトイネーブル信号/WEがWCBRのタイミ
ング（特殊テストモードセットタイミング）で入力さ
れ、テストグループ検出信号/TGAがＬレベルとされる
と、アドレスキーデコード信号AKD6,AKD4,AKD7,AKD3,AK
D5のうち、５つのアドレスキープリデコード信号AK2 ・A
K3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5の中のアド
レス信号A2,・・・,A5に応じてＨレベルとなったアドレス
キープリデコード信号に対応したものをＨレベルにす
る。
【００８１】部分デコーダ1623cはNOR回路1623ca,1623c
b,1623cc,1623cdを有し、アドレス信号A0およびA1がそ
れぞれＨレベルおよびＳレベルにされてロウアドレスス
トローブ信号/RAS、コラムアドレスストローブ信号/CAS
およびライトイネーブル信号/WEがWCBRのタイミング
（特殊テストモードセットタイミング）で入力され、テ
ストグループ検出信号/TGBがＬレベルとされると、この
ときに与えられていたアドレス信号A2およびA3が共にＨ
レベルでアドレスキープリデコード信号AK2 ・AK3,AK2 ・
/AK3,/AK2・AK3がそれぞれＨレベル、Ｌレベル、Ｌレベ
ルであるとアドレスキーデコード信号AKD1およびAKD2を
共にＨレベルとし、アドレス信号A2およびA3がそれぞれ
ＨレベルおよびＬレベルでアドレスキープリデコード信
号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3がそれぞれＬレベル、
Ｈレベル、Ｌレベルであるとアドレスキーデコード信号
AKD1およびAKD2をそれぞれＨレベルおよびＬレベルと
し、アドレス信号A2およびA3がそれぞれＬレベルおよび
Ｈレベルでアドレスキープリデコード信号AK2 ・AK3,AK
2 ・/AK3,/AK2・AK3がそれぞれＬレベル、Ｌレベル、Ｈレ
ベルであるとアドレスキーデコード信号AKD1およびAKD2
をそれぞれＬレベルおよびＨレベルとし、アドレス信号
A2およびA3が共にＬレベルでアドレスキープリデコード
信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3が共にＬレベルであ
るとアドレスキーデコード信号AKD1およびAKD2を共にＬ
レベルとする。
【００８２】図１１はバッファ1624を示す具体的回路図
であり、このバッファ1624はインバータ1624aと、この
インバータ1624aよりも電流駆動能力の大きいインバー
タ1624bと、インバータ1624cと、このインバータ1624c
よりも電流駆動能力の大きいインバータ1624dと、イン
バータ1624eと、このインバータ1624eよりも電流駆動能
力の大きいインバータ1624fと、インバータ1624gと、こ
のインバータ1624gよりも電流駆動能力の大きいインバ
ータ1624hと、インバータ1624iと、このインバータ1624
iよりも電流駆動能力の大きいインバータ1624jと、イン
バータ1624kと、このインバータ1624kよりも電流駆動能
力の大きいインバータ1624mと、インバータ1624nと、こ
のインバータ1624nよりも電流駆動能力の大きいインバ
ータ1624pおよび1624qと、インバータ1624rと、このイ
ンバータ1624rよりも電流駆動能力の大きいインバータ1
624sとを有する。このように後段のインバータほど電流
駆動能力を大きくすることで、テストモード設定信号T
E,TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST
7を伝達する配線を素早く充放電できる。
【００８３】図１２はこのDRAMの半導体チップ上のレイ
アウトを示す簡略化された平面図であり、図において10
は半導体チップ、11はこの半導体チップ10の短辺の中央
に位置し、長辺方向に延在するチップ中央帯12に長辺方
向に配列された24個のパッドで、このパッド11を介して
アドレス信号Ai や、ロウアドレスストローブ信号ext/R
ASなどの制御信号がこの半導体チップ10に入力され、こ
のパッド11を介してデータDr のやり取りも行われる。1
3aはテストモード設定回路1600から出力されるマルチビ
ットテストモード設定信号TEを伝達するテストモード設
定信号配線、13bはテストモード設定回路1600から出力
されるテストモード設定信号TEST1を伝達するテストモ
ード設定信号配線、13cはテストモード設定回路1600か
ら出力されるテストモード設定信号TEST2を伝達するテ
ストモード設定信号配線、13dはテストモード設定回路1
600から出力されるテストモード設定信号TEST3を伝達す
るテストモード設定信号配線、13eはテストモード設定
回路1600から出力されるテストモード設定信号TEST4を
伝達するテストモード設定信号配線、13fはテストモー
ド設定回路1600から出力されるテストモード設定信号TE
ST5を伝達するテストモード設定信号配線、13gはテスト
モード設定回路1600から出力されるテストモード設定信
号TEST6Nを伝達するテストモード設定信号配線、13hは
テストモード設定回路1600から出力されるテストモード
設定信号TEST6Sを伝達するテストモード設定信号配線、
13iはテストモード設定回路1600から出力されるテスト
モード設定信号TEST7を伝達するテストモード設定信号
配線である。
【００８４】14は図３に示された基準電位発生回路11
1、レギュレータ114およびストレスモード回路115を有
し、半導体チップ10のS(South)側に配置される内部回路
117から出力される基準電位Vref を、レギュレータ112
およびストレスモード回路113を有し、半導体チップ10
のN(North)側に配置される内部回路116に伝達するため
の基準電位配線で、テストモード設定回路1600よりもS
側ではこの基準電位配線14はテストモード設定信号配線
13fおよびテストモード設定信号配線13hに隣接かつ並行
して挟まれて設けられ、テストモード設定回路1600より
もN側ではテストモード設定信号配線13gおよびテストモ
ード設定信号配線13iに隣接かつ並行して挟まれて設け
られている。このように通常使用時はＬレベルに電位が
固定されているテストモード設定信号配線を基準電位配
線14に隣接させることで基準電位配線14にノイズが乗り
にくくなり、通常使用時に安定した基準電位Vref を伝
達することを可能にしている。また、テストモード設定
信号配線が通常使用時にＨレベルに固定される場合でも
同様のことが可能であることはいうまでもない。
【００８５】昇圧電位発生回路120は半導体チップ10のN
側に設けられ、テストモード設定信号配線13iを介して
テストモード設定回路1600からテストモード設定信号TE
ST7を受け、テストモード設定信号TEST7がＨレベルにな
ると出力している昇圧電位VPPの内部電源電位intVCCに
対するブーストレベルが低くなるように（例えば通常は
VPP=intVCC+2BSTとすると、TEST=HのときintVCC+BST
に）している。セルプレート電位発生回路130は半導体
チップ10のS側に設けられ、テストモード設定信号配線1
3fを介してテストモード設定回路1600からテストモード
設定信号TEST5を受け、テストモード設定信号TEST5がＨ
レベルになるとセルプレート電位VCPを通常の(1/2)intV
CCからintVCCに上昇させる。
【００８６】また、ロウプリデコーダ400に含まれる内
部回路410は、テストモード設定信号配線13eを介してテ
ストモード設定信号TEST4を受け、このテストモード設
定信号TEST4がＨレベルになると通常よりも多くのBSj
をＨレベルにして通常よりも多くのメモリセルブロック
511が選択されてワード線が立ち上がるようにしている
（ディスターブテストモード）。その他にもテストモー
ド設定信号配線13eを介してテストモード設定信号TEST4
を受け、このテストモード設定信号TEST4がＨレベルに
なると、コラムデコーダ1000からのデータ選択信号DSn
により128ビットから4ビットのデータが選択される前の
128ビットに同時に同じデータを書き込んだり、128ビッ
トのデータが同一データか否か判定して判定結果をパッ
ド11に出力するマルチビットテストモードを行うマルチ
ビットテスト回路1120や、それぞれがテストモード設定
信号配線13b,13cおよび13dを介してテストモード設定信
号TEST1,TEST2およびTEST3を受け、このテストモード設
定信号TEST1,TEST2およびTEST3がＨレベルになると各所
定のテスト動作を行う内部回路1130,1140および1150が
設けられている。
【００８７】510はメモリマットで、チップ中央帯12を
挟んで２つずつ計４つ設けられ、それぞれが17のセンス
アンプブロック1110により16のメモリセルブロック511
に分割されている。ロウデコーダ600は各メモリマット5
10のチップ中央帯12側に設けられ、各メモリセルブロッ
ク511に対応して設けられたロウデコーダブロック610を
有する。コラムデコーダ1000は各メモリマット510に対
して設けられ、128対のビット線（図示されず）を含む
列ブロックに対応して１つ設けられるコラムデコーダブ
ロック1010を有する。
【００８８】図13はテストモード設定信号配線13f,13h
および基準電位配線14が並行して配置されている部分の
簡略化した断面図である。図において10aは半導体基
板、10bは絶縁膜、10cは絶縁膜10b上の1層目の金属層
（例えばアルミニウム層やタングステン層）で形成され
た配線、10dは配線10c上に形成された層間絶縁膜で、テ
ストモード設定信号配線13f,13hおよび基準電位配線14
は絶縁膜10d上の2層目の金属層（例えばアルミニウム層
やタングステン層）で形成されている。10eはテストモ
ード設定信号配線13f,13hおよび基準電位配線14上に形
成された絶縁膜である。
【００８９】次にテストモード設定回路1600の動作につ
いて図14から図17のタイミング図に基づいて説明する。
図14は図5に示されたタイミング検出回路1611のWCBRタ
イミングでテストモードにセットし、CBRリフレッシュ
タイミングでテストモードをリセットしたときの動作を
示すタイミング図で、まず時刻t0以前ではタイミング検
出信号/TDA,TDBおよびTDCはそれぞれ図14の(p),(q)およ
び(r)に示されたようにＨレベル、ＬレベルおよびＬレ
ベルにリセットされている。そして、ライトイネーブル
信号/WEが図14の(c)に示すように時刻t0でＬレベルにさ
れると、タイミング検出回路1611におけるWBR検出回路1
611cから出力されるWBR検出信号/WBRは図14の(d)に示す
ようにＬレベルとなり、コラムアドレスストローブ信号
/CASが図14の(b)に示すように時刻t1でＬレベルにされ
ると、タイミング検出回路1611におけるCBR検出回路161
1dから出力されるCBR検出信号/CBRは図14の(e)に示すよ
うにＬレベルとなり、ロウアドレスストローブ信号/RAS
が図14の(a)に示すように時刻t2でＬレベルにされる
と、このWBR検出信号/WBRおよびCBR検出信号/CBRは共に
ラッチされ、Ｌレベルを保持する。
【００９０】一方、このときはまだWCBRタイミング検出
回路1611eから出力されるWCBRタイミング検出信号WCBR
が図14の(g)に示すようにＬレベルで、このWCBRタイミ
ング検出信号WCBRを受けるセット／リセット回路1611i
から出力されるタイミング検出信号TDAも図14の(k)に示
すようにＬレベルにリセットされた状態となっており、
タイミング検出信号ラッチ回路1611jから出力されるタ
イミング検出ラッチ信号LTDAは図14の(n)に示すように
ラッチされ、Ｌレベルを保持する。従って、タイミング
検出信号発生回路1611mから出力されるタイミング検出
信号TDCは図14の(r)に示すようにＬレベルのままであ
る。
【００９１】そしてロウアドレスストローブ信号/RASの
遅延信号D/RASが図14の(f)に示すように時刻t3でＬレベ
ルに立ち下がると、WCBRタイミング検出回路1611eから
出力されるWCBRタイミング検出信号WCBRは図14の(g)に
示すようにＨレベルとなり、セット／リセット回路1611
iから出力されるタイミング検出信号TDAは図14の(k)に
示すようにＨレベルにセットされ、このタイミング検出
信号TDAをタイミング検出信号発生回路1611mにより反転
したタイミング検出信号/TDAは図14の(p)に示すように
Ｌレベルとなる。そして、パルス発生回路1611kから出
力されるパルス信号PLSがロウアドレスストローブ信号/
RASがＬレベルに変化した時刻t2から所定時間経過した
時刻t4で図14の(m)に示すようにＬレベルとなり時刻t5
までの所定期間Ｌレベルとなると、この所定期間の間、
タイミング検出信号発生回路1611mから出力されるタイ
ミング検出信号TDBは図14の(q)に示すようにＨレベルと
なる。
【００９２】そして、ライトイネーブル信号/RASが図14
の(c)に示すように時刻t6でＨレベルとされ、コラムア
ドレスストローブ信号/CASが図14の(b)に示すように時
刻t7でＨレベルとされ、ロウアドレスストローブ信号/R
ASが図14の(c)に示すように時刻t8でＨレベルとされる
と、WCBRタイミング検出回路1611eから出力されるWCBR
タイミング検出信号WCBRが図14の(g)に示すようにＬレ
ベルとなる。しかし、WCBRタイミング検出信号WCBRを受
けるセット／リセット回路1611iから出力されるタイミ
ング検出信号TDAは、リセットタイミング検出回路1611f
から出力されるリセットタイミング検出信号/RSTが図14
の(j)に示すようにＨレベルのままなので、図14の(k)に
示すようにＨレベルにラッチされたままとなり、従って
タイミング検出信号/TDAも図14の(p)に示すようにＬレ
ベルのままとなる。
【００９３】そして、ロウアドレスストローブ信号/RAS
の遅延信号D/RASが図14の(f)に示すように時刻t9でＨレ
ベルになると、WBR検出回路1611cから出力されるWBR検
出信号/WBRは図14の(d)に示すようにラッチが解除され
てＨレベルに変化し、CBR検出回路1611dから出力される
CBR検出信号/CBRは図14の(e)に示すようにラッチが解除
されてＨレベルに変化する。また、タイミング検出信号
ラッチ回路1611jから出力されるタイミング検出ラッチ
信号LTDAは図14の(n)に示すようにラッチが解除されて
Ｈレベルに変化し、このタイミング検出ラッチ信号LTDA
を受けるタイミング検出信号発生回路1611mから出力さ
れるタイミング検出信号TDCは図14の(r)に示すようにＨ
レベルに変化する。このようにしてWCBRタイミングでテ
ストモードにセットされる。
【００９４】次に、コラムアドレスストローブ信号/CAS
が図14の(b)に示すように時刻t10でＬレベルにされる
と、CBR検出回路1611dから出力されるCBR検出信号/CBR
は図14の(e)に示すようにＬレベルとなり、ロウアドレ
スストローブ信号/RASが図14の(a)に示すように時刻t
11 でＬレベルにされると、WBR検出信号/WBRおよびCBR
検出信号/CBRは共にラッチされ、それぞれＨレベルおよ
びＬレベルを保持する。一方、このときセット／リセッ
ト回路1611iから出力されるタイミング検出信号TDAは図
14の(k)に示すようにＨレベルにラッチされた状態とな
っており、タイミング検出信号ラッチ回路1611jから出
力されるタイミング検出ラッチ信号LTDAは図14の(n)に
示すようにラッチされ、Ｈレベルを保持する。従って、
タイミング検出信号発生回路1611mから出力されるタイ
ミング検出信号TDCは図14の(r)に示すようにＨレベルの
ままである。
【００９５】そしてロウアドレスストローブ信号/RASの
遅延信号D/RASが図14の(f)に示すように時刻t12 でＬレ
ベルとなり、パルス信号PLSが図14の(m)に示すように時
刻t13 から時刻t14 の期間Ｌレベルになる。そして、コ
ラムアドレスストローブ信号/CASが図14の(b)に示すよ
うに時刻t15 でＨレベルとされ、ロウアドレスストロー
ブ信号/RASが図14の(a)に示すように時刻t16 でＨレベ
ルとされると、リセットタイミング検出回路1611fにお
けるCBRリフレッシュタイミング検出回路1611gから出力
されるCBRリフレッシュタイミング検出信号CBRRは図14
の(h)に示すようにＨレベルに変化し、リセットタイミ
ング検出回路1611fから出力されるリセットタイミング
検出信号/RSTは図14の(j)に示すようにＬレベルに変化
する。
【００９６】このリセットタイミング検出信号/RSTを受
けるセット／リセット回路1611iから出力されるタイミ
ング検出信号TDAは、図14の(k)に示すようにＬレベルに
リセットされ、タイミング検出信号発生回路1611mから
出力されるタイミング検出信号/TDAは図14の(p)に示す
ようにＨレベルに変化する。そして、ロウアドレススト
ローブ信号/RASの遅延信号D/RASが図14の(f)に示すよう
に時刻t17 でＨレベルに変化すると、CBRリフレッシュ
タイミング検出回路1611gから出力されるCBRリフレッシ
ュタイミング検出信号CBRRが図14の(h)に示すようにＬ
レベルに変化し、リセットタイミング検出回路1611fか
ら出力されるリセットタイミング検出信号/RSTがＨレベ
ルに変化する。
【００９７】また、CBR検出回路1611dから出力されるCB
R検出信号/CBRは図14の(e)に示すようにラッチ解除され
Ｈレベルに変化する。さらに、タイミング検出信号ラッ
チ回路1611jから出力されるタイミング検出ラッチ信号L
TDAが、図14の(n)に示すようにラッチ解除されＬレベル
に変化し、このタイミング検出ラッチ信号LTDAを受ける
タイミング検出信号発生回路1611mから出力されるタイ
ミング検出信号TDCは図14の(r)に示すようにＬレベルに
変化する。このようにしてCBRリフレッシュタイミング
でテストモードがリセットされる。
【００９８】図15はWCBRタイミングでテストモードにセ
ットし、RORタイミングでテストモードをリセットした
ときの動作を示すタイミング図で、WCBRタイミングでテ
ストモードにセットする時刻t9までは図14のタイミング
図と同じである。時刻t9以降で図14のタイミング図と異
なるのは、コラムアドレスストローブ信号/CASがＬレベ
ルにされず、CBR検出信号/CBRがＬレベルにならない
点、および時刻t16 でロウアドレスストローブ信号/RAS
がＨレベルにされたとき、CBRリフレッシュタイミング
検出回路1611gから出力されるCBRリフレッシュタイミン
グ検出信号CBRRがＨレベルにならずに、RORタイミング
検出回路1611hから出力されるRORタイミング検出信号RO
Rが図15の(i)に示すようにＨレベルになることで、リセ
ットタイミング検出回路1611fから出力されるリセット
タイミング検出信号/RSTが図15の(j)に示すようにＬレ
ベルに変化する点である。このようにCBRリフレッシュ
タイミングでも、RORタイミングでも同様にテストモー
ドをリセットできる。
【００９９】図16はJEDECで標準化されたマルチビット
テストモードを設定するときの動作を示すタイミング図
で、まずアドレス信号A0およびA1を図16の(g)および(h)
に示すように通常のＨレベルまたはＬレベルにしてお
き、ロウアドレスストローブ信号/RAS、コラムアドレス
ストローブ信号/CASおよびライトイネーブル信号/WEを
図16の(a),(b)および(c)に示すようにWCBRタイミングで
入力すると、図13に基づき説明したとおり、タイミング
検出信号/TDA,TDBおよびTDCはそれぞれ図16の(d),(e)お
よび(f)に示すように変化する。
【０１００】また、テストグループ検出回路1612におけ
るテストグループ検出信号発生回路1612cから出力され
るテストグループ検出信号/TGAおよび/TGBはそれぞれ図
16の(j)および(k)に示すように共にＨレベルであり、タ
イミング検出信号TDCが図16の(f)に示すように時刻t9で
Ｈレベルになると、共にＨレベルのテストグループ検出
信号/TGAおよび/TGBを受けるアドレスキーメインデコー
ダ1623における部分デコーダ1623aから出力されるアド
レスキーデコード信号AKD0がＨレベルとなり、バッファ
1624から出力されるマルチビットテストモード設定信号
TEが図16の(m)に示すようにＨレベルに活性化する。マ
ルチビットテストモード設定信号TEのＬレベルへのリセ
ットは、ここでは図示していないがCBRリフレッシュタ
イミングまたはRORタイミングを入力することでおこな
われる。
【０１０１】図17はJEDECで標準化されていない特殊テ
ストモード（ここではストレステストモード）とマルチ
ビットテストモードとを共に設定するときの動作を示す
タイミング図で、まずアドレス信号A0およびA1を図17の
(g)および(h)に示すようにそれぞれＳレベルおよびＨレ
ベルに、アドレス信号A2,・・・,A6を図17の(i)に示すよう
にそれぞれＨレベル、Ｈレベル、Ｌレベル、Ｌレベル、
Ｈレベルにしておき、ロウアドレスストローブ信号/RA
S、コラムアドレスストローブ信号/CASおよびライトイ
ネーブル信号/WEを図17の(a),(b)および(c)に示すよう
にWCBRタイミングで入力すると、図14に基づき説明した
とおり、タイミング検出信号/TDA,TDBおよびTDCはそれ
ぞれ図17の(d),(e)および(f)に示すように変化する。
【０１０２】そして、タイミング検出信号TDCが図17の
(f)に示すように時刻t9でＨレベルに変化すると、テス
トグループ検出回路1612におけるテストグループ検出信
号発生回路1612cから出力されるテストグループ検出信
号/TGAは図17の(j)に示すようにＬレベルとなり、アド
レス信号A2,・・・,A6を図17の(i)に示すようにそれぞれＨ
レベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｈレベルにし
たため、アドレスキー信号AK6 がＨレベルに、アドレス
キープリデコーダ1622から出力されるアドレスキープリ
デコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,
/AK4・AK5がそれぞれＨレベル、Ｌレベル、Ｌレベル、Ｌ
レベル、Ｌレベルになっているので、アドレスキーメイ
ンデコーダ1623における部分デコーダ1623aから出力さ
れるアドレスキーデコード信号AKD0がＨレベルとなり、
部分デコーダ1623bから出力されるアドレスキーデコー
ド信号AKD6がＨレベルとなり、バッファ1624から出力さ
れるマルチビットテストモード設定信号TEおよびストレ
ステストモードTEST6N,TEST6Sがそれぞれ図17の(m)およ
び(n)に示すようにＨレベルに活性化する。
【０１０３】このように、JEDEC標準のマルチビットテ
ストモードに設定できるだけでなく、アドレス信号A6を
Ｈレベルにしておくことで特殊テストモードと共にマル
チビットテストモードの設定ができるようになってい
る。また、特殊テストモードを設定するときはアドレス
信号A0およびA1の一方をＳレベル、他方をＨレベルにし
ないといけないので、間違って高い電圧を印加したとき
は共にＳレベルとなり、特殊テストモードにセットされ
ないようになっている。また、テストモードのリセット
はここでは図示していないがCBRリフレッシュタイミン
グまたはRORタイミングを入力することで行われる。
【０１０４】図18はWCBRタイミングが入力されるとき、
アドレス信号A0,・・・,A6の状態（アドレスキー）に応じ
てどのテストモード設定信号がＨレベルに活性化される
かを示すアドレスキーとテストモードとの対応表で、図
中のSはＳレベル、HはＨレベル、LはＬレベル、＊はＨ
レベルまたはＬレベルであることを示す。ここでテスト
モード設定信号TEST1,TEST2を独立設定キーによりＨレ
ベルになるようにしてあるのは、テストモード設定信号
TEST1,TEST2以外の特殊テストモード設定信号を同時に
Ｈレベルにしたいためである。もちろんこのアドレスキ
ーの組み合わせに限られず自由にアドレスキーの組み合
わせを決めて回路を組んでも構わない。
【０１０５】以上のようにこの実施例１においては、JE
DECで標準化されているマルチビットテストモードに設
定できるだけでなく、特殊テストモードと共にマルチビ
ットテストモードを設定できるので特殊テストに要する
テスト時間を短縮することができる。また、特殊テスト
モードに設定するにはアドレス信号A0およびA1の一方を
Ｓレベル、他方をＨレベルにしないといけないので、間
違って高い電圧を印加したときは共にＳレベルとなり、
特殊テストモードに誤設定されない。
【０１０６】また、常時導通状態となる負荷回路1612a
h,1612bhを有するスーパーＨレベル検出回路1612a,1612
bをアドレス信号A0,A1に対して設けるだけで、各アドレ
ス信号A2,・・・,A6に対して設けず、あとはA2,・・・,A6のア
ドレスキーで特殊テストモードの設定ができるようにし
てあるので、消費電力が低減され、回路面積の増大も抑
制される。また、テストグループ検出補助信号SV0,HV0,
SV1,HV1 が確定してからタイミング検出信号TDCがＨレ
ベルになり、テストグループ検出信号/TGA,/TGBがＬレ
ベルに変化するようにしているので、誤設定が抑制され
る。
【０１０７】さらに、テストモード設定信号の保持をア
ドレスキー信号をラッチすることで行って、後段のバッ
ファ1624などでラッチしていないので、電流駆動能力の
小さなサイズの小さい論理ゲートでラッチ回路を構成す
ることが可能となり、テストモード設定回路1600の面積
を小さくできる。
【０１０８】実施例２．次にこの発明の実施例２である
DRAMについて図19から図24に基づいて説明する。この実
施例２のDRAMが実施例１のDRAMと異なる点は、テストモ
ード設定回路1600におけるテストモード設定信号発生回
路1620の構成とこの構成の違いからくるレイアウトの違
いである。以下この異なる点について説明する。
【０１０９】図19はこの実施例２のDRAMのテストモード
設定回路1600におけるテストモード設定信号発生回路16
20を示すブロック図であり、このテストモード設定信号
発生回路1620が図7に示された実施例１のテストモード
設定信号発生回路1620と異なる点は、バッファ1624の構
成（図20）が異なる点、6つのアドレスキーデコード信
号AKD1,AKD2,AKD3,AKD4,AKD6およびAKD7を受けてこれよ
りも少なく、このアドレスキーデコード信号AKD1,AKD2,
AKD3,AKD4,AKD6およびAKD7に応じた３つのテストモード
エンコード信号TEN0,TEN1およびTEN2を出力するエンコ
ード信号発生回路1625（図21）を新たに設けている点、
および３つのテストモードエンコード信号TEN0,TEN1お
よびTEN2を受けてこれよりも多い7つのテストモード設
定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7およびTE
ST6Sを出力するテストモードデコード回路群1626（図2
2）を新たに設けた点である。
【０１１０】図20はこの実施例２のDRAMのテストモード
設定回路1600におけるバッファ1624を示す回路図であ
り、このバッファ1624が図11に示された実施例１におけ
るバッファ1624と異なるのは、アドレスキーデコード信
号AKD0を受けてマルチビットテストモード設定信号TEを
出力するインバータ1624aおよび1624bと、アドレスキー
デコード信号AKD5を受けてテストモード設定信号TEST5
を出力するインバータ1624kおよび1624mを残して、他の
インバータは除いた点である。
【０１１１】図21はこの実施例２のDRAMのテストモード
設定回路1600におけるエンコード信号発生回路1625を示
す回路図であり、このエンコード信号発生回路1625は、
アドレスキーデコード信号AKD6,AKD3,AKD1,AKD2を受
け、アドレスキーデコード信号AKD6がＨレベルのとき、
アドレスキーデコード信号AKD3がＨレベルのとき、また
はアドレスキーデコード信号AKD1およびAKD2がそれぞれ
ＨレベルおよびＬレベルのときＨレベルとなるテストモ
ードエンコード信号TEN0を出力する部分エンコード回路
1625aと、アドレスキーデコード信号AKD6,AKD4,AKD2,AK
D1を受け、アドレスキーデコード信号AKD6がＨレベルの
とき、アドレスキーデコード信号AKD4がＨレベルのと
き、またはアドレスキーデコード信号AKD2およびAKD1が
それぞれＨレベルおよびＬレベルのときＨレベルとなる
テストモードエンコード信号TEN1を出力する部分エンコ
ード回路1625bと、アドレスキーデコード信号AKD6,AK
D7,AKD3,AKD4,AKD1,AKD2を受け、アドレスキーデコード
信号AKD6およびAKD7がそれぞれＨレベルおよびＬレベル
のとき、アドレスキーデコード信号AKD3およびAKD4の少
なくとも一方がＨレベルのとき、またはアドレスキーデ
コード信号AKD1およびAKD2が共にＨレベルのときＨレベ
ルとなるテストモードエンコード信号TEN2を出力する部
分エンコード回路1625cとを有する。
【０１１２】そして、部分エンコード回路1625aはイン
バータ1625aa,1625ab,1625ac、NAND回路1625ad、NAND回
路1625ae、インバータ1625afおよび1625agを有する。ま
た、部分エンコード回路1625bはインバータ1625ba,1625
bb,1625bc、NAND回路1625bd、NAND回路1625be、インバ
ータ1625bfおよび1625bgを有する。さらに、部分エンコ
ード回路1625bはインバータ1625ca、NAND回路1625cb、N
OR回路1625cc、NAND回路1625cd、NAND回路1625ce、イン
バータ1625cfおよび1625cgを有する。
【０１１３】図22はこの実施例２のDRAMのテストモード
設定回路1600におけるテストモードデコード回路群1626
を示す回路図であり、このテストモードデコード回路群
１６２６は３つのテストモードエンコード信号ＴＥ
Ｎ０，ＴＥＮ１，ＴＥＮ２を受けて、テストモードエン
コード信号TEN0,TEN1,TEN2に応じた、このテストモード
エンコード信号TEN0,TEN1,TEN2よりも多い6つのテスト
モード設定信号TEST3,TEST4,TEST1,TEST2,TEST6N,TEST7
を出力し、エンコード信号発生回路1625よりも半導体チ
ップのN側に配置されるテストモードデコード回路1626a
と、テストモードエンコード信号TEN0,TEN1,TEN2を受け
てこのテストモードエンコード信号TEN0,TEN1,TEN2が共
にＨレベルであるとＨレベルとなるテストモード設定信
号TEST6Sを出力し、NAND回路1626baおよびインバータ16
26bbを有するテストモードデコード回路1626bとを有す
る。
【０１１４】テストモードデコード回路1626aはテスト
モードエンコード信号TEN0,TEN1,TEN2を受け、テストモ
ードエンコード信号TEN0,TEN1およびTEN2がそれぞれＨ
レベル、ＬレベルおよびＨレベルであるとＨレベルとな
るテストモード設定信号TEST3、テストモードエンコー
ド信号TEN0,TEN1およびTEN2がそれぞれＬレベル、Ｈレ
ベルおよびＨレベルであるとＨレベルとなるテストモー
ド設定信号TEST4、テストモードエンコード信号TEN0,TE
N1およびTEN2がそれぞれＨレベル、ＬレベルおよびＬレ
ベルであるとそれぞれＨレベルおよびＬレベルとなり、
テストモードエンコード信号TEN0,TEN1およびTEN2がそ
れぞれＬレベル、ＨレベルおよびＬレベルであるとそれ
ぞれＬレベルおよびＨレベルとなり、テストモードエン
コード信号TEN0,TEN1およびTEN2がそれぞれＬレベル、
ＬレベルおよびＨレベルであると共にＨレベルとなるテ
ストモード設定信号TEST1およびTEST2を出力するローカ
ルテストモードデコード回路1626cと、テストモードエ
ンコード信号TEN0,TEN1,TEN2を受け、テストモードエン
コード信号TEN0,TEN1およびTEN2が共にＨレベルである
とＨレベルとなるテストモード設定信号TEST6N、および
テストモードエンコード信号TEN0,TEN1およびTEN2がそ
れぞれＨレベル、ＨレベルおよびＬレベルであるとＨレ
ベルとなるテストモード設定信号TEST7を出力するロー
カルテストモードデコード回路1626dとを有する。
【０１１５】そして、ローカルテストモードデコード回
路1626cは、インバータ1626ca、NAND回路1626ab、イン
バータ1626cc、インバータ1626cd、NAND回路1626ce、イ
ンバータ1626cf、インバータ1626cg,1626ch,1626ci,162
6cj,1626ck,1626cm,1626cn,1626cp,1626cq、NAND回路16
26cr,1626cs,1626ctおよびNAND回路1626cu,1626cvを有
する。また、ローカルテストモードデコード回路1626d
は、NAND回路1626da、インバータ1626db,1626dc、NAND
回路1626ddおよびインバータ1626deを有する。ここで、
インバータ1626cgおよび1626chは遅延回路1626cwを構成
し、インバータ1626cmおよび1626cnは遅延回路1626cxを
構成し、インバータ1626cpおよび1626cqは遅延回路1626
cyを構成している。テストモードエンコード信号TEN0,T
EN1,TEN2を直接入力せず、遅延回路1626cw,1626cx,1626
cyを介して入力するのは、テストモードエンコード信号
TEN0,TEN1,TEN2のクロックスキューによってNAND回路16
26cr,1626cs,1626ctからひげ状のパルスが発生するのを
防ぐためである。
【０１１６】図23はこの実施例2のDRAMの半導体チップ
上のレイアウトを示す簡略化された平面図であり、図23
において15はテストモード設定回路1600における状態検
出回路1610と、テストモード設定信号発生回路1620の中
のアドレスキーラッチ回路1621、アドレスキープリデコ
ーダ1622、アドレスキーメインデコーダ1623、バッファ
1624およびエンコード信号発生回路1625と、テストモー
ド設定信号発生回路1620のテストモードデコード回路群
1626の中のテストモードデコード回路1626bとを有する
テスト回路である。そして、このテスト回路15における
エンコード信号発生回路1625から出力されるテストモー
ドエンコード信号TEN0,TEN1およびTEN2をそれぞれ伝達
する3本のエンコード信号配線13j,13kおよび13mがこの
テスト回路15から半導体チップ10のN側に延びて配置さ
れている。
【０１１７】そして、テストモードデコード回路1626a
を構成するローカルテストモードデコード回路1626cお
よび1626dは、それぞれエンコード信号発生回路1625を
有するテスト回路15よりも半導体チップ10のN側に設け
られ、エンコード信号配線13j,13k,13mからテストモー
ドエンコード信号TEN0,TEN1,TEN2を受け、このテストモ
ードエンコード信号に応じたテストモード設定信号TEST
1,TEST2,TEST3,TEST4およびテストモード設定信号TEST6
N,TEST7を、エンコード信号発生回路1625を有するテス
ト回路15よりも半導体チップ10のN側に設けられた内部
回路1130,1140,1150,410および内部回路116,120に出力
している。エンコード信号配線13j,13k,13mがテスト回
路15から半導体チップ10のS側に延びていないのに、内
部回路117に出力するテストモード設定信号TEST6Sを図2
2に示すようにわざわざテストモードエンコード信号TEN
0,TEN1,TEN2をテストモードデコード回路1626bによりデ
コードして発生させているのは、テストモード設定信号
TEST6N,TEST6Sを同じタイミングでＨレベルにしてN側の
内部回路116およびS側の内部回路117が同じタイミング
でストレステストモード動作をするようにしているため
である。
【０１１８】そして、半導体チップ10のS側に設けられ
た内部回路117から出力される基準電位Vref を半導体チ
ップ10のN側に設けられた内部回路116に伝達するための
基準電位線14は、テスト回路15のS側では基準電位線14
と同じ2層目の金属層（例えばアルミニウム層やタング
ステン層）で形成されたテストモード設定信号配線13f
および13hに隣接かつ並行して挟まれ、テスト回路15と
ローカルテストモードデコード回路1626dとの間のロウ
アドレス信号やコラムアドレス信号などの各種信号配線
（図示せず）が配置されているチップ中央部分では基準
電位線14と同じ2層目の金属層（例えばアルミニウム層
やタングステン層）で形成されたエンコード信号配線13
kおよび13mに隣接かつ並行して挟まれ、ローカルテスト
モードデコード回路1626dよりもN側では基準電位線14と
同じ2層目の金属層（例えばアルミニウム層やタングス
テン層）で形成されたテストモード設定信号配線13gお
よび13iに隣接かつ並行して挟まれている。これによっ
て基準電位線14は通常動作時はＬレベルに固定されたテ
ストモードクロック配線（テストモード設定信号配線お
よびエンコード信号配線）によってシールドされること
で基準電位線14にはノイズが乗りにくくなる。また、テ
ストモードクロック配線が異常使用時にＨレベルに固定
される場合でも同様のことが可能であることはいうまで
もない。
【０１１９】また、テストモード設定信号TEST1,TEST2,
TEST3,TEST4,TEST6N,TEST7の数よりも少ない3本のエン
コード信号配線13j,13k,13mでテストモード設定信号を
エンコードした形で伝達しているので、図12に示された
実施例1のDRAMではテストモード設定回路1600から半導
体チップ10のN側に延びる配線は、テストモード設定信
号配線13a,13b,13c,13d,13e,13g,13iの7本であるのに対
し、図23に示されたこの実施例2のDRAMではテスト回路1
5から半導体チップ10のN側に延びる配線は、エンコード
信号配線13j,13k,13mおよびテストモード設定信号配線1
3aの4本で済むので、配線を延在させるのに必要な面積
が低減される。特に、この実施例2のように半導体チッ
プ10のチップ中央帯12にパッド11が配置された構成で
は、このチップ中央帯12の面積の多くをパッド11やこの
パッド11に出力データを伝達する配線や、パッド11から
受けたアドレス信号を伝達する配線などの種々の配線が
占めており、テストモード設定信号をエンコードした形
で伝達して配線を少なくすることは効果的である。
【０１２０】また、パッド11の位置に限らず、一般的に
DRAMでは半導体チップ10の中央付近は、半導体チップ10
の縦横に延びるロウアドレスプリデコード信号およびコ
ラムアドレスプリデコード信号を伝達する配線などの交
差点となるため、余分に配線を延在させる領域が小さ
い。従って、チップ中央付近を通ってテストモード設定
信号を伝達する場合でもテストモード設定信号をエンコ
ードした形で伝達して配線を少なくすることは効果的で
ある。
【０１２１】また、テストモード設定信号をエンコード
した形で伝達することでテスト回路15から半導体チップ
10のN側に延びる配線が減少したぶん、外部電源電位ext
VCCを伝達する外部電源電位線や内部電源電位intVCCを
伝達する内部電源電位線や接地電位GNDを伝達する接地
電位線などの電源線16を太くすることで、電源線16の抵
抗値が小さくなって電圧降下が小さくなるので、安定し
た電源電位（接地電位を含む）を半導体チップ10の各所
に伝えることができる。さらに、ローカルテストモード
デコード回路1626cによりテストモード設定信号TEST1,T
EST2,TEST3,TEST4が半導体チップ10の中央付近でデコー
ドされると、残る２つのテストモード設定信号TEST6N,T
EST7を半導体チップ10のN側へ伝達するのに3本のエンコ
ード信号配線13j,13k,13mで伝達するのは得策ではない
ので、ローカルテストモードデコード回路1626dはテス
トモード設定信号TEST6N,TEST7に対応した内部回路１１
６，１２０よりもローカルテストモードデコード回路１
６２６ｃよりに設けられている。
【０１２２】図24はテストモードエンコード信号TEN0,T
EN1,TEN2の状態によりテストモード設定信号TEST1,TEST
2,TEST3,TEST4,TEST6N,TEST7のうちのどれがＨレベルに
活性化されるかを示すデコード表を示しており、テスト
モードエンコード信号TEN0,TEN1およびTEN2がそれぞれ
Ｌレベル、ＬレベルおよびＬレベルであるとどのテスト
モードも活性化されず、Ｌレベル、ＬレベルおよびＨレ
ベルであるとテストモード設定信号TEST1,TEST2がＨレ
ベルにされ、Ｌレベル、ＨレベルおよびＬレベルである
とテストモード設定信号TEST2がＨレベルにされ、Ｌレ
ベル、ＨレベルおよびＨレベルであるとテストモード設
定信号TEST4がＨレベルにされ、Ｈレベル、Ｌレベルお
よびＬレベルであるとテストモード設定信号TEST1がＨ
レベルにされ、Ｈレベル、ＬレベルおよびＨレベルであ
るとテストモード設定信号TEST3がＨレベルにされ、Ｈ
レベル、ＨレベルおよびＬレベルであるとテストモード
設定信号TEST7がＨレベルにされ、Ｈレベル、Ｈレベル
およびＨレベルであるとテストモード設定信号TEST6Nが
Ｈレベルにされる。
【０１２３】このように一般的にはn個のテストモード
エンコード信号により、どのテストモード設定信号も活
性化されない組み合わせ１つを除いた2n -1通りの活性
化されるテストモード設定信号の組み合わせが指定でき
る。また、マルチビットテストモード設定信号TEのよう
に種々のテストモード設定信号と共に活性化させるテス
トモード設定信号は、エンコードせずに独立させておく
ことでいたずらにエンコード信号発生回路1625およびテ
ストモードデコード回路群1626を複雑にすることを避け
ることができる。
【０１２４】また、実施例1では図18に示すようにアド
レス信号A0,A1,A2,A3,A4,A5がそれぞれＳレベル、Ｈレ
ベル、Ｌレベル、Ｈレベル、Ｈレベル、Ｌレベルである
とテストモード設定信号TEST4およびTEST7が共にＨレベ
ルに活性化され、アドレス信号A0,A1,A2,A3,A4,A5がそ
れぞれＳレベル、Ｈレベル、Ｈレベル、Ｌレベル、Ｈレ
ベル、Ｌレベルであるとテストモード設定信号TEST3お
よびTEST7が共にＨレベルに活性化され、アドレス信号A
0,A1,A2,A3,A4,A5がそれぞれＳレベル、Ｈレベル、Ｈレ
ベル、Ｈレベル、Ｈレベル、Ｌレベルであるとテストモ
ード設定信号TEST6NおよびTEST7が共にＨレベルに活性
化されるモードもあるが、これらのモードは使用されな
いので縮退させて3本のエンコード信号配線13j,13k,13m
で使用されるテストモードが設定できるようにしてあ
る。しかしながら、縮退させているのは他の信号配線が
集中する半導体チップ10の中央付近を通って伝達される
ものだけなので、同時に活性化されるテストモード設定
信号の組み合わせを極端に制限はしていない。
【０１２５】以上のようにこの実施例2のDRAMにおいて
も実施例1のDRAMと同様の効果を奏し、さらに、6つのテ
ストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,T
EST7を、このテストモード設定信号よりも少ない３つの
テストモードエンコード信号TEN0,TEN1,TEN2にして少な
いエンコード信号配線13j,13k,13mで内部回路1130,114
0,1150,410,116,120に伝達するので、少ない配線領域で
テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6
N,TEST7を伝達することができる。
【０１２６】また、エンコードにより少ない配線領域で
テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6
N,TEST7を伝達することができるので、複数のパッド11
が配置されるチップ中央帯12で配線を通す領域が狭い半
導体チップ10でも多くのテストモードを設定可能にでき
る。
【０１２７】また、エンコードにより少ない配線領域で
テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6
N,TEST7を伝達することができるので、種々の信号配線
がひしめき合っている半導体チップ10の中央付近を通っ
てテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST
6N,TEST7を伝達することができる。
【０１２８】また、エンコードによりテストモード設定
信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達する
ための配線が減ったぶん、電源線16を太くしたり本数を
増やしたりすることで強化でき、安定した電源電位（接
地電位も含む）を半導体チップ10の各所に供給できる。
【０１２９】また、エンコード信号配線によって伝達し
ているのは種々の信号配線が集中する半導体チップ10の
中央付近を通って伝達されるテストモード設定信号TEST
1,TEST2,TEST3,TEST4,TEST6N,TEST7だけなので、同時に
活性化されるテストモード設定信号の組み合わせを極端
に制限することがない。
【０１３０】また、他のテストモード設定信号と共に活
性化されるマルチビットテストモード設定信号はエンコ
ードしないので、マルチビットテストモード設定信号と
他のテストモード設定信号を共に活性化させるエンコー
ド信号の組み合わせを与えておく必要がなくなり、限ら
れたエンコード信号配線でより多くのテストモード設定
信号を伝達できる。
【０１３１】また、エンコード信号配線13j,13k,13mを
内部回路1130,1140,1150,410,116,120に直接入力せず、
テストモードデコード回路1626aにより各内部回路1130,
1140,1150,410,116,120に対応したテストモード設定信
号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7にデコードし
て各内部回路1130,1140,1150,410,116,120に入力するこ
とで、各内部回路1130,1140,1150,410,116,120付近で余
分に配線領域が増大するのが抑制されて、各内部回路11
30,1140,1150,410,116,120自体もデコードする回路を必
要としなくなり面積増大が抑制される。
【０１３２】また、ローカルテストモードデコード回路
1626cによりテストモード設定信号TEST1,TEST2,TEST3,T
EST4が半導体チップ10の中央付近でデコードされると、
残る２つのテストモード設定信号TEST6N,TEST7を半導体
チップ10のN側へ伝達するのに3本のエンコード信号配線
13j,13k,13mで伝達せず、ローカルテストモードデコー
ド回路1626dをテストモード設定信号TEST6N,TEST7に対
応した内部回路116,120よりもローカルテストモードデ
コード回路1626cよりに設けることで2本のテストモード
設定信号配線13g,13iで伝達するので、配線領域の増大
を抑制できる。
【０１３３】実施例３．次にこの発明の実施例３である
DRAMについて図25および図26に基づいて説明する。この
実施例３のDRAMが実施例２のDRAMと異なる点は、テスト
モード設定回路1600のテストモード設定信号発生回路16
20におけるテストモードデコード回路群1626の構成と、
この構成の違いからレイアウトが異なってくる点、およ
びテストモード設定信号TEST4を受ける内部回路410のレ
イアウト位置が移動した点である。以下この異なる点に
ついて説明する。
【０１３４】図25はこの実施例３のDRAMのテストモード
設定回路1600のテストモード設定信号発生回路1620にお
けるテストモードデコード回路群1626を示す回路図であ
り、このテストモードデコード回路群1626が図22に示さ
れた実施例２のテストモードデコード回路群1626と異な
る点は、テストモードデコード回路1626aのローカルテ
ストモードデコード回路1626cにおけるテストモード設
定信号TEST4を発生していたインバータ1626cd、NAND回
路1626ce、インバータ1626cfがなくなった点、およびテ
ストモードデコード回路1626aのローカルテストモード
デコード回路1626dにテストモード設定信号TEST4を発生
するインバータ1626df、NAND回路1626dgおよびインバー
タ1626dhが新たに設けられた点である。
【０１３５】図26はこの実施例3のDRAMの半導体チップ
上のレイアウトを示す簡略化された平面図であり、図26
において図23に示された実施例2のDRAMの平面図と異な
る点は、テストモード設定信号TEST4を受ける内部回路4
10が半導体チップ10のN側に移動した点、これに伴い回
路構成が変わったローカルテストモードデコード回路16
26cがテストモード設定信号TEST4を出力せず、代わりに
回路構成の変わったローカルテストモードデコード回路
1626dがこのテストモード設定信号TEST4を出力している
点、およびローカルテストモードデコード回路1626d
が、半導体チップ10の中央付近で３つのテストモードエ
ンコード信号TEN0,TEN1,TEN2をローカルテストモードデ
コード回路1626cにより３つのテストモード設定信号TES
T1,TEST2,TEST3をデコードして出力しても、まだ半導体
チップ10のN側には３つのテストモード設定信号TEST4,T
EST6N,TEST7を内部回路410,116,120に伝達しなければな
らず、3本のエンコード信号配線13j,13k,13mの数と等し
いかまたはこの数よりも多いので（この実施例では等し
い）、そのままエンコード信号配線13j,13k,13mによっ
て残りのテストモード設定信号TEST4,TEST6N,TEST7をエ
ンコードした形で半導体チップ10のN側の内部回路410,1
16,120付近まで伝達し、ローカルテストモードデコード
回路1626dをローカルテストモードデコード回路1626cよ
りも内部回路410,116,120よりに設けている点で異な
る。
【０１３６】以上のようにこの実施例3のDRAMにおいて
も実施例1のDRAMと同様の効果を奏し、また、実施例2の
DRAMと同様に6つのテストモード設定信号TEST1,TEST2,T
EST3,TEST4,TEST6N,TEST7を、このテストモード設定信
号よりも少ない３つのテストモードエンコード信号TE
N0,TEN1,TEN2にして少ないエンコード信号配線13j,13k,
13mで内部回路1130,1140,1150,410,116,120に伝達する
ので、少ない配線領域でテストモード設定信号TEST1,TE
ST2,TEST3,TEST4,TEST6N,TEST7を伝達することができ
る。
【０１３７】また、実施例2のDRAMと同様にエンコード
により少ない配線領域でテストモード設定信号TEST1,TE
ST2,TEST3,TEST4,TEST6N,TEST7を伝達することができる
ので、複数のパッド11が配置されるチップ中央帯12で配
線を通す領域が狭い半導体チップ10でも多くのテストモ
ードを設定可能にでき、種々の信号配線がひしめき合っ
ている半導体チップ10の中央付近を通ってテストモード
設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達
することもできる。
【０１３８】また、実施例2のDRAMと同様にエンコード
によりテストモード設定信号TEST1,TEST2,TEST3,TEST4,
TEST6N,TEST7を伝達するための配線が減ったぶん、電源
線16を太くしたり本数を増やしたりすることで強化で
き、安定した電源電位（接地電位も含む）を半導体チッ
プ10の各所に供給できる。また、エンコード信号配線に
よって伝達しているのは種々の信号配線が集中する半導
体チップ10の中央付近を通って伝達されるテストモード
設定信号ＴＥＳＴ１，ＴＥＳＴ２，ＴＥＳＴ３，ＴＥＳ
Ｔ４，ＴＥＳＴ６Ｎ，ＴＥＳＴ７だけなので、同時に活
性化されるテストモード設定信号の組み合わせを極端に
制限することがない。
【０１３９】また、実施例２のDRAMと同様に他のテスト
モード設定信号と共に活性化されるマルチビットテスト
モード設定信号はエンコードしないので、マルチビット
テストモード設定信号と他のテストモード設定信号を共
に活性化させるエンコード信号の組み合わせを与えてお
く必要がなくなり、限られたエンコード信号配線でより
多くのテストモード設定信号を伝達できる。
【０１４０】また、実施例2と同様にエンコード信号配
線13j,13k,13mを内部回路1130,1140,1150,410,116,120
に直接入力せず、テストモードデコード回路1626aによ
り各内部回路1130,1140,1150,410,116,120に対応したテ
ストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,T
EST7にデコードして各内部回路1130,1140,1150,410,11
6,120に入力することで、各内部回路1130,1140,1150,41
0,116,120付近で余分に配線領域が増大するのが抑制さ
れて、各内部回路1130,1140,1150,410,116,120自体もデ
コードする回路を必要としなくなり面積増大が抑制され
る。
【０１４１】さらに、この実施例3のDRAMではローカル
テストモードデコード回路1626cによりテストモード設
定信号TEST1,TEST2,TEST3,TEST4が半導体チップ10の中
央付近でデコードされても、残る３つのテストモード設
定信号TEST4,TEST6N,TEST7を半導体チップ10のN側へ伝
達するのに3本のエンコード信号配線13j,13k,13mで伝達
し、ローカルテストモードデコード回路1626dをローカ
ルテストモードデコード回路1626cよりもテストモード
設定信号TEST4,TEST6N,TEST7に対応した内部回路410,11
6,120よりに設けることで配線領域の増大を抑制でき
る。
【０１４２】実施例４．次にこの発明の実施例４である
DRAMについて図27および図28に基づいて説明する。この
実施例４のDRAMが実施例３のDRAMと異なる点は、テスト
モード設定回路1600のテストモード設定信号発生回路16
20におけるテストモードデコード回路群1626の構成と、
この構成の違いからレイアウトが異なってくる点、およ
びテストモード設定信号TEST3を受ける内部回路1150の
レイアウト位置が移動した点である。以下この異なる点
について説明する。
【０１４３】図27はこの実施例４のDRAMのテストモード
設定回路1600のテストモード設定信号発生回路1620にお
けるテストモードデコード回路群1626を示す回路図であ
り、このテストモードデコード回路群1626が図25に示さ
れた実施例３のテストモードデコード回路群1626と異な
る点は、テストモードデコード回路1626aのローカルテ
ストモードデコード回路1626cにおけるテストモード設
定信号TEST3を発生していたインバータ1626ca、NAND回
路1626cbおよびインバータ1626ccがなくなった点、およ
びテストモードデコード回路1626bにテストモード設定
信号TEST3を発生するインバータ1626bc、NAND回路1626b
dおよびインバータ1626beが新たに設けられた点であ
る。
【０１４４】図28はこの実施例4のDRAMの半導体チップ
上のレイアウトを示す簡略化された平面図であり、図28
において図26に示された実施例3のDRAMの平面図と異な
る点は、テスト回路15が移動した点、このテスト回路15
にテストモードデコード回路1626bが含まれておらず、
回路構成の変わったテストモードデコード回路1626bが
テスト回路15とは別に設けられている点、テストモード
設定信号TEST3を受ける内部回路1150が半導体チップ10
のS側に移動した点、これに伴い回路構成が変わったロ
ーカルテストモードデコード回路1626cがテストモード
設定信号TEST3を出力せず、代わりに回路構成が変わっ
たと共にテスト回路15と別になったローカルテストモー
ド1626bがこのテストモード設定信号TEST3を出力してい
る点、および基準電位Vref を伝達する基準電位配線14
がテストモードデコード回路1626bのS側で、図26に示さ
れたようにテストモード設定信号配線13fおよび13hによ
り隣接かつ並行して挟まれるのではなく、テストモード
設定信号配線13dおよび内部電源電位intVCCまたは接地
電位GNDを伝達する電源線17により隣接かつ並行して挟
まれてシールドされている点で異なる。
【０１４５】そして、半導体チップ10のS側に配置され
た内部回路1150,117に２つのテストモード設定信号TEST
3,TEST6Sを伝達するのに、エンコードした形にして3本
のエンコード信号配線13j,13k,13mで伝達するのは配線
領域が増大するため、テストモードデコード回路1626b
を内部回路1150,117よりもエンコード信号発生回路1625
を含むテスト回路15よりに設けて早めにデコードして、
2本のテストモード設定信号配線13d,13hによってテスト
モード設定信号TEST3,TEST6Sを伝達している。
【０１４６】以上のようにこの実施例4のDRAMにおいて
も実施例3のDRAMと同様の効果を奏し、また、テストモ
ードデコード回路1626bを内部回路1150,117よりもテス
ト回路15よりに設けているので、テストモード設定信号
TEST3,TEST6Sを伝達するための配線領域の増大を抑制で
きる。なお実施例1〜4ではロウデコーダを中央帯に配置
した例を示したが、中央帯と反対側に配置しても本発明
の目的は達成される。またテストモード設定回路をパッ
ドの横に配置した例を示したが、パッド間に配置しても
構わない。
【０１４７】
【発明の効果】請求項１に係る発明においては、第２の
テストモードに要するテスト時間を短縮することができ
るという効果がある。
【０１４８】請求項２に係る発明においては、請求項１
に係る発明の効果に加え、間違って第２のテストモード
に設定されることがないという効果がある。
【０１４９】請求項３に係る発明においては、請求項２
に係る発明の効果に加え、消費電力の増大を抑制できる
という効果がある。
【０１５０】請求項４に係る発明においては、請求項１
に係る発明の効果に加え、正確な状態検出信号を出力す
ることができるという効果がある。
【０１５１】請求項５に係る発明においては、少ない配
線領域でテストモード設定信号を伝達することができる
という効果がある。
【０１５２】請求項６に係る発明においては、請求項５
に係る発明の効果に加え、複数のパッドが配置されてチ
ップ中央帯で配線を通す領域が狭い半導体装置でも多く
のテストモードを設定可能にできるという効果がある。
【０１５３】請求項７に係る発明においては、請求項５
または請求項６に係る発明の効果に加え、第２のテスト
モードに要するテスト時間を短縮することができるとい
う効果がある。
【０１５４】請求項８に係る発明においては、請求項５
または請求項６に係る発明の効果に加え、限られたエン
コード信号配線でより多くのテストモード設定信号を伝
達できるという効果がある。
【０１５５】請求項９に係る発明においては、請求項５
または請求項６に係る発明の効果に加え、第１のローカ
ルデコード回路によりテストモードエンコード信号がデ
コードされていくつかのテストモード設定信号が出力さ
れ、第２のローカルデコード回路が出力するテストモー
ド設定信号の数がテストモードエンコード信号よりも少
なくなった場合に、テストモード設定信号を伝達するた
めの配線領域の増大を抑制できるという効果がある。
【０１５６】請求項１０に係る発明においては、請求項
５または請求項６に係る発明の効果に加え、第１のロー
カルデコード回路によりテストモードエンコード信号が
デコードされていくつかのテストモード設定信号が出力
されても、第２のローカルデコード回路が出力するテス
トモード設定信号の数がテストモードエンコード信号の
数以上ある場合に、テストモード設定信号を伝達するた
めの配線領域の増大を抑制できるという効果がある。
【０１５７】請求項１１に係る発明においては、信号線
に隣接かつ並行にシールド線を設ける必要がなくなると
いう効果がある。
【０１５８】請求項１２に係る発明においては、請求項
１１に係る発明の効果に加え、信号線の両側共にシール
ド線を設ける必要がなくなるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施例１のDRAMのブロック図であ
る。
【図２】 この発明の実施例１のDRAMの動作を示すタイ
ミング図である。
【図３】 この発明の実施例１のDRAMの内部電源電位発
生回路の回路図である。
【図４】 この発明の実施例１のDRAMのテストモード設
定回路の回路図である。
【図５】 この発明の実施例１のDRAMのテストモード設
定回路におけるタイミング検出回路の回路図である。
【図６】 この発明の実施例１のDRAMのテストモード設
定回路におけるテストグループ検出回路の回路図であ
る。
【図７】 この発明の実施例１のDRAMのテストモード設
定回路におけるテストモード設定信号発生回路のブロッ
ク図である。
【図８】 この発明の実施例１のDRAMのテストモード設
定信号発生回路におけるアドレスキーラッチ回路の回路
図である。
【図９】 この発明の実施例１のDRAMのテストモード設
定信号発生回路におけるアドレスキープリデコーダの回
路図である。
【図１０】 この発明の実施例１のDRAMのテストモード
設定信号発生回路におけるアドレスキーメインデコーダ
の回路図である。
【図１１】 この発明の実施例１のDRAMのテストモード
設定信号発生回路におけるバッファの回路図である。
【図１２】 この発明の実施例１のDRAMが形成された半
導体チップの簡略化された平面図である。
【図１３】 この発明の実施例１のDRAMのテストモード
設定信号配線を含む簡略化された断面図である。
【図１４】 この発明の実施例１のDRAMのテストモード
設定回路の動作を示すタイミング図である。
【図１５】 この発明の実施例１のDRAMのテストモード
設定回路の動作を示すタイミング図である。
【図１６】 この発明の実施例１のDRAMのテストモード
設定回路の動作を示すタイミング図である。
【図１７】 この発明の実施例１のDRAMのテストモード
設定回路の動作を示すタイミング図である。
【図１８】 この発明の実施例１のDRAMのアドレスキー
とテストモードとの関係を示す図である。
【図１９】 この発明の実施例２のDRAMのテストモード
設定回路におけるテストモード設定信号発生回路のブロ
ック図である。
【図２０】 この発明の実施例２のDRAMのテストモード
設定信号発生回路におけるバッファの回路図である。
【図２１】 この発明の実施例２のDRAMのテストモード
設定信号発生回路におけるエンコード信号発生回路の回
路図である。
【図２２】 この発明の実施例２のDRAMのテストモード
設定信号発生回路におけるテストモードデコード回路群
の回路図である。
【図２３】 この発明の実施例２のDRAMが形成された半
導体チップの簡略化された平面図である。
【図２４】 この発明の実施例２のDRAMのテストモード
エンコード信号とテストモードとの関係を示す回路図で
ある。
【図２５】 この発明の実施例３のDRAMのテストモード
設定信号発生回路におけるテストモードデコード回路群
の回路図である。
【図２６】 この発明の実施例３のDRAMが形成された半
導体チップの簡略化された平面図である。
【図２７】 この発明の実施例４のDRAMのテストモード
設定信号発生回路におけるテストモードデコード回路群
の回路図である。
【図２８】 この発明の実施例４のDRAMが形成された半
導体チップの簡略化された平面図である。
【図２９】 従来のテストモード設定回路の回路図であ
る。
【符号の説明】
10 半導体チップ、 11 パッド、 12 チップ中
央帯 13d,13f,13g,13h,13i テストモード設定信号配線 13j,13k,13m エンコード信号配線、 14 基準電位
線 116,120,410,1130,1140,1150 内部回路 1600 テストモード設定回路 1610 状態検出回路 1612a スーパーＨレベル検出回路、 1612af プル
アップ回路 1612ah 負荷回路 1612b スーパーＨレベル検出回路、 1612bf プル
アップ回路 1612bh 負荷回路 1612c テストグループ検出信号発生回路 1612ca テストグループ検出補助回路 1612cb テストグループ検出信号制御回路 1620 テストモード設定信号発生回路 1623 アドレスキーメインデコーダ 1625 エンコード信号発生回路 1626a テストモードデコード回路 1626c,1626d ローカルテストモードデコード回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力信号を受け、この第１の入力
    信号の状態に応じた状態検出信号を出力する状態検出回
    路と、 上記状態検出信号を受け、上記第１の入力信号が第１の
    状態であることをこの状態検出信号が示すと活性化レベ
    ルとされ、マルチビットテストモードの設定をおこなう
    第１のテストモード設定信号と、上記第１の入力信号が
    上記第１の状態と異なる第２の状態であることを上記状
    態検出信号が示すと第２の入力信号に応じて活性化レベ
    ルとされる第２のテストモード設定信号とを出力し、上
    記第１の入力信号が上記第２の状態であることを上記状
    態検出信号が示し、上記第２の入力信号が第３の状態で
    あると上記第１のテストモード設定信号および上記第２
    のテストモード設定信号を共に活性化レベルとするテス
    トモード設定信号発生回路とを有するテストモード設定
    回路を備える半導体装置。
  2. 【請求項２】 第１の入力信号は第１の信号、第２の信
    号および複数の制御信号を含み、 状態検出回路は、上記複数の制御信号が所定のタイミン
    グで入力され、かつ上記第１の信号が通常使用されるＨ
    レベルよりも高いスーパーＨレベルで、上記第２の信号
    が通常使用されるＨレベルのときに状態検出信号を第１
    の入力信号が第２の状態であることを示すものとする請
    求項１記載の半導体装置。
  3. 【請求項３】 状態検出回路は、第１の信号を受ける第
    １の信号ノードとスーパーＨレベル検出信号が出力され
    るスーパーＨレベル検出信号出力ノードとの間に接続さ
    れ、上記第１の信号がスーパーＨレベルのときにＨレベ
    ルの電位を上記スーパーＨレベル検出信号出力ノードに
    与えるプルアップ回路を有するスーパーＨレベル検出回
    路と、 上記制御信号、上記スーパーＨレベル検出信号および上
    記第２の信号に応じて状態検出信号を出力する状態検出
    信号発生回路とを備え、 第２の入力信号は通常使用されるＨレベルおよびＬレベ
    ルを有する複数の信号を含む請求項２記載の半導体装
    置。
  4. 【請求項４】 第１の入力信号は、複数の制御信号およ
    び補助信号を含み、 状態検出回路は、上記第１の入力信号が第２の状態のと
    きのタイミングで上記複数の制御信号が入力されると活
    性化レベルとなるタイミング検出信号を出力するタイミ
    ング検出回路と、上記補助信号に応じた検出補助信号を
    出力する検出補助回路と、上記タイミング検出信号およ
    び上記検出補助信号を受けて状態検出信号を出力し、上
    記第１の入力信号が第２の状態のときの状態であること
    を上記検出補助信号が示し、かつ上記タイミング検出信
    号が活性化レベルであると上記状態検出信号を第１の入
    力信号が第２の状態であることを示すものとする状態検
    出信号制御回路とを有する請求項１記載の半導体装置。
  5. 【請求項５】 半導体チップに設けられ、この半導体チ
    ップに入力される入力信号の状態に応じた複数のテスト
    モードエンコード信号を出力するエンコード信号発生回
    路と、上記半導体チップに設けられ、それぞれが上記エ
    ンコード信号発生回路からの各テストモードエンコード
    信号を伝達し、少なくとも一部が第１の方向に延びて配
    置される複数のエンコード信号配線と、上記半導体チッ
    プの上記エンコード信号発生回路よりも上記第１の方向
    側に設けられ、上記複数のエンコード信号配線からテス
    トモードエンコード信号を受け、このテストモードクロ
    ック信号の数よりも多く、上記テストモードエンコード
    信号に応じた複数のテストモード設定信号を出力するテ
    ストモードデコード回路とを有するテストモード設定回
    路、および上記半導体チップの上記エンコード信号発生
    回路よりも上記第１の方向側に設けられ、上記テストモ
    ードデコード回路からの各テストモード設定信号を受
    け、このテストモード設定信号に応じて所定のテスト動
    作を行う複数の内部回路を備える半導体装置。
  6. 【請求項６】 半導体チップの一辺の中央に位置し、こ
    の一辺と隣り合った他辺方向に延在するチップ中央帯に
    上記他辺方向に沿って配置される複数のパッドをさらに
    有し、 エンコード信号配線は、上記チップ中央帯に設けられる
    請求項５記載の半導体装置。
  7. 【請求項７】 入力信号は、第１の入力信号および第２
    の入力信号を含み、 テストモード設定回路は、上記第１の入力信号を受けて
    この第１の入力信号の状態に応じた状態検出信号を出力
    する状態検出回路と、上記状態検出信号を受け、上記第
    １の入力信号が第１の状態であることをこの状態検出信
    号が示すと活性化レベルとされるマルチビットテストモ
    ード設定信号を出力し、上記第１の入力信号が上記第１
    の状態と異なる第２の状態であることを上記状態検出信
    号が示すと上記第２の入力信号に応じた入力デコード信
    号をエンコード信号発生回路に与えることで、テストモ
    ードデコード回路から出力されるテストモード設定信号
    のうち少なくとも１つを活性化レベルにさせ、上記第１
    の入力信号が上記第２の状態であることを上記状態検出
    信号が示し、上記第２の入力信号が第３の状態であると
    上記マルチビットテストモード設定信号を活性化レベル
    とすると共に第２の入力信号に応じた入力デコード信号
    をエンコード信号発生回路に与えることで、テストモー
    ドデコード回路から出力されるテストモード設定信号の
    うち少なくとも１つを活性化レベルにさせる入力デコー
    ダとをさらに有する請求項５または請求項６記載の半導
    体装置。
  8. 【請求項８】 テストモード設定回路は、入力信号に応
    じた第１のテストモード設定信号および入力デコード信
    号を出力し、この入力デコード信号をエンコード信号発
    生回路に与え、上記入力信号が所定の状態のときに上記
    第１のテストモード設定信号およびテストモードデコー
    ド回路から出力されるテストモード設定信号のうち少な
    くとも１つを共に活性化レベルにさせる入力デコーダを
    さらに有する請求項５または請求項６記載の半導体装
    置。
  9. 【請求項９】 テストモードデコード回路は複数のエン
    コード信号配線からテストモードエンコード信号を受
    け、このテストモードエンコード信号に応じたテストモ
    ード設定信号を出力する第１のローカルテストモードデ
    コード回路と、上記複数のエンコード信号配線からテス
    トモードエンコード信号を受け、このテストモードエン
    コード信号に応じて上記エンコード信号配線よりも少な
    い数のテストモード設定信号を出力し、このテストモー
    ド設定信号に対応した内部回路よりも上記第１のローカ
    ルテストモードデコード回路よりに設けられた第２のロ
    ーカルテストモードデコード回路を有する請求項５また
    は請求項６記載の半導体装置。
  10. 【請求項１０】 テストモードデコード回路は複数のエ
    ンコード信号配線からテストモードエンコード信号を受
    け、このテストモードエンコード信号に応じたテストモ
    ード設定信号を出力する第１のローカルテストモードデ
    コード回路と、上記複数のエンコード信号配線からテス
    トモードエンコード信号を受け、このテストモードエン
    コード信号に応じて上記エンコード信号配線以上のテス
    トモード設定信号を出力し、上記第１のローカルテスト
    モードデコード回路よりもこのテストモード設定信号に
    対応した内部回路よりに設けられた第２のローカルテス
    トモードデコード回路を有する請求項５または請求項６
    記載の半導体装置。
  11. 【請求項１１】 入力信号を受け、この入力信号に応じ
    たテストモードクロックを出力するテストモードクロッ
    ク発生回路、 上記テストモードクロックを伝達するテストモードクロ
    ック配線、および上記テストモードクロック配線と同じ
    配線層に形成され、上記テストモードクロック配線に少
    なくとも一部が隣接かつ並行して設けられる信号線を備
    える半導体装置。
  12. 【請求項１２】 信号線は、テストモードクロック配線
    に少なくとも一部が隣接かつ並行して挟まれて設けられ
    る請求項１１記載の半導体装置。
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