KR100381805B1

KR100381805B1 - 적은 수의 테스트 핀에 의해 테스트 가능한 반도체 기억장치

Info

Publication number: KR100381805B1
Application number: KR10-2001-0018118A
Authority: KR
Inventors: 호소다마사히로
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-08-10
Filing date: 2001-04-06
Publication date: 2003-04-26
Also published as: TW504699B; US6424587B1; KR20020013697A; US20020036938A1; JP2002056696A

Abstract

본 발명에 의하면, 반도체 기억 장치는 내부 회로(20)를 구비한다. 내부 회로(20)는 커맨드 사용자 인터페이스(21)와, 논리 회로(22)와, 패드(23)를 포함한다. 커맨드 사용자 인터페이스(21)는, 외부에서의 고정 커맨드에 근거하여, H 레벨 또는 L 레벨의 신호 A, B를 출력한다. 논리 회로(22)는, H 레벨의 신호 A 및 L 레벨의 신호 B가 입력되면, 패드(23)로부터의 신호에 무관하게 H 레벨의 고정 논리 신호 KCA를 출력하여, L 레벨의 신호 A 및 H 레벨의 신호 B가 입력되면, 패드(23)로부터의 신호에 무관하게 L 레벨의 고정 논리 신호 KCA를 출력한다. 그 결과, 테스트 장치의 테스트 핀이 반도체 기억 장치의 어드레스 핀 또는 데이터 핀보다도 적은 경우에도 품질을 유지한 테스트할 수 있다.

Description

적은 수의 테스트 핀에 의해 테스트 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE THAT IS TESTED EVEN WITH FEWER TEST PINS}

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 테스트 장치의 테스트 핀이 반도체 기억 장치의 어드레스 핀 또는 데이터 핀보다도 적은 경우에도 품질을 유지한 테스트가 가능한 반도체 기억 장치에 관한 것이다.

반도체 기억 장치의 테스트를 행하는 경우, 반도체 기억 장치를 테스트 장치에 접속하여 데이터의 기록 및 데이터의 판독을 실행한다. 그리고, 판독한 데이터가 기록 데이터와 일치하는지 여부에 따라서 반도체 기억 장치의 불량 또는 양호를 판정한다.

이 테스트시에 있어서의 데이터의 기록 및 데이터의 판독에 있어서도, 통상사용시와 마찬가지로 어드레스 신호가 외부로부터 반도체 기억 장치로 입력되고, 어드레스 신호에 의해서 선택적으로 활성화하는 워드선과 비트선쌍이 지정된다. 그리고, 활성화된 워드선과 비트선쌍에 접속된 메모리 셀에 데이터의 기록 및 판독이 실행된다.

따라서, 종래의 반도체 기억 장치에 있어서는, 어드레스 핀의 수를 테스트 장치로부터의 테스트 핀의 수에 일치시켜 테스트가 실행되고 있었다.

그러나, 반도체 기억 장치는 고용량화와 동시에 핀 수가 증가하는 경향에 있다. 예를 들면, 총핀수가 48핀, 그 중 어드레스 핀이 20핀인 반도체 기억 장치가 개발되어 있고, 이후에 총핀수가 52핀, 그 중 어드레스 핀이 21핀인 반도체 기억 장치가 개발되어 있다. 따라서, 테스트 장치는, 반도체 기억 장치의 어드레스 핀과 접속하는 테스트 핀을 20핀밖에 갖고 있지 않아, 새롭게 개발된 21핀의 어드레스 핀을 갖는 반도체 기억 장치를 테스트 장치에 장착하더라도 어드레스 신호를 반도체 기억 장치에 입력할 수 없어, 장착된 반도체 기억 장치의 테스트를 실행할 수 없다는 문제가 있었다.

또한, 이 문제는 어드레스 핀뿐만 아니라, 데이터의 입출력을 실행하기 위한 데이터 핀에 대해서도, 마찬가지로 발생하는 문제이다.

따라서, 본 발명의 목적은, 테스트 장치의 테스트 핀이 반도체 기억 장치의 어드레스 핀 또는 데이터 핀보다도 적은 경우에도 품질을 유지한 테스트가 가능한반도체 기억 장치를 제공하는 것이다.

도 1은 실시예 1에 따른 반도체 기억 장치의 개략 블럭도,

도 2는 도 1에 나타내는 반도체 기억 장치에 있어서의 내부 회로의 블럭도 및 회로도,

도 3은 도 2에 나타내는 커맨드 사용자 인터페이스의 회로도,

도 4는 도 2에 나타내는 내부 회로의 패드 부분의 회로도,

도 5는 도 2에 나타내는 내부 회로에 있어서의 신호의 타이밍도,

도 6은 도 1에 나타내는 반도체 기억 장치에 있어서의 내부 회로의 다른 블럭도 및 회로도,

도 7은 도 1에 나타내는 반도체 기억 장치에 있어서의 내부 회로의 또한 다른 블럭도 및 회로도,

도 8은 실시예 2에 따른 반도체 기억 장치의 개략 블럭도,

도 9는 도 8에 나타내는 반도체 기억 장치의 워드 구성 전환 신호 생성 회로의 회로도,

도 10은 도 9에 나타내는 워드 구성 전환 신호 생성 회로의 커맨드 사용자인터페이스의 회로도,

도 11은 도 9에 나타내는 워드 구성 전환 신호 생성 회로에 있어서의 신호의 타이밍도,

도 12는 도 8에 나타내는 반도체 기억 장치의 워드 구성 전환 회로의 동작을 설명하기 위한 평면도,

도 13은 도 8에 나타내는 반도체 기억 장치의 워드 구성 전환 회로의 다른 동작을 설명하기 위한 평면도.

도면의 주요 부분에 대한 부호의 설명

10 : 입출력 인터페이스 회로 20 : 내부 회로

21, 21A, 21B, 1200 : 커맨드 사용자 인터페이스

22, 24, 210, 231∼23n-m, 1210, 1220 : 논리 회로

23, 25, 241∼24n-m : 패드 30 : 행 디코더

40 : 워드선 드라이버 50 : 기록 드라이버

60, 600∼603 : 프리 앰프 70 : 열 디코더

70A, 700∼703 : 기록 드라이버 80 : 입출력 I/O

90 : 센스 앰프 100 : 반도체 기억 장치

110 : 메모리 셀 어레이 111 : 메모리 셀

120 : 워드 구성 전환 신호 생성 회로

130 : 워드 구성 전환 회로 140∼147 : 단자

150 : 입출력 회로

131, 133, 135, 211, 213, 215, 252, 1221, 1223 : P채널 MOS 트랜지스터

132, 134, 136, 212, 214, 216, 251, 1222, 1224 : N채널 MOS 트랜지스터

217, 1225 : 전원 노드 218, 253, 1226 : 접지 노드

221∼223, 1211, 1212 : NOR 게이트

224∼226, 1213, 1214 : 인버터 220, 1230 : 커맨드 해독 회로

254 : 출력 노드 2101∼210n-m : 커맨드 인터페이스

1310, 1320, 1330 : 데이터 버스 전환 회로

본 발명에 따른 반도체 기억 장치는, n(n은 자연수)개의 어드레스 신호를 입력하기 위한 n개의 입출력 단자와, 어드레스 신호를 제 1 또는 제 2 논리로 고정하기 위한 고정 커맨드를 입력하는 커맨드 단자와, 복수의 메모리 셀과, 복수의 메모리 셀에 대응하여 마련된 복수의 비트선과, 복수의 메모리 셀에 대응하여 마련된 복수의 워드선과, 테스트 모드로의 엔트리에 따라 n개의 입출력 단자중, m(m은 n-m≥1을 만족하는 자연수)개의 입출력 단자를 거쳐서 m개의 어드레스 신호를 입력하여, 고정 커맨드에 근거해서 n-m개의 어드레스 신호 각각을 제 1 논리로 고정한 n-m개의 제 1 논리 신호 또는 n-m개의 어드레스 신호의 각각을 제 2 논리로 고정한 n-m개의 제 2 논리 신호를 생성하고, m개의 어드레스 신호와 n-m개의 제 1 또는 제 2 논리 신호로 이루어지는 n개의 내부 어드레스 신호를 출력하는 내부 회로와, n개의 내부 어드레스 신호에 근거하여, 복수의 비트선의 각각 또는 복수의 워드선의 각각을 활성화하기 위한 어드레스 신호를 디코드하는 행/열 디코더를 구비한다.

본 발명에 따른 반도체 기억 장치는, 테스트 모드로의 이행에 따라 고정 커맨드가 입력됨과 동시에, 통상 사용시보다도 적은 수의 어드레스 신호가 입력된다. 그렇게 하면, 내부 회로는, 입력되지 않은 어드레스 신호를 제 1 논리로 고정하는 제 1 논리 신호 또는 제 2 논리로 고정하는 제 2 논리 신호를 생성하여, 입력된 어드레스 신호와 함께 행/열 디코더로 출력한다. 즉, 내부 회로는, 입력되지 않은어드레스 신호 대신에 제 1 또는 제 2 논리로 고정된 제 1 또는 제 2 논리 신호를 생성함으로써 입력되지 않은 어드레스 신호를 실질적으로 생성하여 행/열 디코더로 출력한다. 그리고, 행/열 디코더는, 입력된 어드레스 신호와 제 1 또는 제 2 논리 신호에 근거하여, 복수의 메모리 셀에 데이터를 입출력하기 위한 워드선 또는 비트선을 선택하는 행 어드레스 또는 열 어드레스를 디코드한다.

따라서, 본 발명에 의하면, 통상 사용시보다도 적은 어드레스 신호를 테스트시에 입력하여 모든 메모리 셀에 대해서 테스트를 실행할 수 있다. 그 결과, 테스트 장치의 입출력선이 반도체 기억 장치의 어드레스 핀보다도 적어지더라도, 모든 메모리 셀에 대해서 데이터의 입출력 테스트를 실행할 수 있다.

바람직하게는, 반도체 기억 장치의 내부 회로는, 고정 커맨드에 근거하여 n개의 어드레스 신호중 n-m개의 상위 어드레스 신호에 대해서 n-m개의 제 1 또는 제 2 논리 신호를 생성한다.

반도체 기억 장치는 n개의 어드레스 신호중 하위의 어드레스 신호인 m개의 어드레스 신호가 입력된다. 그리고, 내부 회로는, 입력되지 않은 n-m개의 상위의 어드레스 신호에 대해서 제 1 또는 제 2 논리 신호를 생성하여, 실질적으로 통상 사용시와 동일한 개수의 어드레스 신호를 행/열 디코더로 출력해서 테스트가 실행된다.

따라서, 본 발명에 의하면, 반도체 기억 장치의 고용량화에 따라 새롭게 어드레스 핀이 증가하더라도, 종래의 어드레스 핀과 동일한 개수의 어드레스 핀을 이용하여 반도체 기억 장치의 테스트를 실행할 수 있다.

바람직하게는, 반도체 기억 장치의 내부 회로는, 고정 커맨드에 근거하여, n-m쌍의 제 3 및 제 4 논리 신호를 생성하는 인터페이스 회로와, 한 쌍의 제 3 및 제 4 논리 신호를 입력하며, 제 3 논리 신호가 제 1 논리이고, 또한 상기 제 4 논리 신호가 제 2 논리와 제 1 논리 신호를 생성하며, 제 3 논리 신호가 제 2 논리이고, 또한 제 4 논리 신호가 제 1 논리와 제 2 논리 신호를 생성하는 n-m개의 논리 회로를 포함한다.

인터페이스 회로는, 고정 커맨드가 입력되면, 제 3 및 제 4 논리 신호를 1쌍의 논리 신호로서 생성한다. 그리고, 논리 회로는, 제 3 및 제 4 논리 신호중 어느 하나 한쪽이 제 1 논리와 제 1 또는 제 2 논리 신호를 생성한다. 따라서, 본 발명에 의하면, 고정 커맨드를 입력함으로써 입력되지 않은 어드레스 신호를 실질적으로 생성할 수 있다.

바람직하게는, 내부 회로의 n-m개의 논리 회로의 각각은, n-m개의 어드레스 신호중 어느 하나의 어드레스 신호를 입력하기 위한 패드를 포함하며, 제 3 및 제 4 논리 신호가 제 2 논리이고, 또한 패드를 거쳐서 하나의 어드레스 신호가 입력되면, 하나의 어드레스 신호를 그대로 출력한다.

테스트 장치의 입출력선이 증가하여 테스트 장치로부터 입력되는 어드레스 신호가 증가하면, 내부 회로는, 어드레스 신호를 제 1 또는 제 2 논리로 고정하는 제 1 또는 제 2 논리 신호를 생성하지 않고서, 새롭게 입력 가능하게 된 어드레스 신호를 그대로 출력한다. 따라서, 본 발명에 의하면, 입출력선의 수가 다른 복수의 테스트 장치에 의해서 동일한 품질의 테스트를 실행할 수 있다.

또한, 본 발명에 따른 반도체 기억 장치는, 제 1 워드 구성 또는 제 1 워드 구성과 다른 제 2 워드 구성에 의해서 동작하는 반도체 기억 장치로서, 고정 커맨드를 입력하기 위한 입출력 단자와, 복수의 메모리 셀과, 고정 커맨드에 근거하여, 워드 구성을 제 1 워드 구성으로 전환하기 위한 제 1 워드 구성 전환 신호와, 워드 구성을 제 2 워드 구성으로 전환하기 위한 제 2 워드 구성 전환 신호를 생성하는 워드 구성 전환 신호 생성 회로와, 제 1 또는 제 2 워드 구성 전환 신호에 근거하여, 워드 구성을 제 1 또는 제 2 워드 구성으로 전환하여 데이터를 복수의 메모리 셀에 입출력하는 입출력 회로를 구비한다.

본 발명에 따른 반도체 기억 장치는, 고정 커맨드가 입력되면, 워드 구성 전환 신호 생성 회로는, 제 1 워드 구성으로 전환하기 위한 제 1 워드 구성 전환 신호 또는 제 2 워드 구성으로 전환하기 위한 제 2 워드 구성 전환 신호를 생성한다. 즉, 외부로부터 워드 구성을 전환하기 위한 커맨드를 입력하지 않고서, 반도체 기억 장치의 내부에 있어서 워드 구성을 전환하기 위한 제 1 및 제 2 워드 구성 전환 신호가 생성된다. 그리고, 입출력 회로는 생성된 제 1 또는 제 2 워드 구성 전환 신호에 근거하여 워드 구성을 전환해서 복수의 메모리 셀에 데이터를 입출력한다.

따라서, 본 발명에 의하면, 워드 구성을 전환하기 위한 커맨드용 입출력 단자를 마련하지 않고서 반도체 기억 장치의 워드 구성을 전환할 수 있다. 또한, 테스트 모드시에 워드 구성을 적게 하는 고정 커맨드를 반도체 기억 장치로 입력함으로써 통상 사용시보다도 적은 입출력 단자에 의해서 테스트를 실행할 수 있다.

바람직하게는, 반도체 기억 장치의 워드 구성 전환 신호 생성 회로는, 고정커맨드에 근거하여 제 1 및 제 2 논리 신호를 생성하는 인터페이스 회로와, 제 1 논리 신호가 제 1 논리이고, 또한, 제 2 논리 신호가 제 2 논리인 때 제 1 워드 구성 전환 신호를 생성하고, 제 1 논리 신호가 제 2 논리이고, 또한, 제 2 논리 신호가 제 1 논리인 때 제 2 워드 구성 전환 신호를 생성하는 논리 회로를 포함한다.

인터페이스 회로는, 고정 커맨드가 입력되면, 제 1 및 제 2 논리 신호를 생성한다. 그리고, 논리 회로는, 제 1 및 제 2 논리 신호중 어느 한 쪽이 제 1 논리인 때 제 1 또는 제 2 워드 구성 전환 신호를 생성한다.

따라서, 본 발명에 의하면, 고정 커맨드를 입력함으로써 워드 구성을 전환하기 위한 워드 구성 전환 신호를 반도체 기억 장치의 내부에서 생성할 수 있다. 그 결과, 워드 구성을 전환하기 위한 커맨드용 입출력 단자를 마련하지 않고서 반도체 기억 장치의 워드 구성을 전환할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

본 발명의 실시예에 대해서 도면을 참조하면서 상세히 설명한다. 또, 도면중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

(실시예 1)

도 1을 참조하면, 본 발명의 실시예 1에 따른 반도체 기억 장치(100)는, 입출력 인터페이스 회로(10)와, 내부 회로(20)와, 행 디코더(30)와, 워드선드라이버(40)와, 기록 드라이버(50)와, 프리 앰프(60)와, 열 디코더(70)와, 입출력 I/O(80)와, 센스 앰프(90) 및 메모리 셀 어레이(110)를 구비한다. 기록 드라이버(50), 프리 앰프(60) 및 입출력 I/O(80)는 입출력선 I/O에 의해서 접속되어 있다.

입출력 인터페이스 회로(10)는, 어드레스 신호, 데이터 및 커맨드 신호 등을 입출력 단자를 거쳐서 입력하고, 내부 회로(20) 및 기록 드라이버(50)로 출력함과 동시에, 프리 앰프(60)로부터의 데이터를 입출력 단자로 출력한다.

내부 회로(20)는, 통상 동작시, 입출력 인터페이스 회로(10)를 거쳐서 입력된 어드레스 신호 A0∼An-1을 행 디코더(30) 및 열 디코더(70)로 출력한다. 또한, 내부 회로(20)는, 테스트 모드시, 입출력 인터페이스 회로(10)를 거쳐서 고정 커맨드 KC, 및 통상 동작시보다도 적은 어드레스 신호 A0∼Am-1(m<n)이 입력되면, 후술하는 방법에 의해서, 입력되지 않은 어드레스 신호 Am∼An-1의 논리를 어느 한쪽에 고정한 n-m개의 고정 논리 신호 KCA를 생성하고, 그 생성한 고정 논리 신호 KCA와 어드레스 신호 A0∼Am-1로 이루어지는 내부 어드레스 신호 INAD를 행 디코더(30) 및 열 디코더(70)로 출력한다.

행 디코더(30)는, 내부 회로(20)로부터의 내부 어드레스 신호 INAD를 디코드하고, 그 디코드한 행 어드레스를 워드선 드라이버(40)로 출력한다. 워드선 드라이버(40)는 행 디코더(30)로부터의 행 어드레스에 대응하는 워드선 W1∼Wn을 활성화한다.

기록 드라이버(50)는, 메모리 셀로의 데이터의 기록시, 입출력 인터페이스회로(10)로부터의 데이터를 입출력 I/O(80)에 의해서 입출력선 I/O와 접속된 비트선쌍 BL1, /BL1∼BLm, /BLm으로 기록한다.

프리 앰프(60)는, 메모리 셀로부터의 데이터의 판독시, 입출력 I/O(80)에 의해서 입출력선 I/O와 접속된 비트선쌍 BL1, /BL1∼BLm, /BLm으로 출력되고, 센스 앰프(90)에 의해서 증폭된 데이터를 더 증폭하여 입출력 인터페이스 회로(10)로 출력한다.

열 디코더(70)는, 내부 회로(20)로부터의 내부 어드레스 신호 INAD를 디코드하고, 그 디코드한 열 어드레스를 입출력 I/O(80)로 출력한다. 입출력 I/O(80)는, 열 디코더(70)로부터의 열 어드레스에 의해서 선택된 비트선쌍 BL1, /BL1∼BLm, /BLm과 입출력선 I/O를 접속한다.

센스 앰프(90)는, 메모리 셀로부터의 데이터의 판독시, 선택된 비트선쌍 BL1, /BL1∼BLm, /BLm으로 출력된 데이터를 증폭한다. 메모리 셀 어레이(110)는 복수의 메모리 셀(111)과, 복수의 워드선 W1∼Wn과, 복수의 비트선쌍 BL1, /BL1∼BLm, /BLm으로 이루어진다.

L(논리 로우) 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS, L 레벨의 기록 인에이블 신호 /WE 및 특정 패턴의 어드레스 신호가 입력되면, 반도체 기억 장치(100)는 테스트 모드로 이행된다. 본 발명에 있어서는, 반도체 기억 장치(100)의 테스트를 실행하는 경우, 통상 사용시에 입력되는 어드레스 신호 A0∼An-1보다도 적은 어드레스 신호 A0∼Am-1이 입력된다. 즉, 반도체 기억 장치(100)의 어드레스 핀보다도 적은 테스트 핀을 갖는 테스트 장치를 이용하여 반도체 기억 장치(100)의 테스트를 실행한다.

도 2∼4를 참조하여, 테스트 장치의 테스트 핀이 반도체 기억 장치(100)의 어드레스 핀보다도 1개 적은 경우에 대해서 설명한다. 반도체 기억 장치(100)의 총핀수가 52핀이고, 그 중 21핀이 어드레스 신호 A0∼A20을 입력하기 위한 어드레스 핀으로 가정한다. 그리고, 테스트 장치의 테스트 핀을 20핀으로 가정한다.

도 2를 참조하면, 내부 회로(20)는 커맨드 사용자 인터페이스(21)와, 논리 회로(22) 및 패드(23)를 포함한다. 논리 회로(22)는 NOR 게이트(221∼223)와, 인버터(224∼226)로 이루어진다.

커맨드 사용자 인터페이스(21)는, 입출력 인터페이스 회로(10)를 거쳐서 입력된 고정 커맨드 KC에 근거하여, H(논리 하이) 레벨 또는 L 레벨의 신호 A, B를 생성하고, 그 생성한 신호 A, B를 논리 회로(22)로 출력한다. 고정 커맨드 KC는, 입력되지 않은 어드레스 신호 A20을 H 레벨 또는 L 레벨에 고정하고, 또는 패드(23)로부터 입력된 어드레스 신호를 그대로 출력하기 위한 커맨드이며, 예를 들면, 연속적으로 입력되는 8 비트의 커맨드 KC1∼KC3으로 이루어진다.

논리 회로(22)는, H 레벨의 신호 A 및 L 레벨의 신호 B, 또는 L 레벨의 신호 A 및 H 레벨의 신호 B가 입력되었을 때, 각각 H 레벨의 고정 논리 신호 KCA 또는 L 레벨의 고정 논리 신호 KCA를 출력한다. 또한, 논리 회로(22)는, L 레벨의 신호 A, B가 입력되었을 때, 패드(23)로부터 입력된 어드레스 신호 ADM을 그대로 출력한다.

패드(23)는, 후술하는 바와 같이, 테스트 모드시에 입력되지 않았던 어드레스 신호 A20을 고정하는 커맨드가 입력되면, 커맨드 사용자 인터페이스(21)로부터의 출력 신호 KS1에 근거하여 접지 노드와 접속되고, L 레벨의 신호를 논리 회로(22)로 출력한다. 또한, 패드(23)는, 어드레스 신호 A20을 고정하지 않은 커맨드가 입력되면, 커맨드 사용자 인터페이스(21)로부터의 출력 신호 KS1에 근거하여 어드레스 신호 A20용 어드레스 핀과 접속된다.

도 3을 참조하면, 커맨드 사용자 인터페이스(21)는 논리 회로(210)와, 커맨드 해독 회로(220)를 포함한다. 논리 회로(210)는 P채널 MOS 트랜지스터(211, 213, 215)와 N채널 MOS 트랜지스터(212, 214, 216)로 이루어진다. P채널 MOS 트랜지스터(211)와 N채널 MOS 트랜지스터(212)는, 전원 노드(217)와 접지 노드(218) 사이에 직렬로 접속되어, 인버터 IV1을 구성한다. 또한, P채널 M0S 트랜지스터(213)와 N채널 MOS 트랜지스터(214)는, 전원 노드(217)와 접지 노드(218) 사이에 직렬로 접속되어, 인버터 IV2를 구성한다.

P채널 MOS 트랜지스터(215)는, 인버터 IV1의 출력 단자와 인버터 IV2의 입력 단자 사이에 배치되고, 커맨드 해독 회로(220)로부터의 출력 신호 KS1을 게이트 단자에서 수신한다. 또한, N채널 MOS 트랜지스터(216)는, 인버터 IV1의 출력 단자와 인버터 IV2의 출력 단자 사이에 배치되고, 커맨드 해독 회로(220)의 출력 신호 KS1을 게이트 단자에서 수신한다. 또한, 인버터 IV1은, 커맨드 해독 회로(220)가 커맨드 KC2, 3을 해독하고, 그 해독 결과에 근거하여 출력하는 출력 신호 KS2가 입력된다.

커맨드 해독 회로(220)는, 고정 커맨드 KC중 커맨드 사용자 인터페이스(21)에 최초로 입력되는 커맨드 KC1을 수신하여, 커맨드 KC1의 해독 결과에 근거해서, H 레벨 또는 L 레벨의 출력 신호 KS1을 논리 회로(210)의 P채널 MOS 트랜지스터(215) 및 N채널 MOS 트랜지스터(216)와 패드(23)로 출력한다. 또한, 커맨드 해독 회로(220)는, 커맨드 KC2, 3을 수신하여, 커맨드 KC2, KC3의 해독 결과에 근거해서, H 레벨 또는 L 레벨의 출력 신호 KS2를 논리 회로(210)의 인버터 IV1로 출력한다.

커맨드 KC1로서, 어드레스 신호 A20을 H 레벨 또는 L 레벨로 고정하는 것을 나타내는 「00001111」 또는 어드레스 신호 A20을 H 레벨 또는 L 레벨에 고정하지 않는 것을 나타내는 「10101010」중 어느 하나가 커맨드 해독 회로(220)로 입력된다. 커맨드 해독 회로(220)는, 「00001111」의 커맨드 KC1이 입력되면, L 레벨의 출력 신호 KS1을 출력하고, 「10101010」의 커맨드 KC1이 입력되면, H 레벨의 출력 신호 KS1을 출력한다.

또한, 커맨드 KC1에 후속하여 입력되는 커맨드 KC2, 3은, 예컨대 「11001100」 또는 「00110011」로 이루어진다. 커맨드 해독 회로(220)는, 「11001100」의 패턴으로 이루어지는 커맨드 KC2, 3이 입력되면, L 레벨의 출력 신호 KS2를 출력하고, 「00110011」의 패턴으로 이루어지는 커맨드 KC2, 3이 입력되면, H 레벨의 출력 신호 KS2를 출력한다. 또, 8 비트의 패턴 「00001111」, 「10101010」, 「11001100」 및「00110011」은 예시이고, 그 이외의 패턴이더라도 무방하다.

논리 회로(210)는, 커맨드 해독 회로(220)로부터 L 레벨의 출력 신호 KS1이 입력되면, P채널 MOS 트랜지스터(215)가 온되고, N채널 MOS 트랜지스터(216)가 오프되어, 인버터 IV2가 인버터 IV1과 직렬로 접속된다. 그리고, 논리 회로(210)는, 커맨드 해독 회로(220)로부터 L 레벨의 출력 신호 KS2가 입력되면, H 레벨의 신호 A와 L 레벨의 신호 B를 출력하고, 커맨드 해독 회로(220)로부터 H 레벨의 출력 신호 KS2가 입력되면, L 레벨의 신호 A와 H 레벨의 신호 B를 출력한다.

또한, 논리 회로(210)는, 커맨드 해독 회로(220)로부터 H 레벨의 출력 신호 KS1이 입력되면, P채널 MOS 트랜지스터(215)가 오프되고, N채널 MOS 트랜지스터(216)가 온되어, 인버터 IV2가 불활성화된다. 그리고, 논리 회로(210)는, 커맨드 해독 회로(220)로부터 H 레벨의 출력 신호 KS2가 입력되면, L 레벨의 신호 A, B를 출력한다.

도 4를 참조하면, 패드(23)는 N채널 MOS 트랜지스터(251)와, P채널 MOS 트랜지스터(252) 및 출력 노드(254)로 이루어진다. N채널 MOS 트랜지스터(251) 및 P채널 MOS 트랜지스터(252)는 게이트 단자에 커맨드 사용자 인터페이스(21)의 커맨드 해독 회로(220)의 출력 신호 KS1을 수신한다. 그리고, 패드(23)는, H 레벨의 출력 신호 KS1이 입력되면, N채널 MOS 트랜지스터(251)가 온되고, P채널 MOS 트랜지스터(252)가 오프되어 어드레스 핀으로부터의 어드레스 신호 A20을 출력 노드(254)로부터 논리 회로(22)로 출력한다. 또한, 패드(23)는, L 레벨의 출력 신호 KS1이 입력되면, N채널 MOS 트랜지스터(251)가 오프되고, P채널 MOS 트랜지스터(252)가 온되어 접지 노드(253)로부터의 L 레벨의 신호를 출력 노드(254)로부터 논리 회로(22)로 출력한다.

도 2 및 도 5를 참조하면, 커맨드 사용자 인터페이스(21)가 H 레벨의 신호 A와 L 레벨의 신호 B를 출력하고, L 레벨의 출력 신호 KS1을 출력하면, 논리 회로(22)의 NOR 게이트(222)는 한쪽의 단자에 L 레벨의 신호가 입력된다. 그리고, NOR 게이트(221)는 L 레벨의 신호 C를 출력하고, 인버터(224)는 H 레벨의 신호 D를 출력한다. 그렇게 하면, NOR 게이트(222)는 H 레벨의 신호 D와, 패드(23)로부터의 L 레벨의 신호에 근거하여 L 레벨의 신호 E를 출력한다. 인버터(225, 226)는, 신호 E를 2회 반전하기 때문에, NOR 게이트(223)가 L 레벨의 신호 B와 L 레벨의 신호 E가 입력되고, H 레벨의 고정 논리 신호 KCA를 출력한다. 이에 따라, 어드레스 신호 A20을 H 레벨로 고정한 고정 논리 신호 KCA가 생성된다.

또한, 커맨드 사용자 인터페이스(21)가 L 레벨의 신호 A와 H 레벨의 신호 B를 출력하고, L 레벨의 출력 신호 KS1을 출력하면, 논리 회로(22)의 NOR 게이트(222)는 L 레벨의 신호가 한쪽의 단자에 입력된다. 그리고, NOR 게이트(221)는 L 레벨의 신호 C를 출력하고, 인버터(224)는 H 레벨의 신호 D를 출력한다. 그렇게 하면, NOR 게이트(222)는 H 레벨의 신호 D와 패드(23)로부터의 L 레벨의 신호에 근거하여 L 레벨의 신호 E를 출력한다. 인버터(225, 226)가 신호 E를 2회 반전하기 때문에, NOR 게이트(223)는, H 레벨의 신호 B와 L 레벨의 신호 E가 입력되어, L 레벨의 고정 논리 신호 KCA를 출력한다. 이에 따라, 어드레스 신호 A20을 L 레벨로 고정한 고정 논리 신호 KCA가 생성된다.

상기의 설명으로부터 분명한 바와 같이, 커맨드 사용자 인터페이스(21)가 신호 A, B중, 어느 한쪽이 H 레벨의 신호를 출력했을 때, 인버터(224)가 반드시 H 레벨의 신호 D를 출력하기 때문에, NOR 게이트(222)는, 패드(23)로부터 입력되는 신호의 논리 레벨에 관계없이 L 레벨의 신호 E를 출력한다. 따라서, 패드(23)가 어드레스 신호 A20용 어드레스 핀에 접속되어 있더라도, NOR 게이트(222)는 어드레스 신호 A20의 논리 레벨에 관계없이 L 레벨의 신호를 출력한다. 그 때문에, 커맨드 사용자 인터페이스(21)가, 어느 한쪽이 H 레벨인 신호 A, B를 출력할 때, 상술한 바와 같이 접지 노드(253)로부터의 L 레벨의 신호를 NOR 게이트(222)로 출력한다.

커맨드 사용자 인터페이스(21)가 L 레벨의 신호 A, B를 출력하고, H 레벨의 출력 신호 KS1을 출력하면, 패드(23)는 상술한 바와 같이 어드레스 신호 A20을 NOR 게이트(222)의 한쪽 단자로 출력한다. 또한, NOR 게이트(221)는 H 레벨의 신호 C를 출력하고, 인버터(224)는 L 레벨의 신호 D를 출력한다. 그렇게 하면, NOR 게이트(222)는, 어드레스 신호 A20이 L 레벨인 때에 H 레벨의 신호 E를 출력하고, 어드레스 신호 A20이 H 레벨인 때에 L 레벨의 신호 E를 출력한다. 즉, NOR 게이트(222)는 어드레스 신호 A20을 반전한 신호 E를 출력한다.

상술한 바와 같이, 인버터(225, 226)가 신호 E를 2회 반전한 신호를 출력하기 때문에, NOR 게이트(223)는 신호 B 및 신호 E가 입력된다. 그리고, 신호 E가 H 레벨인 때에 L 레벨의 신호 ADM을 출력하고, 신호 E가 L 레벨의 때에 H 레벨의 신호 ADM을 출력한다. 따라서, 논리 회로(22)는, L 레벨의 어드레스 신호 A20 →H 레벨의 신호 E →L 레벨의 신호 ADM, 또는 H 레벨의 어드레스 신호 A20 →H 레벨의 신호 E →L 레벨의 신호 ADM의 과정을 지나서 어드레스 신호 A20을 그대로 출력한다.

논리 회로(22)가 패드(23)로부터의 어드레스 신호 A20을 그대로 출력하는 구성을 구비하는 것은, 테스트 핀이 21핀인 테스트 장치를 사용할 수 있는 경우, 어드레스 신호 A20 대신에 고정 논리 신호 KCA를 생성하지 않고서, 어드레스 핀으로부터 입력된 어드레스 신호 A20을 그대로 테스트에 이용할 수 있도록 하기 위해서이다.

내부 회로(20)는, 상술한 바와 같이 고정 커맨드 KC에 근거하여, 어드레스 신호 A20 대신에 고정 논리 신호 KCA를 생성하고, 그 생성한 고정 논리 신호 KCA와, 어드레스 핀으로부터 입력된 어드레스 신호 A0∼A19를 합친 내부 어드레스 신호 INAD를 출력한다. 따라서, 내부 회로(20)는, 반도체 기억 장치(100)가 20핀의 테스트 장치에 의해서 테스트될 때, 어드레스 신호 A20 대신에 고정 논리 신호 KCA를 생성하고, 21핀의 테스트 장치에 의해서 테스트될 때, 고정 논리 신호 KCA를 생성하지 않고서 어드레스 신호 A20을 그대로 출력한다.

다시, 도 1을 참조하면, 반도체 기억 장치(100)가 테스트 모드로 이행되어, 테스트 장치로부터의 어드레스 신호 A0∼A19와 고정 커맨드 KC가 입력되면, 내부 회로(20)는 입출력 인터페이스(10)를 거쳐서 어드레스 신호 A0∼A19와 고정 커맨드 KC를 입력한다. 그리고, 내부 회로(20)는, 상술한 바와 같이 고정 커맨드 KC에 근거하여 어드레스 신호 A20을 H 레벨로 고정한 고정 논리 신호 KCA를 생성한다. 그리고, 내부 회로(20)는 어드레스 신호 A0∼A19와 H 레벨의 고정 논리 신호 KCA를 행 디코더(30) 및 열 디코더(70)로 출력한다.

행 디코더(30)는, 어드레스 신호 A0∼A19와 H 레벨의 고정 논리 신호 KCA에 근거하여, 어드레스 신호 A20을 H 레벨로 고정한 행 어드레스를 디코드하고, 그 디코드한 행 어드레스를 워드선 드라이버(40)로 출력한다. 워드선 드라이버(40)는 어드레스 신호 A20을 H 레벨에 고정한 행 어드레스에 대응하는 워드선 W1∼Wn을 활성화한다.

한편, 열 디코더(70)는, 어드레스 신호 A0∼A19와 H 레벨의 고정 논리 신호 KCA에 근거하여, 어드레스 신호 A20을 H 레벨로 고정한 열 어드레스를 디코드하고, 그 디코드한 열 어드레스를 입출력 I/O(80)로 출력한다. 입출력 I/O(80)는 어드레스 신호 A20을 H 레벨로 고정한 열 어드레스에 대응하는 비트선쌍 BL1, /BL1∼BLm, /BLm을 입출력선 I/O와 접속한다.

입출력 단자 DQ0∼DQp로부터 기록 데이터가 입력되면, 입출력 인터페이스 회로(10)는 기록 데이터를 기록 드라이버(50)로 출력한다. 그렇게 하면, 기록 드라이버(50)는 기록 데이터를 입출력선 I/O와 접속된 비트선쌍 BL1, /BL1∼BLm, /BLm으로 기록한다. 이에 따라, 워드선 W1∼Wn과 비트선쌍 BL1, /BL1∼BLm, /BLm에 의해서 활성화된 메모리 셀(111)에 데이터가 기록된다.

데이터가 기록된 후, 상기와 동일한 방법에 의해서, 행 디코더(30) 및 열 디코더(70)는 각각 어드레스 신호 A20이 H 레벨로 고정된 행 어드레스 및 열 어드레스를 디코드한다. 워드선 드라이버(40)는, 행 어드레스에 대응하는 워드선 W1∼Wn을 활성화하고, 입출력 I/O(80)는 열 어드레스에 대응하는 비트선쌍 BL1, /BL1∼BLm, /BLm을 입출력선 I/O와 접속한다. 그리고, 워드선 W1∼Wn과 비트선쌍 BL1, /BL1∼BLm, /BLm에 의해서 활성화된 메모리 셀(111)로부터 판독된 데이터는 센스 앰프(90)에 의해 증폭되어 입출력선 I/O로 출력된다. 프리 앰프(60)는 입출력선 I/0상의 판독 데이터를 더 증폭하여 입출력 인터페이스 회로(10)로 출력한다. 입출력 인터페이스 회로(10)는 판독 데이터를 입출력 단자 DQ0∼DQp를 거쳐서 외부로 출력한다. 테스트 장치는 입출력 단자 DQ0∼DQp로부터의 판독 데이터를 기록 데이터와 비교함으로써 각 메모리 셀(111)의 테스트를 실행한다.

이것에 의해서, 어드레스 신호 A20을 H 레벨로 고정하여, 데이터의 기록 및 판독에 의한 테스트가 종료된다.

다음에, 테스트 장치는 어드레스 신호 A20을 L 레벨로 고정하기 위한 커맨드 KC2, KC3을 반도체 기억 장치(100)로 출력한다. 그렇게 하면, 내부 회로(20)는, 입출력 인터페이스 회로(10)를 거쳐서 입력된 커맨드 KC2, KC3에 근거하여, 상술한 방법에 의해서 어드레스 신호 A20을 L 레벨로 고정한 고정 논리 신호 KCA를 생성한다. 그리고, 내부 회로(20)는 어드레스 신호 A0∼A19와 H 레벨의 고정 논리 신호 KCA를 행 디코더(30) 및 열 디코더(70)로 출력한다.

행 디코더(30)는 상술한 바와 같이 어드레스 신호 A20을 L 레벨로 고정한 행 어드레스를 디코드하고, 열 디코더(70)는 어드레스 신호 A20을 L 레벨로 고정한 열 어드레스를 디코드한다. 그 후에는, 상술한 방법에 의해서 각 메모리 셀로의 데이터의 기록 및 데이터의 판독에 의한 테스트가 실행된다.

상기의 테스트 방법에 의하면, 어드레스 핀으로부터 입력되지 않는 어드레스 신호 A20 대신에 H 레벨 및 L 레벨의 고정 논리 신호 KCA를 생성하고, 그 생성한 고정 논리 신호 KCA와 입력된 어드레스 신호 A0∼A19에 근거하여 행 어드레스 및 열 어드레스를 디코드한다. 따라서, 실질적으로는 어드레스 신호 A20을 반도체 기억 장치(100)의 내부에서 생성하고, 그 생성한 어드레스 신호와 입력된 어드레스 신호에 근거하여 행 어드레스 및 열 어드레스를 디코드한다.

반도체 기억 장치(100)의 테스트가 21핀의 테스트 장치에 의해서 실행될 때, 테스트 장치는 어드레스 신호 A0∼A20과, 어드레스 신호를 고정하지 않는 커맨드 KC1을 포함하는 고정 커맨드 KC를 반도체 기억 장치(100)로 출력한다. 그렇게 하면, 내부 회로(20)는 입출력 인터페이스 회로(10)를 거쳐서 어드레스 신호 A0∼A20과 고정 커맨드 KC를 입력하고, 상술한 방법에 의해서 어드레스 신호 A0∼A20을 행 디코더(30) 및 열 디코더(70)로 출력한다. 즉, 통상 사용시의 어드레스 신호 A0∼A20을 행 디코더(30) 및 열 디코더(70)로 출력한다. 그리고, 상술한 방법에 의해서 각 메모리 셀의 테스트가 실행된다.

도 6을 참조하여, 테스트 모드시에 2개의 어드레스 신호가 입력되지 않는 경우에 대해서 설명한다. 즉, 19핀의 테스트 장치를 이용하여 반도체 기억 장치(100)의 테스트를 실행하는 경우이다. 반도체 기억 장치(100)로 입력되지 않는 어드레스 신호를 어드레스 신호 A19, A20으로 가정한다. 이 경우, 반도체 기억 장치(100)는 내부 회로(20) 대신에 내부 회로(20A)를 구비한다. 내부 회로(20A)는 커맨드 사용자 인터페이스(21A)와, 논리 회로(22, 24) 및 패드(23, 25)를 포함한다. 패드(23)는 논리 회로(22)에 접속되어 있고, 패드(25)는 논리 회로(24)에 접속되어 있다.

커맨드 사용자 인터페이스(21A)는 2개의 커맨드 인터페이스로 이루어진다. 2개의 커맨드 인터페이스 각각은 도 3에 나타내는 논리 회로(210)와 커맨드 해독회로(220)로 이루어진다. 따라서, 2개의 커맨드 인터페이스의 각각은 도 2에 나타내는 커맨드 사용자 인터페이스(21)와 동일한 기능을 갖는다.

2개의 커맨드 인터페이스중 한쪽의 커맨드 인터페이스는 커맨드 KC1∼KC3에 근거하여 H 레벨 또는 L 레벨의 신호 A1, B1을 논리 회로(22)로 출력한다. 또한, 다른 쪽의 커맨드 인터페이스는 커맨드 KC1∼KC3에 근거하여 H 레벨 또는 L 레벨의 신호 A2, B2를 논리 회로(24)로 출력한다.

논리 회로(24)는 도 2에 나타내는 논리 회로(22)와 동일한 구성으로 이루어진다. 논리 회로(22)는 신호 A1, B1에 근거하여 상술한 방법에 의해서 H 레벨 또는 L 레벨로 고정된 고정 논리 신호 KCA1을 출력한다. 또한, 논리 회로(24)는 신호 A2, B2에 근거하여 상술한 방법에 의해서 H 레벨 또는 L 레벨로 고정된 고정 논리 신호 KCA2를 출력한다.

또한, 논리 회로(22, 24)는, 상술한 바와 같이 각각 패드(23, 25)가 어드레스 핀에 접속되었을 때는, 그 어드레스 핀으로부터 입력된 어드레스 신호 A19, A20을 그대로 출력하는 구성도 구비한다.

또한, 20핀의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트가 실행될 때, 논리 회로(24)는 패드(25)로부터 입력된 어드레스 신호 A19를 그대로 출력하고, 논리 회로(22)는 어드레스 신호 A20을 H 레벨 또는 L 레벨로 고정한 고정 논리 신호 KCA1을 출력한다.

이와 같이, 내부 회로(21A)는 테스트 장치의 테스트 핀의 수에 따라서, 그대로 출력하는 어드레스 신호의 수와 상반(相反)되는 수의 고정 논리 신호를 생성한다.

다시, 도 1을 참조하면, 19핀의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트를 실행하는 경우, 내부 회로(21A)는 어드레스 신호 A0∼A18과 고정 논리 신호 KCA1, KCA2를 행 디코더(30) 및 열 디코더(70)로 출력한다. 행 디코더(30)는, 어드레스 신호 A0∼A18과 고정 논리 신호 KCA1, KCA2에 근거하여, 어드레스 신호 A19가 H 레벨 또는 L 레벨로 고정되고, 어드레스 신호 A20이 H 레벨 또는 L 레벨로 고정된 행 어드레스를 디코드하여 워드선 드라이버(40)로 출력한다.

또한, 열 디코더(70)는, 어드레스 신호 A0∼A18과 고정 논리 신호 KCA1, KCA2에 근거하여, 어드레스 신호 A19가 H 레벨 또는 L 레벨로 고정되고, 어드레스 신호 A20이 H 레벨 또는 L 레벨로 고정된 열 어드레스를 디코드하여 입출력 I/O(80)로 출력한다.

그 후의 반도체 기억 장치(100)의 테스트 동작은 상술한 바와 같다.

또한, 20핀의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트를 실행하는 경우, 내부 회로(21A)는 어드레스 신호 A0∼A19와 고정 논리 신호 KCA2를 행 디코더(30) 및 열 디코더(70)로 출력한다. 행 디코더(30)는, 어드레스 신호 A0∼A19와 고정 논리 신호 KCA2에 근거하여, 어드레스 신호 A20이 H 레벨 또는 L 레벨로 고정된 행 어드레스를 디코드하여 워드선 드라이버(40)로 출력한다.

또한, 열 디코더(70)는, 어드레스 신호 A0∼A19와 고정 논리 신호 KCA2에 근거하여, 어드레스 신호 A20이 H 레벨 또는 L 레벨로 고정된 열 어드레스를 디코드하여 입출력 I/O(80)로 출력한다.

또한, 21핀의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트를 실행하는 경우, 내부 회로(21A)는 어드레스 신호 A0∼A20을 행 디코더(30) 및 열 디코더(70)로 출력한다. 행 디코더(30)는 어드레스 신호 A0∼A20에 근거하여 행 어드레스를 디코드해서 워드선 드라이버(40)로 출력한다.

또한, 열 디코더(70)는 어드레스 신호 A0∼A20에 근거하여 열 어드레스를 디코드해서 입출력 I/O(80)로 출력한다.

도 7을 참조하여, 어드레스 신호 A0∼An-1중 어드레스 신호 A0∼Am-1이 입력되고, 어드레스 신호 Am∼An-1이 입력되지 않는 경우에 대해서 설명한다. 즉, m(m은 n보다도 작은 자연수)개의 핀의 테스트 장치를 이용하여 반도체 기억 장치(100)의 테스트를 실행하는 경우이다. 이 경우, 반도체 기억 장치(100)는 내부 회로(20) 대신에 내부 회로(20B)를 구비한다. 내부 회로(20B)는 커맨드 사용자 인터페이스(21B)와, 논리 회로(231∼23n) 및 패드(241∼24n)를 포함한다. 패드(241∼24n) 각각은 각각 논리 회로(231∼23n-m)에 접속된다.

커맨드 사용자 인터페이스(21B)는 커맨드 인터페이스(2101∼210n-m)로 이루어진다. 커맨드 인터페이스(2101∼210n-m) 각각은, 도 3에 나타내는 논리 회로(210)와 커맨드 해독 회로(220)로 이루어진다.

논리 회로(231∼23n-m) 각각은 도 2에 나타내는 논리 회로(22)와 동일한 구성으로 이루어진다. 패드(241∼24n) 각각은 도 4에 나타내는 패드(23)와 동일한구성으로 이루어진다. 커맨드 인터페이스(2101∼210n-m) 각각은, 각각 패드(241∼24n)로 출력 신호 KS1을 출력한다.

논리 회로(231∼23n-m) 각각은, 어드레스 신호 Am∼An-1이 H 레벨 또는 L 레벨로 고정될 때, 상술한 방법에 의해서, 각각 고정 논리 신호 KCA1∼KCAn-m을 생성한다. 또한, 논리 회로(231∼23n-m) 각각은, 패드(241∼24n)가 어드레스 핀에 접속될 때, 각각 어드레스 신호 ADM1∼ADMn-m을 출력한다. 어드레스 신호 ADM1∼ADMn-m의 각각은 각각 어드레스 신호 Am∼An-1에 대응한다.

또한, m+1개의 핀 이상의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트가 실행될 때, 논리 회로(231∼23n-m)는 핀수에 따라 어드레스 신호를 H 레벨 또는 L 레벨로 고정한 고정 논리 신호 KCA1∼KCAn-m을 출력하는 논리 회로와, 패드(241∼24n)로부터 입력된 어드레스 신호 Am∼An-1을 그대로 출력하는 논리 회로로 나누어진다.

이와 같이, 내부 회로(21B)는, 테스트 장치의 테스트 핀의 수에 따라서, 그대로 출력하는 어드레스 신호의 수와 상반되는 수의 고정 논리 신호를 생성한다.

다시, 도 1을 참조하면, m개의 핀의 테스트 장치에 의해서 반도체 기억 장치(100)의 테스트를 실행하는 경우, 내부 회로(21B)는 어드레스 신호 A0∼Am-1과 고정 논리 신호 KCA1∼KCAn-m을 행 디코더(30) 및 열 디코더(70)로 출력한다. 행 디코더(30)는, 어드레스 신호 A0∼Am-1과 고정 논리 신호 KCA1∼KCAn-m에 근거하여, 어드레스 신호 Am∼An-1 각각이 H 레벨 또는 L 레벨로 고정된 행 어드레스를 디코드해서 워드선 드라이버(40)로 출력한다.

또한, 열 디코더(70)는, 어드레스 신호 A0∼Am-1과 고정 논리 신호 KCA1∼KCAn-m에 근거하여, 어드레스 신호 Am∼An-1 각각이 H 레벨 또는 L 레벨로 고정된 열 어드레스를 디코드해서 입출력 I/O(80)로 출력한다.

본 발명의 실시예 1에 따른 반도체 기억 장치의 어드레스 핀의 수와 테스트 장치의 어드레스용 핀수와의 관계는 표 1에 도시하는 바와 같이 된다. 품종 A의 반도체 기억 장치는 어드레스 핀수가 x이고, 품종 B의 반도체 기억 장치는 어드레스 핀수는 x+1이며, 품종 C의 반도체 기억 장치는 어드레스 핀수가 x+2이고, 품종 k의 반도체 기억 장치는 어드레스 핀수가 x+k이다. 이에 반하여, 테스트 장치의 어드레스용 핀수는 x이다.

이 경우, 품종 A의 반도체 기억 장치는, 어드레스 핀수가 테스트 장치의 어드레스용 핀수와 동일하기 때문에, 통상의 테스트를 실행할 수 있다. 품종 B의 반도체 기억 장치는, 어드레스 핀수가 테스터 장치의 어드레스용 핀수보다도 1개 많기 때문에, 1개의 어드레스 신호를 내부에서 H 레벨 또는 L 레벨로 고정하는 것에의해, 모든 메모리 셀에 대해서 테스트를 실행할 수 있다.

마찬가지로, 품종 C의 반도체 기억 장치는, 2개의 어드레스 신호를 H 레벨 또는 L 레벨로 고정하고, 품종 k의 반도체 기억 장치는 k개의 어드레스 신호를 H 레벨 또는 L 레벨로 고정함으로써 모든 메모리 셀에 대해서 테스트를 실행할 수 있다.

상기에 있어서는, 반도체 기억 장치(100)에 입력되는 어드레스 신호중 상위의 어드레스 신호를 H 레벨 또는 L 레벨로 고정하는 경우에 대해서 설명했지만, 본 발명은, 이에 한정되지 않고, 어드레스 신호 A0∼An-1중 임의의 어드레스 신호를 고정하도록 하더라도 좋다.

실시예 1에 의하면, 반도체 기억 장치는, 테스트 모드시에 통상 사용시보다도 적은 수의 어드레스 신호가 입력되었을 때, 입력되지 않은 어드레스 신호에 대해서, 실질적으로 어드레스 신호를 내부에서 생성하기 때문에, 테스트 핀이 어드레스 핀보다도 적더라도 모든 메모리 셀에 대해서 테스트를 실행할 수 있다.

또한, 고용량인 반도체 기억 장치를 새로 개발하여, 어드레스 핀을 증가시키더라도, 테스트 장치의 테스트 핀을 증가시키지 않고서 품질을 유지한 테스트를 실행할 수 있다.

(실시예 2)

도 8을 참조하면, 본 발명의 실시예 2에 따른 반도체 기억 장치(200)는, 반도체 기억 장치(100)의 내부 회로(20)를 제거하고, 워드 구성 전환 신호 생성회로(120)와 워드 구성 전환 회로(130)를 추가한 것이며, 그 외에는 반도체 기억 장치(100)와 동일하다.

워드 구성 전환 신호 생성 회로(120)는, 입출력 인터페이스 회로(10)를 거쳐서 고정 커맨드 KCB가 입력되면, 후술하는 방법에 의해서 반도체 기억 장치(200)의 워드 구성을 전환하기 위한 워드 구성 전환 신호 BEXC를 생성하고, 그 생성한 워드 구성 전환 신호 BEXC를 워드 구성 전환 회로(130)로 출력한다.

워드 구성 전환 회로(130)는, 후술하는 방법에 의해서 워드 구성 전환 신호 BEXC에 근거하여 반도체 기억 장치(200)의 워드 구성을 전환한다. 즉, 워드 구성 전환 회로(130)는, 예를 들면 16 비트로 데이터를 입출력하는 반도체 기억 장치를 8 비트로 데이터를 입출력하는 반도체 기억 장치로 전환하거나, 또는 그 반대로 전환하거나 한다.

도 9를 참조하면, 워드 구성 전환 신호 생성 회로(120)는 커맨드 사용자 인터페이스(1200)와 논리 회로(1210)를 구비한다. 논리 회로(1210)는 NOR 게이트(1211, 1212)와 인버터(1213, 1214)로 이루어진다.

도 10을 참조하면, 커맨드 사용자 인터페이스(1200)는 논리 회로(1220)와 커맨드 해독 회로(1230)를 포함한다. 논리 회로(1220)는 P채널 MOS 트랜지스터(1221, 1223)와 N채널 MOS 트랜지스터(1222, 1224)로 이루어진다. P채널 MOS 트랜지스터(1221)와 N채널 MOS 트랜지스터(1222)는, 전원 노드(1225)와 접지 노드(1226) 사이에 배치되고, 인버터 IV3을 구성한다. 또한, P채널 MOS 트랜지스터(1223)와 N채널 MOS 트랜지스터(1224)는, 전원 노드(1225)와 접지 노드(1226)사이에 배치되고, 인버터 IV4를 구성한다. 인버터 IV3의 출력 단자는 인버터 IV4의 입력 단자와 접속된다. 인버터 IV3은 커맨드 해독 회로(1230)의 출력 신호 KBS가 입력된다.

고정 커맨드 KCB는 워드 구성 전환 신호를 생성하기 위한 커맨드로서, 예를 들면 연속적으로 입력되는 8 비트의 커맨드 KCB1∼3으로 이루어진다. 커맨드 KCB1은 반도체 기억 장치(200)의 워드 구성을 전환하는 워드 구성 전환 모드로 이행시키는 커맨드이다. 커맨드 KCB1로서는, 예를 들면 「00011000」이다.

커맨드 KCB1에 계속해서 입력되는 커맨드 KCB2, 3은, 워드 구성 전환 모드에 있어서, 워드 구성을 어떻게 전환하는 것인지를 지시하는 커맨드이다. 커맨드 KCB2, 3으로서는, 예를 들면 「10110111」 또는 「11101101」이다. 패턴 「10110111」은 워드 구성을 작은 워드 구성으로부터 큰 워드 구성으로 전환하고, 패턴 「11101101」은 큰 워드 구성으로부터 작은 워드 구성으로 전환한다.

커맨드 해독 회로(1230)는, 패턴 「00011000」으로 이루어지는 커맨드 KCB1이 입력되면, 패턴 「00011000」을 해독하고, 계속해서 입력되는 커맨드 KCB2, 3의 대기 상태로 된다. 커맨드 해독 회로(1230)는, 패턴 「11101101」로 이루어지는 커맨드 KCB2, 3이 입력되면, L 레벨의 출력 신호 KBS를 논리 회로(1220)로 출력한다. 또한, 커맨드 해독 회로(1230)는, 패턴「10110111」로 이루어지는 커맨드 KCB2, 3이 입력되면, H 레벨의 출력 신호 KBS를 논리 회로(1220)로 출력한다.

그렇게 하면, 논리 회로(1220)는 L 레벨의 출력 신호 KBS에 근거하여 H 레벨의 신호 A와 L 레벨의 신호 B를 출력한다. 또한, 논리 회로(1220)는 H 레벨의 출력 신호 KBS에 근거하여 L 레벨의 신호 A와 H 레벨의 신호 B를 출력한다.

또, 8 비트의 패턴 「00011000」, 「11101101」 및 「10110111」은 예시이고, 그 이외의 패턴이라도 무방하다.

도 9 및 도 11을 참조하면, 커맨드 사용자 인터페이스(1200)로부터 H 레벨의 신호 A 및 L 레벨의 신호 B가 입력되면, 논리 회로(1210)의 NOR 게이트(1211)는 L 레벨의 신호 C를 출력하고, 인버터(1213)는 H 레벨의 신호 D를 출력하며, 인버터(1214)는 L 레벨의 신호 E를 출력한다. 그리고, NOR 게이트(1212)는, L 레벨의 신호 B, E에 근거하여 H 레벨의 워드 구성 전환 신호 BEXC를 출력한다. 따라서, 논리 회로(1210)는, H 레벨의 신호 A 및 L 레벨의 신호 B에 근거하여, H 레벨의 워드 구성 전환 신호 BEXC를 출력한다.

또한, 커맨드 사용자 인터페이스(1200)로부터 L 레벨의 신호 A 및 H 레벨의 신호 B가 입력되면, NOR 게이트(1211)는 L 레벨의 신호 C를 출력하고, 인버터(1213)는 H 레벨의 신호 D를 출력하며, 인버터(1214)는 L 레벨의 신호 E를 출력한다. 그리고, NOR 게이트(1212)는, H 레벨의 신호 B와 L 레벨의 신호 E에 근거하여 L 레벨의 워드 구성 전환 신호 BEXC를 출력한다. 따라서, 논리 회로(1210)는, L 레벨의 신호 A 및 H 레벨의 신호 B에 근거하여, L 레벨의 워드 구성 전환 신호 BEXC를 출력한다.

반도체 기억 장치(200)는, 워드 구성 [×16]과 워드 구성 [×8] 사이 또는 워드 구성 [×16]과 워드 구성 [×4] 사이에서 워드 구성의 전환이 가능한 반도체 기억 장치라고 가정한다. 워드 구성 [×16]은 16개의 입출력 단자 DQ0∼DQ15에 의해서 16 비트의 데이터를 입출력할 수 있는 것을 의미한다. 마찬가지로, 워드 구성 [×8]은 8개의 입출력 단자 DQ0∼DQ7에 의해서 8 비트의 데이터를 입출력할 수 있는 것을 의미하고, 워드 구성 [×4]는 4개의 입출력 단자 DQ0∼DQ3에 의해서 4 비트의 데이터를 입출력할 수 있는 것을 의미한다.

워드 구성 [×16]으로부터 워드 구성 [×8]로의 전환 또는 워드 구성 [×16]으로부터 워드 구성 [×4]로의 전환을 실행하는 경우, 워드 구성 [×16]에 있어서의 입출력 단자 DQ0∼DQ15와, 워드 구성 [×8]에 있어서의 입출력 단자 DQ0∼DQ7 또는 워드 구성 [×4]에 있어서의 입출력 단자 DQ0∼DQ3과의 관계는 표 2에 나타내는 관계로 된다.

워드 구성 [×16]에 있어서는, 데이터를 각 메모리 셀로 입출력하기 위한 데이터 버스 DB0∼DB15는 입출력 단자 DQ0∼DQ15와 일대일로 대응하고 있다. 워드 구성이 워드 구성 [×16]으로부터 워드 구성 [×8]로 전환된 경우, 워드 구성[×16]에 있어서의 입출력 단자 DQ0, DQ1은 워드 구성 [×8]에 있어서 입출력 단자 DQ0으로 된다. 마찬가지로, 워드 구성 [×16]에 있어서의 입출력 단자 DQ2, DQ3은 워드 구성 [×8]에 있어서 입출력 단자 DQ1로 되고, 워드 구성 [×16]에 있어서의 입출력 단자 DQ4, DQ5는 워드 구성 [×8]에 있어서 입출력 단자 DQ2로 된다. 또한, 워드 구성 [×16]에 있어서의 입출력 단자 DQ6, DQ7은 워드 구성「×8]에 있어서 입출력 단자 DQ3으로 되고, 워드 구성 [×16]에 있어서의 입출력 단자 DQ8, DQ9는 워드 구성 [×8]에 있어서 입출력 단자 DQ4로 된다. 또한, 워드 구성 [×16]에 있어서의 입출력 단자 DQ10, DQ11은 워드 구성 [×8]에 있어서 입출력 단자 DQ5로 되고, 워드 구성 [×16]에 있어서의 입출력 단자 DQ12, DQ13은 워드 구성 [×8]에 있어서 입출력 단자 DQ6으로 되며, 워드 구성 [×16]에 있어서의 입출력 단자 DQ14, DQ15는 워드 구성 [×8]에 있어서 입출력 단자 DQ7로 된다.

또한, 워드 구성이 워드 구성 [×16]으로부터 워드 구성 [×4]로 전환된 경우, 워드 구성 [×16]에 있어서의 입출력 단자 DQ0∼3은 워드 구성 [×4]에 있어서 입출력 단자 DQ0으로 되고, 워드 구성 [×16]에 있어서의 입출력 단자 DQ4∼7은 워드 구성 [×4]에 있어서 입출력 단자 DQ1로 된다. 마찬가지로, 워드 구성 [×16]에 있어서의 입출력 단자 DQ8∼11은 워드 구성 [×4]에 있어서 입출력 단자 DQ2로 되고, 워드 구성 [×16]에 있어서의 입출력 단자 DQ12∼15는 워드 구성 [×4]에 있어서 입출력 단자 DQ3으로 된다.

도 12를 참조하여, 워드 구성이 워드 구성 [x16]으로부터 워드 구성 [×8]로 전환할 때의 기구에 대해서 설명한다. 워드 구성 전환 회로(130)는 스위치 S0∼S3과 데이터 버스 전환 회로(1310, 1320)를 포함한다. 스위치 S0은, 단자(140)를 거쳐서 기록 드라이버(700)와 접속되고, 단자(141)를 거쳐서 프리 앰프(600)와 접속된다. 스위치 S1은, 단자(142)를 거쳐서 기록 드라이버(701)와 접속되고, 단자(143)를 거쳐서 프리 앰프(601)와 접속된다. 스위치 S2는, 단자(144)를 거쳐서 기록 드라이버(702)와 접속되고, 단자(145)를 거쳐서 프리 앰프(602)와 접속된다. 스위치 S3은, 단자(146)를 거쳐서 기록 드라이버(703)와 접속되고, 단자(147)를 거쳐서 프리 앰프(603)와 접속된다. 메모리 셀로의 데이터의 기록시, 스위치 S0∼S3은 제어 회로(도시하지 않음)로부터의 제어 신호에 의해서 각각, 단자(140, 142, 144, 146)에 접속된다. 또한, 메모리 셀로부터의 데이터의 판독시, 스위치 S0∼S3은 제어 회로로부터의 제어 신호에 의해서, 각각 단자(141, 143, 145, 147)에 접속된다.

데이터 버스 전환 회로(1310)는 P채널 MOS 트랜지스터(131)와 N채널 MOS 트랜지스터(132)로 이루어진다. P채널 MOS 트랜지스터(131)는 스위치 S1과 데이터 버스 DB0 사이에 배치되고, N채널 MOS 트랜지스터(132)는 스위치 S1과 데이터 버스 DB1 사이에 배치된다. 또한, P채널 MOS 트랜지스터(131) 및 N채널 MOS 트랜지스터(132)는 게이트 단자에 워드 구성 전환 신호 생성 회로(120)로부터 H 레벨 또는 L 레벨의 워드 구성 전환 신호 BEXC를 수신한다.

데이터 버스 전환 회로(1320)는 P채널 MOS 트랜지스터(133)와 N채널 MOS 트랜지스터(134)로 이루어진다. P채널 MOS 트랜지스터(133)는 스위치 S3과 데이터 버스 DB2 사이에 배치되고, N채널 MOS 트랜지스터(134)는 스위치 S3과 데이터 버스DB3 사이에 배치된다. 또한, P채널 MOS 트랜지스터(133) 및 N채널 MOS 트랜지스터(134)는 게이트 단자에 워드 구성 전환 신호 생성 회로(120)로부터 H 레벨 또는 L 레벨의 워드 구성 전환 신호 BEXC를 수신한다.

스위치 S0은 데이터 버스 DB0에 접속되고, 스위치 S2는 데이터 버스 DB2에 접속된다. 입출력선 I/O0∼I/O3은 각각 프리 앰프(600∼603) 및 기록 드라이버(700∼703)에 접속된다.

워드 구성 [×16]에 있어서의 데이터의 입출력에 대해서 설명한다. 이 경우, 워드 구성 전환 신호 생성 회로(120)로부터 H 레벨의 워드 구성 전환 신호 BEXC가 데이터 버스 전환 회로(1310, 1320)로 입력된다. 그렇게 하면, 데이터 버스 전환 회로(1310)의 P채널 MOS 트랜지스터(131)는 오프되고, N채널 MOS 트랜지스터(132)는 온되어 스위치 S1이 데이터 버스 DB1에 접속된다. 또한, 데이터 버스 전환 회로(1320)의 P채널 MOS 트랜지스터(133)는 오프되고, N채널 MOS 트랜지스터(134)는 온되어 스위치 S3은 데이터 버스 DB3에 접속된다.

메모리 셀로부터 데이터를 판독할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(141, 143, 145, 147)에 접속된다. 프리 앰프(600)는 입출력선 I/O0상의 데이터를 증폭하여 스위치 S0을 거쳐서 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(601)는, 입출력선 I/O1상의 데이터를 증폭하여, 스위치 S1 및 N채널 MOS 트랜지스터(132)를 거쳐서 데이터를 데이터 버스 DB1로 출력한다. 데이터 버스 DB1은 입출력 인터페이스 회로(10)를 거쳐서 입출력단자 DQ1로 데이터를 출력한다. 프리 앰프(602)는 입출력선 I/O2상의 데이터를 증폭하여 스위치 S2를 거쳐서 데이터 버스 DB2로 출력한다. 데이터 버스 DB2는 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ2로 데이터를 출력한다. 프리 앰프(603)는, 입출력선 I/O3상의 데이터를 증폭하여, 스위치 S3 및 N채널 MOS 트랜지스터(134)를 거쳐서 데이터를 데이터 버스 DB3으로 출력한다. 데이터 버스 DB3은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ3으로 데이터를 출력한다.

메모리 셀로 데이터를 기록할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(140, 142, 144, 146)에 접속된다. 입출력 단자 DQ0으로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB0으로 입력된다. 그리고, 데이터 버스 DB0은 데이터를 스위치 S0을 거쳐서 기록 드라이버(700)로 입력하고, 기록 드라이버(700)는 입출력선 I/O0 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

입출력 단자 DQ1로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB1로 입력된다. 그리고, 데이터 버스 DB1은 데이터를 N채널 MOS 트랜지스터(132) 및 스위치 S1을 거쳐서 기록 드라이버(701)로 입력하고, 기록 드라이버(701)는 입출력선 I/O1 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

입출력 단자 DQ2로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB2로 입력된다. 그리고, 데이터 버스 DB2는 데이터를 스위치 S2를 거쳐서 기록 드라이버(702)로 입력하고, 기록 드라이버(702)는 입출력선 I/O2및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

입출력 단자 DQ3으로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB3으로 입력된다. 그리고, 데이터 버스 DB3은 데이터를 N채널 MOS 트랜지스터(134) 및 스위치 S3을 거쳐서 기록 드라이버(703)로 입력하고, 기록 드라이버(703)는 입출력선 I/O3 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

이에 따라서, 워드 구성 [×16]에 있어서의 메모리 셀로의 데이터의 기록 및 판독이 종료된다.

워드 구성 [×8]에 있어서의 데이터의 입출력에 대해서 설명한다. 이 경우, 워드 구성 전환 신호 생성 회로(120)로부터 L 레벨의 워드 구성 전환 신호 BEXC가 데이터 버스 전환 회로(1310, 1320)로 입력된다. 그렇게 하면, 데이터 버스 전환 회로(1310)의 P채널 MOS 트랜지스터(131)는 온되고, N채널 MOS 트랜지스터(132)는 오프되어 스위치 S1이 데이터 버스 DB0에 접속된다. 또한, 데이터 버스 전환 회로(1320)의 P채널 MOS 트랜지스터(133)는 온되고, N채널 MOS 트랜지스터(134)는 오프되어 스위치 S3이 데이터 버스 DB2에 접속된다.

메모리 셀로부터 데이터를 판독할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(141, 143, 145, 147)에 접속된다. 프리 앰프(600)는 입출력선 I/O0상의 데이터를 증폭하여 스위치 S0을 거쳐서 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자DQ0으로 데이터를 출력한다. 프리 앰프(601)는 입출력선 I/01상의 데이터를 증폭하여 스위치 S1 및 P채널 M0S 트랜지스터(131)를 거쳐서 데이터를 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(602)는 입출력선 I/O2상의 데이터를 증폭하여 스위치 S2를 거쳐서 데이터 버스 DB2로 출력한다. 데이터 버스 DB2는 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ1로 데이터를 출력한다. 프리 앰프(603)는 입출력선 I/O3상의 데이터를 증폭하여 스위치 S3 및 P채널 MOS 트랜지스터(133)를 거쳐서 데이터를 데이터 버스 DB2로 출력한다. 데이터 버스 DB2는 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ1로 데이터를 출력한다.

메모리 셀로 데이터를 기록할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(140, 142, 144, 146)에 접속된다. 입출력 단자 DQ0으로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB0으로 입력된다. 그리고, 데이터 버스 DB0은 데이터를 스위치 S0을 거쳐서 기록 드라이버(700), 또는 P채널 MOS 트랜지스터(131) 및 스위치 S1을 거쳐서 기록 드라이버(701)로 입력한다. 기록 드라이버(700)는 입출력선 I/O0 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다. 기록 드라이버(701)는 입출력선 I/O1 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

입출력 단자 DQ1로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB2로 입력된다. 그리고, 데이터 버스 DB2는 데이터를 스위치 S2를 거쳐서 기록 드라이버(702), 또는 P채널 MOS 트랜지스터(133) 및 스위치 S3을 거쳐서 기록 드라이버(703)로 입력한다. 기록 드라이버(702)는 입출력선 I/O2 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다. 기록 드라이버(703)는 입출력선 I/O3 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

도 12는 워드 구성 [×16]에 있어서의 입출력 단자 DQ0∼DQ3을 워드 구성 [×8]에 있어서의 입출력 단자 DQ0, 1로 전환하는 기구를 나타내고 있다. 워드 구성 [×16]에 있어서의 입출력 단자 DQ4∼7, DQ8∼11, DQ12∼15도 도 12의 기구와 마찬가지로 해서, 각각 워드 구성 [×8]에 있어서의 입출력 단자 DQ2, 3, DQ4, 5, DQ6, 7로 전환된다. 따라서, 워드 구성 전환 회로(130)는 12개의 스위치와, 데이터 버스 전환 회로(1310, 1320)와 동일한 구성을 갖는 6개의 데이터 전환 회로를 더 포함한다. 그리고, 이들 12개의 스위치와 6개의 데이터 버스 전환 회로가 이용되어 워드 구성 [×16] 및 워드 구성 [×8]에 있어서 각 메모리 셀로 데이터의 기록 및 판독이 실행된다.

도 13을 참조하여, 워드 구성이 워드 구성 [×16]으로부터 워드 구성 [×4]로 전환할 때의 기구에 대해서 설명한다. 이 경우, 워드 구성 전환 회로(130) 대신에 워드 구성 전환 회로(130A)가 이용된다. 워드 구성 전환 회로(130A)는 워드 구성 전환 회로(130)에 데이터 버스 전환 회로(1330)를 추가한 것이다. 데이터 버스 전환 회로(1330)는 P채널 MOS 트랜지스터(135)와 N채널 MOS 트랜지스터(136)로 이루어진다. P채널 MOS 트랜지스터(135)는 스위치 S2와 데이터 버스 DB0 사이에배치되고, N채널 MOS 트랜지스터(136)는 스위치 S2와 데이터 버스 DB2 사이에 배치된다. 또한, P채널 MOS 트랜지스터(135) 및 N채널 MOS 트랜지스터(136)는 게이트 단자에 워드 구성 전환 신호 생성 회로(120)로부터의 워드 구성 전환 신호 BEXC를 수신한다. 또, 이 경우, 데이터 버스 전환 회로(1320)의 P채널 MOS 트랜지스터(133)는 스위치 S3과 데이터 버스 DB0 사이에 배치된다. 그 외에는 워드 구성 전환 회로(130)와 동일하다.

워드 구성 [×16]에 있어서의 데이터의 입출력에 대해서 설명한다. 이 경우, 워드 구성 전환 신호 생성 회로(120)로부터 H 레벨의 워드 구성 전환 신호 BEXC가 데이터 버스 전환 회로(1310, 1320, 1330)로 입력된다. 그렇게 하면, 데이터 버스 전환 회로(1310)의 P채널 MOS 트랜지스터(131)는 오프되고, N채널 MOS 트랜지스터(132)는 온되어 스위치 S1이 데이터 버스 DB1에 접속된다. 또한, 데이터 버스 전환 회로(1320)의 P채널 MOS 트랜지스터(133)는 오프되고, N채널 MOS 트랜지스터(134)는 온되어 스위치 S3이 데이터 버스 DB3에 접속된다. 또한, 데이터 버스 전환 회로(1330)의 P채널 MOS 트랜지스터(135)는 오프되고, N채널 MOS 트랜지스터(136)는 온되어 스위치 S2가 데이터 버스 DB2에 접속된다.

메모리 셀로부터 데이터를 판독할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(141, 143, 145, 147)에 접속된다. 프리 앰프(600)는 입출력선 I/O0상의 데이터를 증폭하여 스위치 S0을 거쳐서 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(601)는 입출력선 I/O1상의 데이터를 증폭하여 스위치 S1 및 N채널 MOS 트랜지스터(132)를 거쳐서 데이터를 데이터 버스 DB1로 출력한다. 데이터 버스 DB1은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ1로 데이터를 출력한다. 프리 앰프(602)는 입출력선 I/O2상의 데이터를 증폭하여 스위치 S2 및 N채널 MOS 트랜지스터(136)를 거쳐서 데이터 버스 DB2로 출력한다. 데이터 버스 DB2는 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ2로 데이터를 출력한다. 프리 앰프(603)는 입출력선 I/O3상의 데이터를 증폭하여 스위치 S3 및 N채널 MOS 트랜지스터(134)를 거쳐서 데이터를 데이터 버스 DB3으로 출력한다. 데이터 버스 DB3은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ3으로 데이터를 출력한다.

입출력 단자 DQ2로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB2로 입력된다. 그리고, 데이터 버스 DB2는 데이터를 N채널 MOS 트랜지스터(136) 및 스위치 S2를 거쳐서 기록 드라이버(702)로 입력하고, 기록 드라이버(702)는 입출력선 I/O2 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

이것에 의해서, 워드 구성 [×16]에 있어서의 메모리 셀로의 데이터의 기록 및 판독이 종료된다.

워드 구성 [×4]에 있어서의 데이터의 입출력에 대해서 설명한다. 이 경우, 워드 구성 전환 신호 생성 회로(120)로부터 L 레벨의 워드 구성 전환 신호 BEXC가 데이터 버스 전환 회로(1310, 1320, 1330)로 입력된다. 그렇게 하면, 데이터 버스 전환 회로(1310)의 P채널 MOS 트랜지스터(131)는 온되고, N채널 MOS 트랜지스터(132)는 오프되어 스위치 S1이 데이터 버스 DB0에 접속된다. 또한, 데이터 버스 전환 회로(1320)의 P채널 MOS 트랜지스터(133)는 온되고, N채널 MOS 트랜지스터(134)는 오프되어 스위치 S3이 데이터 버스 DB0에 접속된다. 또한, 데이터 버스 전환 회로(1330)의 P채널 MOS 트랜지스터(135)는 온되고, N채널 MOS 트랜지스터(136)는 오프되어 스위치 S2가 데이터 버스 DB0에 접속된다.

메모리 셀로부터 데이터를 판독할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(141, 143, 145, 147)에 접속된다. 프리 앰프(600)는 입출력선 I/O0상의 데이터를 증폭하여 스위치 S0을 거쳐서 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(601)는 입출력선 I/01상의 데이터를 증폭하여 스위치 S1 및 P채널 M0S 트랜지스터(131)를 거쳐서 데이터를 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(602)는 입출력선 I/O2상의 데이터를 증폭하여 스위치 S2 및 P채널 MOS 트랜지스터(135)를 거쳐서 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다. 프리 앰프(603)는 입출력선 I/O3상의 데이터를 증폭하여 스위치 S3 및 P채널 MOS 트랜지스터(133)를 거쳐서 데이터를 데이터 버스 DB0으로 출력한다. 데이터 버스 DB0은 입출력 인터페이스 회로(10)를 거쳐서 입출력 단자 DQ0으로 데이터를 출력한다.

메모리 셀로 데이터를 기록할 때, 제어 회로로부터의 제어 신호에 의해서 스위치 S0∼S3은 각각 단자(140, 142, 144, 146)에 접속된다. 입출력 단자 DQ0으로부터 입력된 데이터는 입출력 인터페이스 회로(10)를 거쳐서 데이터 버스 DB0으로 입력된다. 그리고, 데이터 버스 DB0은 데이터를 스위치 S0을 거쳐서 기록 드라이버(700)로, 또는 P채널 MOS 트랜지스터(131) 및 스위치 S1을 거쳐서 기록드라이버(701)로, 또는 P채널 MOS 트랜지스터(135) 및 스위치 S2를 거쳐서 기록 드라이버(702)로, 또는 P채널 MOS 트랜지스터(133) 및 스위치 S3을 거쳐서 기록 드라이버(703)로 입력한다. 기록 드라이버(700)는 입출력선 I/O0 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다. 기록 드라이버(701)는 입출력선 I/O1 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다. 기록 드라이버(702)는 입출력선 I/O2 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다. 기록 드라이버(703)는 입출력선 I/O3 및 입출력 I/O(80)를 거쳐서 활성화된 비트선쌍 BL1, /BL1∼BLm, /BLm에 데이터를 기록한다.

도 13은 워드 구성 [×16]에 있어서의 입출력 단자 DQ0∼DQ3을 워드 구성 [×4]에 있어서의 입출력 단자 DQ0으로 전환하는 기구를 나타내고 있다. 워드 구성 [×16]에 있어서의 입출력 단자 DQ4∼7, DQ8∼11, DQ12∼15도 도 13의 기구와 마찬가지로 하여, 각각, 워드 구성 [×8]에 있어서의 입출력 단자 DQ1, DQ2, DQ3으로 전환된다. 따라서, 워드 구성 전환 회로(130A)는 12개의 스위치와, 데이터 전환 회로(1310, 1320, 1330)와 동일한 구성을 갖는 9개의 데이터 전환 회로를 더 포함한다. 그리고, 이들 12개의 스위치와 9개의 데이터 버스 전환 회로가 이용되어 워드 구성 [×16] 및 워드 구성 [×4]에 있어서 각 메모리 셀로 데이터의 기록 및 판독이 실행된다.

도 12 및 13을 참조하면, 워드 구성 [×16]과 워드 구성 [×4]와의 전환 및 워드 구성 [×16]과 워드 구성 [×4]와의 전환에 대해서 설명했지만, 마찬가지로해서 워드 구성 [×8]과 워드 구성 [×4]와의 전환도 실행할 수 있다.

다시, 도 8을 참조하면, 반도체 기억 장치(200)의 테스트를 실행하는 경우, 테스트 장치는 반도체 기억 장치(200)로 고정 커맨드 KCB 및 어드레스 신호 A0∼An-1을 출력한다. 이 경우, 테스트 장치는, 워드 구성 전환 모드로의 이행을 지시하는 커맨드 KCB1과, 워드 구성 [×16]으로부터 워드 구성 [×8]로의 전환을 지시하는 패턴 「11101101」로 이루어지는 커맨드 KCB2를 반도체 기억 장치(200)로 출력한다.

입출력 인터페이스 회로(10)는, 입력한 어드레스 신호 A0∼An-1을 행 디코더(30) 및 열 디코더(70)로 출력하고, 커맨드 KCB1, KCB2로 이루어지는 고정 커맨드 KCB를 워드 구성 전환 신호 생성 회로(120)로 출력한다.

행 디코더(30)는, 어드레스 신호 A0∼An-1을 디코드하고, 그 디코드한 행 어드레스를 워드선 드라이버(40)로 출력한다. 워드선 드라이버(40)는 입력된 행 어드레스에 대응하는 워드선 W1∼Wn을 활성화한다. 열 디코더(70)는, 어드레스 신호 A0∼An-1을 디코드하고, 그 디코드한 열 어드레스를 입출력 I/O(80)로 출력한다. 입출력 I/O(80)는 입력된 열 어드레스에 대응하는 비트선쌍 BL1, /BL1∼BLm, /BLm을 입출력선 I/O와 접속한다.

워드 구성 전환 신호 생성 회로(120)는, 상술한 방법에 의해서 L 레벨의 워드 구성 전환 신호 BEXC를 생성하여, L 레벨의 워드 구성 전환 신호 BEXC를 워드 구성 전환 회로(130)로 출력한다. 워드 구성 전환 회로(130)는, 상술한 방법에 의해서 반도체 기억 장치(200)의 워드 구성을 워드 구성 [×16]으로부터 워드 구성 [×8]로 전환한다.

테스트 장치는 테스트시의 기록 데이터를 반도체 기억 장치(200)로 출력한다. 입출력 인터페이스 회로(10)는 기록 데이터를 데이터 버스 DB0∼7 및 워드 구성 전환 회로(130)를 거쳐서 기록 드라이버(70A)로 입력한다. 기록 드라이버(70A)는 입출력선 I/O를 거쳐서 입출력선 I/O와 접속된 비트선쌍 BL1, /BL1∼BLm, /BLm에 기록 데이터를 출력한다. 그리고, 활성화된 워드선 W1∼Wn과 비트선쌍 BL1, /BL1∼BLm, /BLm에 의해서 워드 구성 [×8]에 있어서 각 메모리 셀에 데이터가 기록된다.

각 메모리 셀로의 데이터의 기록이 종료되면, 각 메모리 셀로부터의 데이터의 판독이 실행된다. 어드레스 신호 A0∼An-1이 반도체 기억 장치(200)에 입력되어, 행 어드레스에 대응하는 워드선 W1∼Wn 및 열 어드레스에 대응하는 비트선쌍 BL1, /BL1∼BLm, /BLm이 선택되기까지의 동작은 데이터의 기록시와 동일하다.

센스 앰프(90)는, 활성화된 워드선 W1∼Wn과 비트선쌍 BL1, /BL1∼BLm, /BLm에 의해서 각 메모리 셀로부터 판독된 판독하여 데이터를 증폭해서, 입출력 I/O(80)에 의해서 접속된 입출력선 I/O에 증폭한 데이터를 출력한다. 프리 앰프(60)는, 입출력선 I/O 상의 판독 데이터를 더 증폭하여, 상술한 방법에 의해서 데이터 버스 DB0∼7로 증폭한 판독해서 데이터를 출력한다. 그리고, 입출력 인터페이스 회로(10)는 데이터 버스 DB0∼7로부터의 판독 데이터를 입출력 단자 DQ0∼7로 출력한다. 테스트 장치는 입출력 단자 DQ0∼7로부터 출력된 판독하여 데이터를 기록 데이터와 비교함으로써 각 메모리 셀의 테스트를 실행한다.

이것에 의해서, 워드 구성 [×8]에 있어서의 테스트 동작은 종료한다. 워드 구성을 워드 구성 [×16]으로부터 [×8]로 전환하는 것에 의해, 테스트 장치에 접속되는 입출력 단자는 16핀으로부터 8핀으로 절반으로 감소하기 때문에, 보다 많은 반도체 기억 장치의 테스트를 동시에 실행할 수 있다. 워드 구성 [×8]에 있어서의 테스트에서도, 동시에 테스트할 수 있는 반도체 기억 장치의 수가 적은 경우에는, 워드 구성을 워드 구성 [×16]으로부터 워드 구성 [×4]로 전환하여 반도체 기억 장치(200)의 테스트를 실행할 수 있다. 이것에 의해서, 보다 더 많은 반도체 기억 장치의 테스트를 동시에 실행할 수 있다.

또, 워드 구성을 워드 구성 [×16]으로부터 워드 구성 [×8] 또는 워드 구성 [×4]로 전환하여 반도체 기억 장치(200)의 테스트를 실행하더라도, 상술한 바와 같이 모든 메모리 셀로의 데이터의 기록 및 판독을 실행할 수 있기 때문에, 테스트의 품질이 저하하는 일이 없다.

상술한 바와 같이, 테스트 모드시에 반도체 기억 장치(200)의 워드 구성을 통상 사용시의 워드 구성보다도 적은 워드 구성으로 전환하여 테스트를 실행할 수 있지만, 이에 한정되지 않고, 통상 사용시에 있어서도 워드 구성을 워드 구성 [×16]으로부터 워드 구성 [×8] 또는 워드 구성 [×4]로 전환하여 반도체 기억 장치(200)를 사용하는 것도 물론 가능하다. 이 경우, 워드 구성을 전환하기 위한 바이트 핀을 별도로 반도체 기억 장치(200)에 마련할 필요가 없기 때문에, 핀수를 적게 하여 워드 구성을 전환하는 반도체 기억 장치를 제작할 수 있다.

또, 반도체 기억 장치(200)에 있어서는, 프리 앰프(60), 기록드라이버(70A), 입출력 I/O(80), 센스 앰프(90) 및 워드 구성 전환 회로(130)는 입출력 회로(150)를 구성한다.

실시예 2에 의하면, 반도체 기억 장치의 워드 구성을 통상 사용시의 워드 구성보다도 적게 하여 테스트를 실행하기 때문에, 테스트 장치의 테스트 핀이 반도체 기억 장치의 데이터 핀보다도 적은 경우에서도, 품질을 저하시키지 않고서 반도체 기억 장치의 테스트를 실행할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 테스트 장치의 테스트 핀이 반도체 기억 장치의 어드레스 핀 또는 데이터 핀보다도 적은 경우에도 품질을 유지한 테스트가 가능한 반도체 기억 장치를 제공할 수 있다.

이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니다라고 생각되어야 할 것이다. 본 발명의 범위는, 상기한 실시예의 설명이 아니고 특허청구범위에 의해서 나타내어지며, 특허청구범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것을 의도한다.

Claims

n(n은 자연수)개의 어드레스 신호 A0~An-1을 입력하기 위한 n개의 입출력 단자와,

어드레스 신호를 제 1 또는 제 2 논리로 고정하기 위한 고정 커맨드 KC를 입력하는 커맨드 단자와,

복수의 메모리 셀(111)과,

상기 복수의 메모리 셀(111)에 대응하여 마련된 복수의 비트선 BL1, /BL1~BLm, /BLm과,

상기 복수의 메모리 셀에 대응하여 마련된 복수의 워드선 W1~Wn과,

테스트 모드로의 엔트리에 따라, 상기 n개의 입출력 단자중, m(m은 n-m ≥1을 만족하는 자연수)개의 입출력 단자를 거쳐서 m개의 어드레스 신호 A0~Am-1을 입력하고, 상기 고정 커맨드 KC에 근거하여 n-m개의 어드레스 신호 각각을 제 1 논리로 고정한 n-m개의 제 1 논리 신호 또는 상기 n-m개의 어드레스 신호 각각을 제 2 논리로 고정한 n-m개의 제 2 논리 신호를 생성하며, 상기 m개의 어드레스 신호와 상기 n-m개의 제 1 또는 제 2 논리 신호로 이루어지는 n개의 내부 어드레스 신호를 출력하는 내부 회로(20, 20A, 20B)와,

상기 n개의 내부 어드레스 신호에 근거하여, 상기 복수의 비트선 BL1, /BL1~BLm, /BLm 각각 또는 상기 복수의 워드선 W1~Wn 각각을 활성화하기 위한 어드레스 신호를 디코드하는 행/열 디코더(30, 70)

를 구비하는 반도체 기억 장치.
제 1 항에 있어서,

상기 내부 회로(20, 20A, 20B)는 상기 고정 커맨드 KC에 근거하여 상기 n개의 어드레스 신호 A0~An-1중 n-m개의 상위 어드레스 신호에 대해서 상기 n-m개의 제 1 또는 제 2 논리 신호를 생성하는 반도체 기억 장치.
제 1 워드 구성 또는 상기 제 1 워드 구성과 다른 제 2 워드 구성에 의해서 동작하는 반도체 기억 장치(200)에 있어서,

고정 커맨드 KCB를 입력하기 위한 입출력 단자와,

복수의 메모리 셀(111)과,

상기 고정 커맨드 KCB에 근거하여, 워드 구성을 상기 제 1 워드 구성으로 전환하기 위한 제 1 워드 구성 전환 신호와, 워드 구성을 상기 제 2 워드 구성으로 전환하기 위한 제 2 워드 구성 전환 신호를 생성하는 워드 구성 전환 신호 생성 회로(120)와,

상기 제 1 또는 제 2 워드 구성 전환 신호에 근거하여, 워드 구성을 상기 제 1 또는 제 2 워드 구성으로 전환하여 데이터를 상기 복수의 메모리 셀에 입출력하는 입출력 회로(10)

를 구비하는 반도체 기억 장치.