KR960016804B1

KR960016804B1 - 병렬비트테스트모드내장 반도체 메모리

Info

Publication number: KR960016804B1
Application number: KR1019940004808A
Authority: KR
Inventors: 다카시 오사와
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1993-03-12
Filing date: 1994-03-11
Publication date: 1996-12-21
Also published as: DE69421429D1; EP0615252A3; KR940022582A; JPH06267298A; DE69421429T2; JP2845713B2; EP0615252A2; US5416741A; EP0615252B1

Abstract

요약 없음

Description

병렬비트테스트모드내장 반도체 메모리

제1도는 본 발명의 병렬비트테스트모드내장 반도체 메모리의 1실시예에 따른 64M워드×1비트 구성의 64MDRAM의 셀어레이구성을 나타낸 도면.

제2도는 제1도중의 16M어레이 1개를 취출하여 상세하게 나타낸 회로도.

제3도는 제2도중의 1M블록의 1조분(分)에 대응하는 DQ버퍼 및 DQ선쌍을 취출하여 상세하게 나타낸 도면.

제4도는 제3도중의 n=2, L의 1M블록의 일부를 확대하여 나타낸 회로도.

제5도는 제3도중의 좌우의 1M블록에서 공유되고 있는 DQ버퍼로의 데이터접속을 가능하게 하는 스위치회로의 일례를 나타낸 회로도.

제6도는 제1도중의 리드멀티플렉서의 일례를 나타낸 도면.

제7도는 제6도중의 RNAND, /RNAND신호를 받아 Dout을 출력하는 출력버퍼회로의 일례를 나타낸 도면.

제8도는 제3도중의 DQ버퍼의 일례를 나타낸 회로도.

제9도는 제8도의 DQ버퍼 제어신호의 발생회로의 일례를 나타낸 회로도.

제10도는 64MDRAM 8K리프레쉬 사이클 제품의 어드레스할당을 나타낸 도면.

제11도는 64MDRAM 4K리프레쉬 사이클 제품의 어드레스할당을 나타낸 도면.

제12도는 64MDRAM 8K리프레쉬 사이클 제품의 어드레스할당을 나타낸 도면.

제13도는 제8도의 DQ버퍼가 선택활성화된 경우의 독출동작의 일례를 나타낸 타이밍파형도.

제14도는 제1도의 DRAM에서 이용되는 입력버퍼회로의 일례를 나타낸 회로도.

제15도는 제1도의 DRAM에서 이용되는 디멀티플렉서의 일례를 나타낸 회로도.

제16도는 제14도 및 제15도의 회로의 동작예를 나타낸 타이밍파형도.

제17도는 제6도중의 /DTXRij신호 및 제15도중의 /DTXRij신호의 발생회로의 일례를 나타낸 회로도.

제18도는 리프레쉬 사이클을 결정하는 신호의 발생회로의 일례를 나타낸 회로도 및 리프레쉬 사이클 제어신호의 상태를 나타낸 진리치도.

제19도는 제1도의 DRAM에 리프레쉬 사이클정보를 부가하기 위해 사용되는 회로의 일례를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 16M어레이111 : 1M블록

12 : 행디코더13 : 열디코더

14 : 리드멀티플렉서91 : QSEL신호 발생회로부

191 : I/O패드192 : 리던던시 퓨즈

[산업상이 이용분야]

본 발명은 반도체 메모리에 관한 것으로, 특히 병렬비트테스트모드를 내장한 반도체 메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

최근의 다이나믹형 반도체 메모리(DRAM)는, 시험시간을 단축할 목적으로 복수비트의 병렬테스트를 행하기 위한 병렬비트테스트모드를 갖춘다.

이 병렬비트테스트모드, ×1비트구성의 DRAM이라도 1비트씩 기입/독출을 행하여 메모리의 기능을 1비트씩 시험하는 대신에 동시에 복수비트에 액세스하고, 다비트구성의 DRAM에서는 I/O(입/출력)의 수 이상이 비트에 액세스함으로써, 동시에 많은 비트의 기능을 테스트하는 것이다. 즉, 동시에 n비트의 메모리셀에 동일 데이터를 기입, 독출할 때에는 상기 n비트의 데이타를 동시에 독출하여 각 데이터가 일치하고 있는가 불일치하고 있는가를 판별하고, 일치/불일치에 따라 '1'/'0'을 출력하는 것이다.

이와 같은 병렬비트테스트모드에 의해, 모든 비트에 액세스하는 사이클수를 1/n로 저감할 수 있으므로, 테스트시간을 대폭적으로 단축할 수 있다.

병렬비트테스트모드가 비로소 도입된 4M워드×1비트 구성의 4MDRAM에서는, JEDEC(Joint Electron Device Engineering Council)로 표준화된 8비트 병렬테스트모드가 탑재되어 있었다.

또, DRAM의 집적도가 향상되면, 병렬비트테스트모드로 동시에 테스트하는 비트수를 증가시킴으로써 테스트시간의 증가를 최소한으로 억제해 왔다. 이제까지의 메이커 각 사의 경향은, 16M×1비트의 구성의 16MDRAM에서는 16비트 병렬모드가 탑재되고, 64MDRAM에서는 32비트 병렬모드가 탑재되는 것이 각 사의 흐름이다.

상기한 바와 같은 병렬비트테스트모드는 테스트시간의 단축에 공헌할 수 있지만, 세대(世代)마다 병렬비트 폭이 2배로 밖에 증가하고 있지 않기 때문에, 세대마다 모든 셀에 액세스하는 시간은 2배로 늘려가지 않을 수 없다.

따라서, 일시적으로는 테스트시간의 단축에 공헌할 수 있었다고 생각되는 병렬비트테스트모드라도, 멀지 않아 테스트시간이 대단히 길어지게 되어 테스트비용의 상승을 회피할 수 없는 상황에 직면하게 되리라고 예측된다.

상기한 바와 같이 종래의 병렬비트테스트모드내장 반도체 메모리는, 메모리용량의 세대가 진행함에 따라 멀지 않아 테스트시간이 대단히 길어지게 되어 테스트비용의 상승을 회피할 수 없는 상황에 직면할 우려가 있다는 문제가 있다.

[발명의 목적]

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 병렬테스트비트의 폭을 자유로이 변경할 수 있는 테스트모드를 내장한 병렬비트테스트모드내장 반도체 메모리를 제공하는 것을 목적으로 한다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 병렬비트테스트모드내장 반도체 메모리는, 복수개의 블록으로 분할되어 배치된 메모리셀 어레이와 ; 상기 각 블록에 대응하여 설치된 복수의 데이터선쌍 ; 상기 각 블록의 근방에 공통으로 설치된 복수의 데이터독출/기업선쌍 ; 상기 각 블록에 대응하여 설치되어, 독출시에는 각 블록으로부터 상기 데이터선쌍으로 인출된 데이터를 증폭하여 상기 데이터독출/기입선쌍에 전달하고, 기입시에는 상기 데이터독출/기입선쌍에 기입된 데이터를 상기 데이터선쌍으로 기입하는 열선택 버퍼회로 및 ; 병렬비트테스트모드가 지정된 때에 통상의 독출/기입에 필요한 열선택 버퍼회로의 수 이상의 열선택 버퍼회로를 활성화시킴으로써, 독출시에는 상기 데이터독출/기입선쌍을 와이어드 오아접속하여 데이터독출/기입선쌍의 수 이상의 데이터의 연산결과를 데이터독출/기입선쌍에 독출하고, 기입시에는 상기 데이터독출/기입선쌍의 수 이상의 데이터선쌍에 동일 데이터를 기입하도록 제어하는 테스트회로를 구비한 것을 특징으로 한다.

[작용]

병렬비트테스트모드에서의 독출시에 복수의 데이터독출/기입선쌍을 와이어드 오아접속하여 데이터를 독출하는 방식을 가지므로, 셀어레이의 블록활성화 신호를 복수개 동시에 액티브(active)로 하여 1쌍의 데이터독출/기입선에 연결하는 연설택 버퍼회로를 복수개 동시에 활성화시킴으로써, 1쌍의 데이터독출/기입선에 독출되는 데이터의 수를 복수로 하여 다비트의 폭을 확대하는 것이 가능하게 된다.

기입시에는, 복수의 데이터독출/기입선쌍으로부터 데이터선쌍으로 기입하기 위한 게이트를 액티브로 된 블록에 대응하여 활성화시킴으로써, 자동적으로 복수 블록의 셀에 기입할 수 있게 된다.

이에 따라 예컨대 64MDRAM을 예로 들면, JEDEC로 표준화된다고 생각되는 32비트 병렬테스트모드 외에, 64비트, 128비트, 256비트로 비트폭을 확대하는 것이 가능하게 되어, 일단(一段)으로 테스트시간을 단축할 수 있는 가능성이 있는 DRAM을 실현하는 것이 가능하게 된다.

실시예

이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 병렬비트테스트모드내장 반도체 메모리의 1실시예에 따른 64M워드×1비트 구성의 64MDRAM의 셀어레이 구성을 나타내고 있다.

칩영역상에 형성되어 있는 64M비트 셀어레이(64M어레이)는, 4개의 16M비트어레이(16M어레이 ; 11,…)로 분할되어 있고, 행방향으로 인접하는 2개의 16M어레이의 행방향 중간부에 공통으로 행디코더(12)가 배치되어 있으며, 각 16M어레이의 열방향 일단측(칩영역 중앙측)에 각각 대응하여 열디코더(13,…)가 배치되어 있다. 각 16M어레이(11,…)는 16개의 1M셀어레이 블록(1M블록 ; 111,…)으로 분할되어 있다. 또, 각 16M어레이(11,…)의 근방을 통과하도록 각각 대응하여 8쌍(페어)의 데이터독출/기입선(RWD선)이 형성되어 있다.

먼저, 제1도의 DRAM의 독출계에 대해 상세히 설명한다.

상기 각 16M어레이(11,…)에 각각 대응하는 8쌍의 RWD선은 리드멀티플렉서(14)에 접속되어 있다.

제2도는 제1도중의 16M어레이의 1개분과 이에 대응하는 열선택 버퍼(DQ버퍼) 및 8쌍의 RWD선을 취출하여 상세히 나타낸 것이다.

제3도는 제2도중의 파선으로 둘러 싸인 부분(예컨대 n=2의 블록(L, R)에 대응하는 DQ버퍼 및 DQ선)을 취출하여 상세히 나타낸 것이다.

제2도 및 제3도에 나타낸 바와 같이, 16M어레이는 좌우에 인접하는 2개로 1조(組)를 이루는 1M블록(111)이 8조 배열되어 있는데, 편의상 조번호n(0∼7), 블록번호 m(1∼16)을 부기하고, 각 조내의 좌측의 블록을 기호 L, 각 조내의 우측의 블록을 기호 R로 표시하고 있다.

상기 각 블록(111)에는, 각각 대응하여 DQ버퍼(21,…)가 설치되어 있고, 각 블록(111)의 근방에 공통으로 8쌍의 RWDi선(i=0∼7)이 설치되어 있다. 또, 상기 16M어레이(11)의 양측 및 각 블록(111)상호간에는 각각 4쌍의 데이터선(DQ선)이 통과 하고 있다. 각 블록의 양측에 위치하는 4쌍의 DQ0i, /DQ0i선, ∼, DQ3i, /DQ3i선은 후술하는 바와 같이 대응하는 블록의 DQ버퍼(21,…)에 접속되어 있다. 그리고, 각 조내의 블록(L)에 대응하는 DQ버퍼(21,…)는 4쌍의 RWD0∼RWD3선에 접속되고, 블록(R)에 대응하는 DQ버퍼(21,…)는 나머지 4쌍의 RWD4∼RWD7선에 접속되어 있다.

예컨대, n=2, L의 블록이 활성화된 경우에는, 이 블록 양측의 합계 8쌍의 DQ선에 데이터가 독출된다. 이 데이터는, 상기 n=2의 L, R의 블록에 대응하는 8개의 DQ버퍼(21,…)에 입력되어 각각 증폭되고, 8쌍의 RWD0선∼RWD7선에 선택적으로 출력된다. 이 경우에는, DQ04∼DQ34선, /DQ04∼/DQ34선이 n=2, L의 블록에 대응하는 4개의 DQ버퍼(21,…)에 입력되고, DQ05∼DQ35선, /DQ05∼/DQ35선이 n=2, R의 블록에 대응하는 4개의 DQ버퍼(21,…)에 입력된다.

상기 와는 역으로, n=2, R의 블록이 활성화된 경우에는, 역시 이 블록 양측의 합계 8쌍의 DQ선에 데이터가 독출되고, 상기 n=2의 L, R의 블록에 대응하는 8개의 DQ버퍼(21,…)에 입력되어 각각 증폭되며, 8쌍의 RWD선에 선택적으로 출력된다. 이 경우에는, DQ05∼DQ35선, /DQ05∼/DQ35선이 n=2, L의 블록에 대응하는 4개의 DQ버퍼(21,…)에 입력되고, DQ06∼DQ36선, /DQ06∼/DQ36선이 n=2, R의 블록에 대응하는 4개의 DQ버퍼(21,…)에 입력된다.

상기 각 조내에서 인접한 R과 L의 2개의 블록은 동시에 활성화되지는 않으므로, 상기한 바와 같이 좌우의 블록에서 DQ버퍼를 공유하는 것이 가능하게 되고 있다.

다른 조의 블록이 활성화된 경우에도, 상기와 마찬가지로 활성화된 블록의 양측에 형성되어 있는 4쌍씩의 DQ선이 상기 다른 조의 블록에 대응하는 4개씩 합계 8개의 DQ버퍼에 입력되어 데이터가 증폭된다.

제4도는 제3도중의 n=2, L의 블록의 일부를 확대하여 나타내고 있다.

여기서, BL, /BL, …는 8쌍(16개)의 비트선 , WL, …은 4개의 워드선, MC, …는 32비트분의 메모리셀을 나타내고 있다. 이 메모리셀(MC)은, 1개의 MOS트랜지스터와 1개의 캐패시터로 이루어져, 상기 비트선(BL, /BL,…)과 워드선(WL,…)의 교점 근방에 설치되어 있다.

또, 각 비트선쌍(BL, /BL ; 이것을 열이라 칭한다)에는, 신호증폭회로 및 증폭전에 비트선쌍을 소정의 전위로 고정하기 위한 회로를 포함하는 센스앰프·비트선선충전회로(41,…)가 블록의 좌우에 나뉘어 접속되어 있다.

더욱이, 상술한 바와 같이 블록의 양측에 형성되어 있는 4쌍씩의 DQ선은, 열선택선(CSL)이 게이트에 입력되고 있는 NMOS트랜지스터(열선택게이트, DQ게이트 ; 42,…)를 매개로 8쌍의 비트선(BL, /BL)과 접속되도록 되어 있다.

이 구성에 의해, 워드선(WL)에 의해 선택된 메모리셀(MC)의 데이타를 센스앰프(41)로 증폭하고, 1개의 CSL에 의해 선택된 데이터를 블록의 좌우의 합계 8쌍의 DQ선에 독출하는 것이 가능하게 되고 있다.

한편, 제4도는 1개의 CSL에 의해 선택되는 8열만 나타냈지만, 이 구성이 반복되어 있고, 각 CSL마다 8열씩 8쌍의 DQ선에 접속되도록 되어 있다.

제5도는 제3도중의 DQ선의 1쌍분(分)을 n=2의 L, R의 블록에서 공유되고 있는 DQ버퍼에 선택적으로 접속하기 위한 스위치회로의 일례를 나타낸 것이다.

이 스위치회로로는, 상보적인 신호(DQSW, /DQSW)가 게이트에 입력되는 CMOS트랜스퍼 게이트(51, …)군이 이용되고 있다.

여기서, DP02L, /DP02L, ∼, DP32L, /DP32L은 n=2의 L에 블록에 대응하는 DQ버퍼에 접속되는 DQ선쌍, DP02R, /DP02R, ∼, DP32R, /DP32R은 n=2의 R의 블록에 대응하는 DQ버퍼에 접속되는 DQ선쌍이다.

제6도는 제1도중의 리드멀티플렉서(14)의 일례를 나타낸 것이다.

여기서, 참조부호 81, …은 PMOS트랜지스터, 82, …는 NMOS트랜지스터, 8, …은 인버터, 84, …는 2입력 노아게이트, 851, 852는 4입력 낸드게이트이다.

16개의 PMOS트랜지스터(81, …)와 2개의 NMOS트랜지스터(82, …), 4개의 인버터(83, …) 및 2개의 2입력 노아게이트(84, …)가 도시한 바와 같이 접속되어 이루어진 1조의 회로가, 1개의 16M어레이에 대응하여 2조 설치되어 있다. 그리고, 4개의 16M어레이 각각의 제1조의 회로의 출력신호인 TRDj(j=0∼3)가 제1의 4입력 낸드게이트(851)에 입력되고, 제2조의 회로의 출력신호인 /TRDj가 제2의 4입력 낸드게이트(852)에 입력되고 있다.

상기 각 조의 회로에 있어서, 데이터를 취입하기 전에 MRDEQ신호가 일시적으로 "H"로 되고, 이에 따라 N챈널 트랜지스터(82)가 온으로 되어 2입력 노아게이트(84, …)의 입력노드인 TMRD0j, TMRD1j, /TMRD0j, /TMRD1j가 저레벨로 세팅된다.

여기서, 제6도의 리드멀티플렉서의 통상모드에서의 독출동작 및 병렬비트테스트모드에서의 복수비트의 데이터축약(縮約)동작을 설명한다.

통상의 ×1비트 구성의 DRAM에서의 통상모드의 독출동작시에는, 각 16M어레이(11)내의 1개의 블록(111)이 활성화되어 8비트의 데이터가 8쌍의 RWD선에 독출된 후에, /DTRXi0(i=0∼7)신호중에서 어드레스선택된 1개만이 저레벨로 된다. 그에 대응하여, RWD선의 1비트 데이터가 선택적으로 TMRD00, TMRD10과 /TMRD00, /TMRD10에 전달되고, 더욱이 2입력 노아게이트(84)를 통해 TRD0, /TRD0신호로서 전달된다.

마찬가지로, 다른 16M어레이에서도 RWD선으로 데이터가 출력되어 오지만, 선택되어 있지 않은 다른 16M어레이로부터의 TRDj, /TRDj는 고레벨이므로, 어드레스선택된 16M어레이의 데이터만이 4입력 낸드게이트(85)를 통해 RNAND, /RNAND신호로서 출력된다.

한편, 병렬비트테스트모드의 독출동작시에는, /DTRX00∼/DTRX70신호가 모두 저레벨로 되므로, RWD00∼RWD70 혹은 /RWD00∼/RWD70의 데이터중에서 하나라도 저레벨의 신호가 존재하고 있으면, TRD0 혹은 /TRD0가 저레벨로 된다.

따라서, 에러가 없는 상태에서는, 4개의 16M어레이에 각각 대응하는 RWD선이 모두 "H"이면 RNAND신호는 "L", /RNAND신호는 "H"로 되고, 상기 RWD선이 모두 "L"이면 RNAND신호는 "H", /RNAND신호는 "L"로 된다.

상기와는 역으로 1비트라도 에러가 있으면, 상기 RWD선중에 "L"와 "H"가 혼재하고 있는 것으로 되어 RNAND="H", /RNAND="H"로 된다.

제7도는 제6도의 리드멀티플렉서로부터 RNAND, /RNAND를 받아 RD, /RD신호를 생성하는 회로 및 이 RD, /RD신호를 받아 출력데이터(Dout)를 출력하는 출력버퍼회로의 일례를 나타낸 것이다.

제7도중의 논리회로의 기호는, 상술한 제6도중에 나타낸 논리회로의 기호와 동일하거나 혹은 준해서 나타내고 있으므로, 각각의 부호의 표시를 생략하기로 한다. 이하의 설명에 있어서도 마찬가지이다.

/TRDENB신호는, RNAND, /RNAND의 데이터가 확정한 시기를 예상하여 "H"로부터 "L"로 되는 동기신호로서, 칩영역내의 타이머에 의해 발생되는 신호이다.

TEST, /TEST는 모드지정신호, ENBL은 출력이네이블신호이다.

다음에는 제6도 및 제7도의 회로의 동작을 설명한다.

통상모드의 독출동작시에는, 제7도중의 TEST="L", /TEST="H"이고, RNAND, /RNAND신호가 노아게이트(71, …)를 거쳐 RD, /RD신호로서 출력되어 출력버퍼회로로 입력된다.

이 경우, 선택된 RWD선이 "H", /RWD선이 "L"인 경우는, RNAND="L", /RNAND="H"로 되므로, RD="H", /RD="L"로 되어 Dout은 '1'로 된다.

상기와는 역으로 선택된 RWD선이 "L", /RWD선이 "H"이면, Dout은 '0'으로 된다.

한편, 병렬비트테스트모드의 독출동작시에는, TEST="H", /TEST="L"이다. 이 경우, 에러가 없으면, RNAND와 /RNAND가 상보신호로 되고, 이에 따라 RD="H", RD/"L"로 되어 Dout은 '1'로 된다. 즉, 32개의 RWD선이 모드 "H", 32개의 /RWD선이 모두 "L"인 경우에는, RNAND="L", /RNAND="H"로 되어 RD="H", RD="L"로 된다. 마찬가지로, 32개의 RWD선이 모두 "L", 32개의 /RWD선이 모두 "H"인 경우에는, RNAND="H", /RNAND="L"로 되어 RD="H", /RD="L"로 된다.

상기와는 역으로, 에러가 적어도 1개 있으면(32개의 RWD선, /RWD선에 "L"과 "H"가 혼재하고 있으면), RNAND="H", /RNAND="H"로 되고, 이에 따라 RD="L", /RD="H"로 되어 Dout은 '0'으로 된다. 단, 기입된 동일 데이터(이 예에서는 8×4=32비트)가 모두 에러로 되어 모든 데이터가 반전해 버린 경우에는, 실제로는 에러이지만, Dout은 '1'로 되므로, 에러가 없다는 오판단을 해 버리게 되는데, 이와 같은 일이 일어날 확률은 대단히 적으므로, 실제상 문제가 없는 것이라고 생각된다.

상기한 바와 같은 동작에 의해, 동일 데이터를 기입한 때에 그들이 갖추어져 있는가 아닌가의 판정이 가능하게 되어, 에러가 없는 경우에는 Dout은 '1'로 되고, 에러가 적어도 1개 있는 경우에는 Dout은 '0'으로 된다.

제8도는 제3도중의 DQ버퍼의 일례를 나타낸 회로도이다.

여기서, DPinl, /DPinl(i=0∼3, n=0∼7, l=L, R)은, DQ버퍼(i=0∼3, n=0∼7, l=L, R)에 대응하여 접속되는 DQ선쌍이다. DQ버퍼자체의 구성은 잘 알려져 있으므로, 그 설명을 생략하기로 한다.

제9도는 제8도중의 DQ버퍼 제어신호의 발생회로의 일례를 나타낸 것이다.

여기서, QSEL발생회로부(91)에 입력되는 REF8K, REF4K, REF2K는 대응하여 8K리프레쉬 사이클, 4K리프레쉬 사이클, 2K리프레쉬 사이클을 나타내는 신호이다.

64MDRAM의 리프레쉬 사이클에는, 제10도에 나타낸 8K리프레쉬 사이클, 제11도에 나타낸 4리프레쉬 사이클, 제12도에 나탠 2K리프레쉬 사이클의 3종류가 있다. 이들 도면에서 사선으로 나타낸 블록은, 동시에 활성화되는 블록을 표시하고 있다.

제10도에 나타낸 바와 같이, 8K리프레쉬 사이클에서는, 1사이클중에 각 16M어레이마다 1블록만이 활성화되고, 전체에서 4블록(제1도중의 예컨대 사선으로 나타낸 4블록)이 동시에 활성화된다. 그리고, 상기 4블록에 있어서, 각각 8비트에 동시에 동일 데이터를 기입할 수 있고, 또 동시에 독출할 수 있다.

따라서, 전체에서 32비트의 셀에 동시에 동일 데이터를 기입할 수 있고, 더욱이 동시에 32비트로부터의 정보를 독출할 수 있게 된다.

제11도에 나타낸 바와 같이, 4K리프레쉬 사이클에서는, 1사이클중에 각 16M어레이마다 2블록만이 활성화되고, 전체에서 8블록이 동시에 활성화된다.

제12도에 나타낸 바와 같이, 2K리프레쉬 사이클에서는, 1사이클중에 각 16M어레이마다 4블록만이 활성화되고, 전체에서 16블록이 동시에 활성화된다.

또, 각 리프레쉬 사이클에서의 어드레스할당은 다르게 이루어지며, 각각 도면에 나타낸 바와 같이 이루어지고 있다.

다음에는 제9도의 DQ버퍼 제어신호 발생회로의 동작을 설명한다.

RSLnl(n=0∼7, l=R, L)은 행블록 선택신호이고, QDRV는 기입(write)동작시에 "H"로 되는 펄스신호이다. QSE는 독출시에 DQ버퍼를 활성화하는 신호이다.

통상동작모드의 8K리프레쉬 사이클에서는, REF2K="L", REF8K="H"이므로, DQ버퍼 그룹선택신호(QSEL)를 결정하는 어드레스신호(A8C, /A8C, A9C, /A9C)는 모두 선택능력이 없어지고, QSEL은 4신호 모두 "H"로 되어, 행블록 선택신호(RSLnL, RSLnR)에 의해 선택되는 8개의 DQ버퍼만이 선택되어 활성화된다.

통상동작모드의 4K리프레쉬 사이클에서는, REF2K="L", REF8K="L"이므로, QSEL을 결정하는 어드레스 신호중에 A8C, /A8C만이 유효한 것으로 되어, RSLnL, RSLnR에 의해 선택된 2블록중에서 A8C에 의해 결정되는 한쪽의 블록에 대응하는 DQ버퍼 블록만이 선택되어 활성화된다.

또, 통상동작모드의 2K리프레쉬 사이클에서는, REF2K="H", REF8K="L"이므로, 4개의 QSEL은 A8C, A9C에 의해 완전히 디코드되고, 동시에 활성화된 4개의 블록중에서 선택된 1블록의 DQ버퍼 그룹만이 선택되어 활성화된다.

한편, 32비트 병렬테스트모드시에는 통상동작모드와 변함없지만, 64비트병렬테스트모드시에서는 4리프레쉬 이하의 사이클(4K, 2K, 1K)로 테스트를 실시한다.

DRAM이 4K리프레쉬 사이클 이하의 제품인 경우에는, 64비트 병렬테스트모드에서도 리프레쉬 사이클은 불변이지만, 8K리프레쉬 사이클 제품인 경우에는 64비트 병렬테스트모드에 엔트리(entry)한 경우에는 강제적으로 4K리프레쉬로 된다.

더욱이, QSEL의 A8C, /A8C에 의한 선택능력을 없애고, 동시에 활성화된 블록중에서 A8C에 의해 결정되는 2블록의 DQ버퍼를 동시에 활성화시킨다.

마찬가지로, 128비트 병렬테스트모드시에는 2K리프레쉬 이하의 사이클로 테스트를 실시한다. 즉, 2K, 1K리프레쉬 사이클 제품은 그대로 좋지만, 8K, 4K리프레쉬 사이클 제품은 128비트 병렬테스트모드에 엔트리하면 강제적으로 2K리프레쉬 사이클로 된다.

더욱이, QSEL에 있어서 A8C, /A8C, A9C, /A9C의 선택능력을 없앤다. 이에 따라, 동시에 활성화되어 있는 블록중에서 A8C, A9C에 의해 선택되는 4블록의 DQ버퍼를 동시에 활성화시킨다.

마찬가지로, 256비트 병렬테스트모드시에는 1K리프레쉬 사이클로 테스트하는 것으로 한다.

따라서, 1K리프레쉬 사이클 제품에서는, 통상모드와 리프레쉬 사이클은 불변으로 좋지만, 그 이외의 제품에서는 256비트 병렬테스트모드로 엔트리하면 강제적으로 1K리프레쉬 사이클로 된다.

더욱이, QSEL의 선택능력이 없어지고, A8C, A9C, A10R에 의해 선택되는 8블록의 DQ버퍼가 모두 활성화되게 된다.

또한, 본 실시예의 시스템에서는, 1조의 블록의 L, R에서 DQ버퍼가 공유되고 있고, 그 이상의 축약은 불가능하므로, 512비트 병렬테스트는 할 수 없다.

제13도는 제8도의 DQ버퍼가 선택활성화된 경우의 독출동작을 나타낸 타이밍도이다.

여기서, QDRV는 기입동작시에 "H"로 되는 펄스신호, QSE는 독출시에 DQ버퍼를 활성화하는 신호이다.

이 DQ버퍼 자체의 동작은 잘 알려져 있으므로, 이하 간단하게 설명한다.

/RAS(행어드레스 스트로브)신호의 활성화와 더불어 행어드레스를 취입하고, 다음에 /CAS(열어드레스 스트로브)신호의 활성화와 더불어 열어드레스를 취입하여 CSL을 선택하며, 대응하는 데이터를 /DFLTC신호의 활성화의 타이밍에서 래치한다. 그 전에, 행어드레스와 동일한 열어드레스에 대응하는 CSL을 선택하여 대응하는 데이터를 래치하고 있지만, 이는 상기 /CAS신호의 활성회에 의해 독출된 데이터(필요한 데이터)의 래치에 의해 파기된다.

상기한 바와 같은 DQ버퍼의 구성, 동작으로부터 명확히 알 수 있는 바와 같이, 본 실시예의 시스템에서는 동일한 RWD선에 연결되는 복수의 DQ버퍼가 동시에 활성화된 경우에는, RWD선에 와이어드 오아(wired-OR)로 연산되는 것을 알 수 있다.

따라서, 동일 데이터가 기입된 경우, 올바로 독출되면 RWD선, /RWD선에는 그 기입된 데이터가 올바로 읽혀지지만, 기입된 동일 데이터의 적어도 1비트에 에러가 발생하면 RWD, /RWD(모두 "H"선충전)가 모두 "L"레벨로 떨어져 에러검출된다.

단, 모든 비트가 에러를 일으킨 경우에는 RWD, /RWD가 역데이터를 전송하는 것으로 되어 에러검출은 할 수 없지만, 제6도의 리드멀티플렉서에 있어서 다른 블록과의 연산을 취하는 장소(4입력 낸드게이트)에서 에러 검출이 가능하다. 물론, 모든 어레이의 모든 비트에서 에러를 일으킨 경우에는 에러검출이 불가능하다.

다음에는 제1도의 DRAM의 기입계에 대해 설명한다.

제14도는 입력버퍼회로의 일례를 나타낸 것이다.

이 입력버퍼회로 자체의 구성은 잘 알려져 있으므로, 그 설명을 생략하기로 한다. DIN은 입력버퍼로부터 입력된 기입데이터이고, VREF는 칩내에서 발생된 기준전압이다. 입력버퍼회로에서 증폭된 DIN은 상보적인 데이터(WD, /WD)로 되어 디멀티플렉서에 입력된다.

제15도는 디멀티플렉서의 일례를 나타낸 것이다.

이 디멀티플렉서 자체의 구성을 잘 알려져 있으므로, 그 설명을 생략하기로 한다.

제16도는 제14도와 제15도의 회로의 제어신호의 타이밍차트를 나타낸 것이다.

다음에는 제14도와 제15도의 회로의 동작을 설명한다.

입럭버퍼회로는 DIN을 증폭하여 상보적인 데이터(WD, /WD)로서 디멀티플렉서에 입력한다. 디멀티플렉서는 WD, /WD를 RWDij, /RWDij(i=0∼7, j=0∼3)선쌍에 전달한다.

이 경우, 통상동작모드에 있어서는 8×4개의 /DTXWij신호(i=0∼7, j=0∼3)의 내로부터 어드레스선택된 1신호만이 저레벨로 되므로, 대응하는 RWDij, /RWDij에 선택적으로 데이터를 전달한다.

이에 대해, 32비트 테스트모드시에는 8×4개의 /DTXWij신호 모두가 저레벨로 떨어지므로, 모든 RWD선쌍에 데이터를 전달한다.

상기한 바와 같이 RWD선쌍까지 전달된 기입데이터는, 상기한 제8도와 제9도의 회로에 대해 DQ선쌍으로 기입된다.

즉, 통상모드시에는 제9도의 회로에 있어서 RSLnL신호와 RSLnR신호 및 QSEL신호로 선택된 /WGT신호에 의해 RWD선쌍의 데이터가 DQ선쌍에 기입된다.

이에 대해, 32비트 테스트모드시에는 독출시와 마찬가지로 QSEL신호의 선택능력을 떨어뜨림으로써, 다비트에 동시에 기입을 수행한다.

이 경우, 64비트 병렬테스트모드는, 4K리프레쉬 사이클 이하로 테스트하는 것으로 하면, 8K리프레쉬 사이클 제품에서는 64비트 병렬테스트모드에 엔트리하면 강제적으로 4K리프레쉬 사이클로 동작하게 된다. 그리고, 제9도의 QSEL발생회로(91)에 있어서 A8C의 선택능력이 없어지므로, 동시에 활성화된 블록중에서 A8C로 구별되는 2블록에 대응하는 /WGT신호의 레빌이 떨어져 DQ선쌍에 기입이 가능하게 된다.

마찬가지로, 128비트 병렬테스트모드는, 2K리프레쉬 사이클 이하로 테스트하는 것으로 하면, 4K리프레쉬 제품 또는 8K리프레쉬 제품은 128비트 병렬테스트모드에 엔트리하면 강제적으로 2K리프레쉬 사이클로 된다. 그리고, QSEL발생회로(91)에 있어서, A8C, A9C의 선택능력이 없어지고, 동시에 활성화되는 블록중 A8C, A9C로 구별되는 4블록에 대응하는 /WGT신호의 레벨이 떨어져 DQ선쌍에 기입이 가능하게 된다.

마찬가지로, 256비트 병렬테스트모드는, 1K리프레쉬 사이클로 테스트하는 것으로 하면, 256비트 병렬테스트모드에 엔트리하면 강제적으로 1K리프레쉬로 된다. 그리고, QSEL발생회로(91)에 있어서, QSEL신호와, RSLnR신호 및 RSLnL신호의 선택능력이 떨어지고, A8C, A9C, A10R로 구별되는 8블록에 대응하는 /WGT신호의 레벨이 떨어져 대응하는 DQ선쌍에 기입이 가능하게 된다.

제17도는 제6도의 리드멀티플렉서의 /DTXRij신호 및 제15도의 디멀티플렉서의 /DTXWij신호의 발생회로의 일례를 나타낸 것이다.

제18도(a)는 제9도, 제17도중의 리프레쉬 사이클을 결정하는 신호 및 제17도의 PBTEST신호의 발생회로의 일례를 나타낸 것이다.

제18도(b), (c)는 제18도(a)중의 리프레쉬 사이클 제어신호의 상태의 진리치(眞理値)를 나타낸 것이다.

REF8K, REF4K, REF2K, REF1K는, 각각 대응하여 8K리프레쉬 사이클, 4K리프레쉬 사이클, 2K리프레쉬 사이클, 1K리프레쉬 사이클로 워드선(WL)을 상승시켜 센스앰프를 활성화하는 신호이다.

이들 신호는, 블록선택신호(RSLnL, RSLnR)이 발생회로나 워드선 드라이버, 센스앰프 활성화신호 발생회로에도 입력되고 있다.

또한, 본 발명의 병렬비트 테스트모드는 비트폭을 2배씩 확대해 가지만, 활성블록을 증가시킴으로써 실현하고 있으므로 비트간의 독립성을 보존하는 것이 가능하다.

또, 예컨대 4K리프레쉬 사이클 제품을 64비트 병렬로 테스트하는 경우에는 특히 활성화블록이 증가하는 것만은 아니므로 문제가 없지만, 예컨대 8K리프레쉬 사이클 제품을 64비트 병렬테스트하는 경우에는 활성화블록이 통상모드에 비해 2배로 증가하므로 파워, 노이즈 등의 상황이 통상에 비해 커지게 된다는 문제가 있을 것처럼 생각된다.

즉, 통상사용조건과는 다른 조건으로 테스트함으로써, 올바른 평가를 할수 없는 위험성이 숨어 있는 것은 아닌가 하고 생각하기 쉽다.

그러나, 원래 2K리프레쉬까지의 통상동작은 보증하지 않으면 안되고, 본래시간단축을 목적으로 한 병렬비트 테스트는 비트단위의 기능을 확인하기 위한 것일 뿐, 이와 같은 파워, 노이즈에 관련된 불량을 시험·평가하는 것은 아니다.

비록 노이즈 등이 영향을 미친다고 해도, 병렬비트 테스트는 통상조건보다도 엄밀한 조건에 의한 시험이므로, 통과한 제품은 안심하고 출하, 탑재할 수 있다.

그러나, 예컨대 1K리프레쉬 사이클(256비트 테스트모드)로드 되면, 동시에 활성화되는 클록이 대단히 많아지므로, 센스앰프를 활성화하는 때의 전류 피크가 너무나 많아지게 되어 오동작에 이를 위험이 높다. 그래서, 이 때에는 센스앰프를 활성화하는 드라이버의 구동능력(트랜지스터 치수)을 줄여 전류량을 제한하는 것도 고려된다.

물론, 이와 같은 방법에서는 비트선을 재저장하는 시간('0', '1'로 완전히 증폭할 때까지의 시간)이 길어지게 되므로 사이클시간에 길게 취하는 것이 필요로 되어 전체로서의 테스트시간단축은 128비트 테스트모드의 반으로는 되지 않지만, 사이클시간중에 점유하는 비트선 재저장시간의 비율은 1/3정도이므로 만약 2배로 신장하여도 2/3로는 단축할 수 있다는 효과가 있다.

또, 제1도에 나타낸 DRAM과 같은 열디코더가 복수의 셀어레이에 공통하는 시스템에서는, 각 블록마다 독립적으로 불량열을 예비열로 치환하는 리던던시 방식을 채용한 경우(예컨대, 본원 출원인의 출원에 따른 일본국 특원평 4-64979호), 동시에 활성화되는 블록에 다른 어드레스의 열불량이 있는 경우에는 구제할 수 없게 된다.

따라서, 제10도로부터 알 수 있는 바와 같이 8K리프레쉬 사이클 제품에서는, 1블록만 활성화되지 않으므로, 각 16블록에 존재하는 열불량은 구제범위이면 모두 구제된다.

이에 대해, 제11도에 나타낸 바와 같은 4K리프레쉬 사이클 제품에서는, 2블록이 동시에 활성화되므로, 이 2블록에 다른 어드레스에 열불량이 있으면 그것은 구제할 수 없어 불량품으로 된다.

마찬가지로, 제12도에 나타낸 바와 같은 2K리프레쉬 사이클 제품에서는, 동시에 활성화되는 4블록에 다른 어드레스의 열불량이 있으면 불량품으로 된다.

따라서, 8K리프레쉬 사이클 제품은 보다 많은 열불량이 존재하고 있어도 구제할 수 있으므로, 양품으로서 출하할 수 있다.

그렇지만, 이 8K리프레쉬 사이클 제품을 64비트 이상의 병렬테스트를 수행하는 경우에 문제가 일어날 위험성이 있다. 즉, 8K리프레쉬 제품을 64비트 병렬로 테스트하는 경우, 활성화블록이 2개로 증가하기 때문에, 이들에 다른 어드레스의 열불량이 있으면 테스트를 할 수 없게 된다.

이와 같이, 제품 본래의 리프레쉬 사이클보다도 리프레쉬 사이클을 작게하여 많은 비트를 동시에 테스트하고자 한 경우, 열불량의 상황에 따라서는 테스트 불가능으로 될 위험이 있다.

이와 같은 것을 제품마다 판단하기 위해 몇 K리프레쉬까지 리프레쉬 사이클을 작게할 수 있다(몇 비트 병렬 테스트까지 가능)는 정보를 제품마다 부가할 필요가 있다.

이 방법으로는 여러가지가 고려되고 있다.

예컨대, 패키지의 마킹(marking)에 본래의 리프레쉬 사이클의 정보에 부가하여 리프레쉬 사이클을 어디까지 작게 할 수 있는가 하는 정보를 마킹하는 방법이 있다.

또는, 제19도에 나타낸 회로를 복수의 I/O패드(I/O핀;191)에 대응하여 설치해 두고, 조립전 테스트후의 리던선시퓨즈(192)를 절단하는 때에 프로그램하고, 조립 후 I/O핀(191)에 전원전위(Vcc) 이상의 고전압을 가한때에 I/O핀(191)고 Vcc노드 사이에 전류가 흐르는가의 여부에 의해 이 정보를 부가하는 방법도 있다.

물론, 제19도의 회로에 있어서, 2개의 NMOS트랜지스터(193, 194)는 2개의 NMOS에 한정되지 않고, 또 트랜지스터 대신에 다이오드를 이용해도 상관없으며, 제19도의 회로를 부가하는 핀은 I/O핀에 한정되지 않고, 어드레스핀 등의 어떠한 핀이어도 상관없다.

이상은 64M워드×1비트 구성의 DRAM에 대해 설명했지만, ×4 이상의 다비트 제품에 대해서도 본 발명을 적용할 수 있다.

또, 본 발명에 따른 테스트모드에 엔트리하는 방법은 여러가지 고려되고 있지만, 예컨대 WCBR사이클로 /RAS신호의 활성화시에 행어드레스를 설정함으로써 32비트, 64비트, 128비트, 256비트의 병렬테스트모드로 구별하여 엔트리하는 방법이 일반적이다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

〔발명의 효과〕

이상 설명한 바와 같이 본 발명의 반도체 메모리에 의하면, 병렬테스트비트의 폭을 자유로이 변화시키는 테스트모드를 내장할 수 있다. 따라서, 64MDRAM을 예로 들면 병렬비트테스트의 축약비트폭을 표준화된 32비트보다도 증가시킬 수 있기 때문에, 테스트시간을 대폭적으로 단축할 수 있게 되고, 이는 테스트에 필요한 비용의 삭감으로 이어지게 된다.

예컨대, 64MDRAM을 256비트 병렬로 테스트를 수행하면, 256K 사이클로 모든 비트에 액세스가 가능하게 된다.

따라서, 테스트 항목이 변화하지 않는다고 가정하면, 256KDRAM과 동일한 시간으로 가능테스트를 종료할 수 있어 4세대로 거슬로 올라가는 효과를 발휘할 수 있으므로, 테스트비용의 삭감에 미치는 충격은 가히 절대적이라 할 수 있다.

Claims

복수개의 블록(111)으로 분할되어 배치된 메모리셀 어레이(11)와; 상기 각 블록(111)에 대응하여 설치된 복수의 데이터선쌍(DQ04, /DQ04∼DQ36, /DQ36); 상기 각 블록(111)의 근방에 공통으로 설치된 복수의 데이터독출/기입선쌍(RWD); 상기 각 블록에 대응하여 설치되어, 독출시에는 각 블록으로부터 상기 데이터선쌍으로 인출된 데이터를 증폭하여 상기 데이터독출/기입선쌍에 전달하고, 기입시에는 상기 데이터독출/기입선쌍에 기입된 데이터를 상기 데이터선쌍으로 기입하는 열선택 버퍼회로(21) 및; 병렬비트테스트모드가 지정된 때에 통상의 독출/기입에 필요한 열선택 버퍼회로(21)의 수 이상의 열선택 버퍼회로(21)를 활성화시킴으로써, 독출시에는 상기 데이터독출/기입선쌍을 와이어드오아접속하여 데이터독출/기입선쌍(RWD)의 수 이상의 데이터의 연산결과를 데이터독출/기입선쌍(RWD)에 독출하고, 기입시에는 상기 데이터독출/기입선쌍(RWD)의 수 이상의 데이터선쌍에 동일 데이터를 기입하도록 제어하는 테스트회로(91)를 구비한 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
제1항에 있어서, 상기 테스트회로(91)는, 특수한 엔트리 사이클에 의해 혹은 메모리칩영역상의 패드(191)로 전기신호를 인가하여, 활성화되는 열선택버퍼회로(21)의 수를 변화시킴으로써, 동시에 테스트되는 비트의 수를 자유로이 변경하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
제1항에 있어서, 상기 테스트(91)는, 병렬비트테스트모드시에는 통상모드시의 센스앰프 드라이버의 구동능력을 갖게 하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
제2항에 있어서, 상기 테스트회로(91)는, 병렬비트테스트모드시에는 통상모드시의 센스앰프 드라이버의 구동능력을 갖게 하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 각 회로는 DRAM에 내장되어 있고, 이 DRAM의 패키지상에 최소가능 리프레쉬 사이클을 나타내는 기호 혹은 표시가 붙어 있는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 각 회로는 DRAM에 내장되어 있고, 이 DRAM의 어느 외부핀에 대응하여 DRAM의 패키지봉입후에 프로그램내용의 검지가 가능하게 되도록 최소가능 리프레쉬 사이클을 프로그램하기 위한 회로가 설치되어 있으며, 이 DRAM의 웨이퍼상태에서 최소가능 리프레쉬 사이클이 프로그램되는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.