KR940022582A - 병렬비트테스트모드내장 반도체 메모리 - Google Patents

병렬비트테스트모드내장 반도체 메모리 Download PDF

Info

Publication number
KR940022582A
KR940022582A KR1019940004808A KR19940004808A KR940022582A KR 940022582 A KR940022582 A KR 940022582A KR 1019940004808 A KR1019940004808 A KR 1019940004808A KR 19940004808 A KR19940004808 A KR 19940004808A KR 940022582 A KR940022582 A KR 940022582A
Authority
KR
South Korea
Prior art keywords
data
semiconductor memory
line pair
parallel bit
test mode
Prior art date
Application number
KR1019940004808A
Other languages
English (en)
Other versions
KR960016804B1 (ko
Inventor
다카시 오사와
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR940022582A publication Critical patent/KR940022582A/ko
Application granted granted Critical
Publication of KR960016804B1 publication Critical patent/KR960016804B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 병렬테스트비트의 폭을 자유로이 변경할 수 있는 테스트모드를 내장한 반도체 메모리를 제공한다.
이를 위해 본 발명은, 복수개의 블록(111)으로 분할되어 배치된 메모리셀어레이치(11)의 각 블록에 공통의 RWD선쌍이 설치되고, 각 블록에 대응하여 독출시에는 블록으로부터 인출된 DQ선쌍의 데이터를 증폭하여 전달하고, 기입시에는 RWD선쌍에 기입된 데이터를 DQ선쌍으로 기입하는 DQ버퍼(41)가 배치도니 반도체 메모리에 있어서, 병렬비트테스트모드시에는 통상의 독출/기입에 필요한 DQ버퍼회로의 수이상의 DQ버퍼를 활성화시켜, 독출시에는 RWD선쌍을 와이어드 오아접속하여 RWD선쌍의 수이상의 데이터의 연산 결과를 RWD선쌍에 독출하고, 기입시에는 RWD선쌍의 수이상의 데이터선쌍에 동일 데이터를 기입하는 것을 특징으로 한다.

Description

병렬비트테스트모드내장 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 병렬비트테스트모드내장 반도체 메모리의 1실시예에 따른 64M워드×1비트 구성의 64MDRAM의 셀어레이구성을 나타낸 도면,
제4도는 제3도중의 n=2, L의 1M블록의 일부를 확대하여 나타낸 회로도.

Claims (6)

  1. 복수개의 블록(111)으로 분할되어 배치된 메모리셀 어레이(11)와; 상기 각 블록(111)에 대응하여 설치된 복수의 데이터선쌍(DQ04,/DQ04~DQ36,/DQ36); 상기 각 블록(111)의 근방에 공통으로 설치된 복수의 데이터 독출/기입선쌍(RWD); 상기 각 블록에 대응하여 설치되어, 독출시에는 각 블록으로부터 상기 데이터선쌍으로 인출된 데이터를 증폭하여 상기 데이터 독출/가입선쌍에 전달하고, 기입시에는 상기 데이터 독출/기입선쌍에 기입된 데이터를 상기 데이터선쌍으로 기입하는 열선택 버퍼회로(21) 및; 병렬비트테스터 모드가 지정된 때에 통상의 독출/기입에 필요한 열선택 버퍼회로(21)의 수이상의 열선택 벼퍼회로(21)를 활성화시킴으로써, 독출시에는 상기 데이터독출/기입선상을 와이어드 오아접속하여 데이터독출/기입선쌍(RWD)의 수이상의 데이터의 연산결과를 데이터독출/기입선쌍(RWD)에 독출하고, 기입시에는 상기 데이터독출/기입선쌍(RWD)의 수이상의 데이터선쌍에 동일 데이터를 기입하도록 제어하는 테스트회로(91)를 구비한 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
  2. 제1항에 있어서, 상기 테스트회로(91)는, 특수한 엔트리 사이클에 의해 혹은 메모리칩영역상의 패드(191)로 전기신호를 인가하여, 활성화되는 열선택 벼퍼회로(21)의 수를 변화시킴으로써, 동시에 테스트되는 비트의 수를 자유로이 변경하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
  3. 제1항에 있어서, 상기 테스트회로(91)는, 병렬비트테스트모드시에는 통상모드시의 센스앰프 드라이버의 구동능력을 작게 하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
  4. 제2항에 있어서, 상기 테스트회로(91)는, 병렬비트테스트모드시에는 통상모드시의 센스앰프 드라이버의 구동능력을 작게 하는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
  5. 제1항에 내지 제4항중 어느 한 항에 있어서, 상기 각 회로는 DRAM에 내장되어 있고, 이 DRAM의 패키지상에 최소가능 리프레쉬 사이클을 나타내는 기호 혹은 표시가 붙어 있는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
  6. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 각 회로는 DRAM에 내장되어 있고, 이 DRAM의 어느 외부핀에 대응하여 DRAM의 패키지봉입후에 프로그램내용의 검지가 가능하게 되도록 최소가능 리프레쉬 사이클을 프로그램하기 위한 회로가 설치되어 있으며, 이 DRAM의 웨이퍼상태에서 최소가능 리프레쉬 사이클의 프로그램되는 것을 특징으로 하는 병렬비트테스트모드내장 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940004808A 1993-03-12 1994-03-11 병렬비트테스트모드내장 반도체 메모리 KR960016804B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5051707A JP2845713B2 (ja) 1993-03-12 1993-03-12 並列ビットテストモード内蔵半導体メモリ
JP93-051707 1993-03-12

Publications (2)

Publication Number Publication Date
KR940022582A true KR940022582A (ko) 1994-10-21
KR960016804B1 KR960016804B1 (ko) 1996-12-21

Family

ID=12894374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940004808A KR960016804B1 (ko) 1993-03-12 1994-03-11 병렬비트테스트모드내장 반도체 메모리

Country Status (5)

Country Link
US (1) US5416741A (ko)
EP (1) EP0615252B1 (ko)
JP (1) JP2845713B2 (ko)
KR (1) KR960016804B1 (ko)
DE (1) DE69421429T2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526311A (en) * 1993-12-30 1996-06-11 Intel Corporation Method and circuitry for enabling and permanently disabling test mode access in a flash memory device
US5583816A (en) * 1994-06-29 1996-12-10 Sgs-Thomson Microelectronics, Inc. Long write test
JP2616712B2 (ja) * 1994-09-22 1997-06-04 日本電気株式会社 半導体記憶装置
JP3267462B2 (ja) * 1995-01-05 2002-03-18 株式会社東芝 半導体記憶装置
US5812478A (en) * 1995-01-05 1998-09-22 Kabushiki Kaisha Toshiba Semiconductor memory having improved data bus arrangement
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
DE19607724A1 (de) * 1996-02-29 1997-09-04 Siemens Ag Schaltungsanordnung für einen programmierbaren nichtflüchtigen Speicher
US5719818A (en) * 1996-04-18 1998-02-17 Waferscale Integration Inc. Row decoder having triple transistor word line drivers
JP3839869B2 (ja) * 1996-05-30 2006-11-01 株式会社ルネサステクノロジ 半導体記憶装置
US5954830A (en) * 1997-04-08 1999-09-21 International Business Machines Corporation Method and apparatus for achieving higher performance data compression in ABIST testing by reducing the number of data outputs
US6034914A (en) * 1997-10-30 2000-03-07 Kabushiki Kaisha Toahiba Semiconductor memory device having column redundancy function
US6055203A (en) * 1997-11-19 2000-04-25 Waferscale Integration Row decoder
KR100265760B1 (ko) * 1997-12-03 2000-09-15 윤종용 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법
KR100238256B1 (ko) * 1997-12-03 2000-01-15 윤종용 직접 억세스 모드 테스트를 사용하는 메모리 장치 및 테스트방법
KR100269319B1 (ko) * 1997-12-29 2000-10-16 윤종용 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법
JP3774084B2 (ja) * 1998-06-29 2006-05-10 株式会社ハイニックスセミコンダクター 半導体メモリテスト回路及びその方法
KR100365562B1 (ko) 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체 기억소자의 테스트회로
JP5431624B2 (ja) * 2000-05-30 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US7184290B1 (en) 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
JP2002237198A (ja) 2001-02-09 2002-08-23 Mitsubishi Electric Corp 半導体記憶回路装置並びにその検査方法及びセル不良救済方法
KR100541048B1 (ko) * 2003-06-16 2006-01-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
KR100506531B1 (ko) * 2003-11-11 2005-08-03 삼성전자주식회사 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로
KR100535251B1 (ko) * 2004-06-12 2005-12-08 삼성전자주식회사 내부 데이터 확인이 가능한 반도체 메모리 장치 내부의병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트방법.
KR100735751B1 (ko) 2005-12-26 2007-07-06 삼성전자주식회사 반도체 메모리 장치
KR100809070B1 (ko) * 2006-06-08 2008-03-03 삼성전자주식회사 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법
US8909878B2 (en) 2012-06-12 2014-12-09 International Business Machines Corporation Implementing timing alignment and synchronized memory activities of multiple memory devices accessed in parallel
US20220277800A1 (en) * 2021-03-01 2022-09-01 Nxp Usa, Inc. Memory system with redundant operation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541090A (en) * 1981-06-09 1985-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
JPS60261148A (ja) * 1984-06-07 1985-12-24 Mitsubishi Electric Corp 半導体装置
JPS61292299A (ja) * 1985-06-18 1986-12-23 Toshiba Corp オンチツプメモリテスト容易化回路
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JP2602225B2 (ja) * 1987-04-24 1997-04-23 株式会社日立製作所 ダイナミツクｒａｍ
US5301155A (en) * 1990-03-20 1994-04-05 Mitsubishi Denki Kabushiki Kaisha Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
US5283877A (en) * 1990-07-17 1994-02-01 Sun Microsystems, Inc. Single in-line DRAM memory module including a memory controller and cross bar switches
US5285419A (en) * 1991-12-17 1994-02-08 Sgs-Thomson Microelectronics, Inc. Read/write memory with improved test mode data compare

Also Published As

Publication number Publication date
JP2845713B2 (ja) 1999-01-13
DE69421429D1 (de) 1999-12-09
JPH06267298A (ja) 1994-09-22
EP0615252A2 (en) 1994-09-14
DE69421429T2 (de) 2000-04-13
EP0615252B1 (en) 1999-11-03
EP0615252A3 (en) 1997-01-22
KR960016804B1 (ko) 1996-12-21
US5416741A (en) 1995-05-16

Similar Documents

Publication Publication Date Title
KR940022582A (ko) 병렬비트테스트모드내장 반도체 메모리
KR920010657A (ko) 반전 기록 용량을 갖는 반도체 메모리 및 반전 기록을 사용하는 메모리 테스팅 방법
KR920018766A (ko) 불휘발성 반도체 기억장치
KR940022581A (ko) 반도체 메모리
KR890015132A (ko) 동적 랜덤 억세스 메모리 및 그의 여유도 설정방법
KR100228530B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트회로
KR100571739B1 (ko) 반도체 기억 장치
KR960001783B1 (ko) 반도체 기억 장치
KR970076884A (ko) 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
KR970012790A (ko) 멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할 수 있는 반도체기억 장치
US5511025A (en) Write per bit with write mask information carried on the data path past the input data latch
KR100337601B1 (ko) 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법
KR970017658A (ko) 싸이클시간을 감소시키기 위한 반도체 메모리 장치
KR970051423A (ko) 반도체 메모리의 셀프 번인(Burn-in)회로
KR100368105B1 (ko) 반도체메모리장치
TW349226B (en) A test method of high speed memory devices in which limit conditions for the clock signals are defined
KR950006876A (ko) 롤콜 회로
KR20000077284A (ko) 반도체 메모리
JP4068291B2 (ja) 半導体記憶装置
KR880014569A (ko) 반도체 기억장치
KR20030078688A (ko) 메모리 장치의 시험 방법
KR100463238B1 (ko) 반도체 메모리 소자
KR100338817B1 (ko) 복합 반도체장치의 리프레쉬 특성 자가 테스터
KR970000330B1 (ko) 리프레시기능 개선형 반도체 기억장치
KR950034262A (ko) 저 전력 소비 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081120

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee