JP2602225B2 - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
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- JP2602225B2 JP2602225B2 JP62099773A JP9977387A JP2602225B2 JP 2602225 B2 JP2602225 B2 JP 2602225B2 JP 62099773 A JP62099773 A JP 62099773A JP 9977387 A JP9977387 A JP 9977387A JP 2602225 B2 JP2602225 B2 JP 2602225B2
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- Japan
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- signal
- external terminal
- test
- low level
- circuit
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミックRAM（ランダム・アクセス
・メモリ）に関し、例えば、約4Mビットのような大記憶
容量を持つものに利用して有効な技術に関するものであ
る。
・メモリ）に関し、例えば、約4Mビットのような大記憶
容量を持つものに利用して有効な技術に関するものであ
る。
半導体技術の進展により、約1Mビットのような大記憶
容量を持つダイナミックRAMが開発されている。このよ
うな大記憶容量化に伴い、そのテスト時間が増加してし
まう。そこで、RAM内部にテスト用回路を設けて、メモ
リアレイに×４ビットの単位で同じ信号を書き込んでお
いて、メモリアレイから読み出された×４ビットの信号
のうち、いずれか１ビットでも不一致のものがあれば、
出力端子をハイインピーダンス状態にするものである。
なお、上記×４ビットの読み出し信号が全てハイレベル
又はロウレベルなら、上記出力端子からハイレベル又は
ロウレベルの信号を出力させるものである（三菱電機
（株）1985年発行「三菱技報」Vol59、No.9参照）。
容量を持つダイナミックRAMが開発されている。このよ
うな大記憶容量化に伴い、そのテスト時間が増加してし
まう。そこで、RAM内部にテスト用回路を設けて、メモ
リアレイに×４ビットの単位で同じ信号を書き込んでお
いて、メモリアレイから読み出された×４ビットの信号
のうち、いずれか１ビットでも不一致のものがあれば、
出力端子をハイインピーダンス状態にするものである。
なお、上記×４ビットの読み出し信号が全てハイレベル
又はロウレベルなら、上記出力端子からハイレベル又は
ロウレベルの信号を出力させるものである（三菱電機
（株）1985年発行「三菱技報」Vol59、No.9参照）。
上記テスト方式にあっては、18ピンのパッケージのう
ち、１つの空きピンを利用して、ノーマルモードとテス
トモードの識別を行い、上記テスト回路を動作状態にす
るものである。したがって、約4Mビットのような大記憶
容量の記憶容量を持つダイナミックRAMを上記18ピンの
パッケージに実装しようとすると、上記空きピンをアド
レス端子として使用することになるため、上記テスト方
式を使用できない。
ち、１つの空きピンを利用して、ノーマルモードとテス
トモードの識別を行い、上記テスト回路を動作状態にす
るものである。したがって、約4Mビットのような大記憶
容量の記憶容量を持つダイナミックRAMを上記18ピンの
パッケージに実装しようとすると、上記空きピンをアド
レス端子として使用することになるため、上記テスト方
式を使用できない。
この発明の目的は、外部端子数を増加させることな
く、テスト時間の短縮化を実現したダイナミックRAMを
提供することにある。
く、テスト時間の短縮化を実現したダイナミックRAMを
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。
要を簡単に説明すれば、下記の通りである。
ロウアドレスストローブ信号の立ち下がりタイミング
において、カラムアドレスストローブ信号とライトイネ
ーブル信号がロウレベルにされていることを識別して、
テストモードにするものである。
において、カラムアドレスストローブ信号とライトイネ
ーブル信号がロウレベルにされていることを識別して、
テストモードにするものである。
上記した手段によれば、通常の動作において必要とさ
れる外部制御信号の組み合わせによって、テストモード
とすることができるから、外部端子数を増加させること
なくテスト時間の短縮化を図ることができる。
れる外部制御信号の組み合わせによって、テストモード
とすることができるから、外部端子数を増加させること
なくテスト時間の短縮化を図ることができる。
第２図には、この発明に係るダイナミックRAMの一実
施例のブロック図が示されている。同図における各回路
素子および回路ブロックは、公知のCMOS（相補型MOSFE
T）型半導体集積回路の製造技術によって、特に制限さ
れないが、Ｐ-型単結晶シリコンのような１個の半導体
基板上に形成される。
施例のブロック図が示されている。同図における各回路
素子および回路ブロックは、公知のCMOS（相補型MOSFE
T）型半導体集積回路の製造技術によって、特に制限さ
れないが、Ｐ-型単結晶シリコンのような１個の半導体
基板上に形成される。
１ビットのメモリセルMCは、情報記憶キャパシタCs
と、これに直列に接続されたアドレス選択用のＮチャネ
ルMOSFETQmとからなり、論理“1",“0"の情報はキャパ
シタCsに電荷の形で記憶される。キャパシタCsの一方の
電極には固定電位VG（＝1/2Vcc）が印加される。
と、これに直列に接続されたアドレス選択用のＮチャネ
ルMOSFETQmとからなり、論理“1",“0"の情報はキャパ
シタCsに電荷の形で記憶される。キャパシタCsの一方の
電極には固定電位VG（＝1/2Vcc）が印加される。
メモリアレイＭ−ARYは、特に制限されないが、folde
d bit line方式とされる。第２図には、その一対の行が
具体的に示されている。一対の平行に配置された相補デ
ータ線DL,▲▼に、複数のメモリセルMCのそれぞれ
の入出力ノードが、所定の規則性をもって配分されて、
結合されている。
d bit line方式とされる。第２図には、その一対の行が
具体的に示されている。一対の平行に配置された相補デ
ータ線DL,▲▼に、複数のメモリセルMCのそれぞれ
の入出力ノードが、所定の規則性をもって配分されて、
結合されている。
プリチャージ回路PCは、代表として示されたMOSFETQ1
のように、相補データ線DL,▲▼間に設けられたＮ
チャネル型のスイッチMOSFETにより構成される。前の読
出し又は書込みサイクルの結果、センスアンプSAによっ
て、相補データ線の一方の電位は電源電圧Vccに、他方
の電位は接地電位Vssにされる。次のサイクルに先立っ
て、タイミング発生回路TGで形成されたプリチャージ信
号PCのハイレベルによって、相補データ線DL,▲▼
はMOSFETQ1を通して短絡される。これにより、データ線
DL,▲▼のプリチャージレベルVcc/2が得られる。
のように、相補データ線DL,▲▼間に設けられたＮ
チャネル型のスイッチMOSFETにより構成される。前の読
出し又は書込みサイクルの結果、センスアンプSAによっ
て、相補データ線の一方の電位は電源電圧Vccに、他方
の電位は接地電位Vssにされる。次のサイクルに先立っ
て、タイミング発生回路TGで形成されたプリチャージ信
号PCのハイレベルによって、相補データ線DL,▲▼
はMOSFETQ1を通して短絡される。これにより、データ線
DL,▲▼のプリチャージレベルVcc/2が得られる。
センスアンプSAは、代表として示されたＰチャンネル
MOSFETQ2,Q3と、ＮチャンネルMOSFETQ4,Q5とからなる。
すなわち、センスアンプSAは、MOSFETQ2とQ4からなるCM
OSインバータと、MOSFETQ3とQ5からなるCMOSインバータ
との入出力を互いに結合して構成されるCMOSラッチ回路
で構成され、その一対の入出力ノードが上記相補データ
線DL,▲▼に結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
MOSFETQ6,Q7を通して電源電圧Vccが供給され、並列形態
のＮチャンネルMOSFETQ8,Q9を通して回路の接地電圧Vss
が供給される。これらのパワースイッチMOSFETQ6,Q7及
びMOSFETQ8,Q9は、同じメモリマット内の他の同様な行
に設けられたラッチ回路に対して共通に用いられる。言
い換えるならば、同じメモリマット内のラッチ回路にお
けるＰチャンネルMOSFETとＮチャンネルMOSFETとはそれ
ぞれそのソースが共通接続される。
MOSFETQ2,Q3と、ＮチャンネルMOSFETQ4,Q5とからなる。
すなわち、センスアンプSAは、MOSFETQ2とQ4からなるCM
OSインバータと、MOSFETQ3とQ5からなるCMOSインバータ
との入出力を互いに結合して構成されるCMOSラッチ回路
で構成され、その一対の入出力ノードが上記相補データ
線DL,▲▼に結合されている。また、上記ラッチ回
路には、特に制限されないが、並列形態のＰチャンネル
MOSFETQ6,Q7を通して電源電圧Vccが供給され、並列形態
のＮチャンネルMOSFETQ8,Q9を通して回路の接地電圧Vss
が供給される。これらのパワースイッチMOSFETQ6,Q7及
びMOSFETQ8,Q9は、同じメモリマット内の他の同様な行
に設けられたラッチ回路に対して共通に用いられる。言
い換えるならば、同じメモリマット内のラッチ回路にお
けるＰチャンネルMOSFETとＮチャンネルMOSFETとはそれ
ぞれそのソースが共通接続される。
上記MOSFETQ8,Q6のゲートには、動作サイクルではセ
ンスアンプSAを活性化させる相補タイミングパルスφpa
1,pa1が印加され、MOSFETQ9,Q7のゲートには、上記タ
イミングパルスφpa1,pa1より遅れた、相補タイミン
グパルスφpa2,pa2が印加される。このようにするこ
とによって、センスアンプSAの動作は２段階に分けられ
る。タイミングパルスφpa1,pa1が発生されたとき、
すなわち第１段階においては、比較的小さいコンダクタ
ンスを持つMOSFETQ8及びQ6による電流制限作用によっ
て、メモリセルからの一対のデータ線間に与えられた微
小読み出し電圧は不所望なレベル変動を受けることなく
増幅される。上記センスアンプSAでの増幅動作によって
相補データ線電位の差が大きくされた後、タイミングパ
ルスφpa2,pa2が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持つMOSFETQ9,Q
7がオン状態にされる。センスアンプSAの増幅動作は、M
OSFETQ9,Q7がオン状態にされることによって速くされ
る。このように２段階に分けて、センスアンプSAの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつ、データの高速読み出しを行う
ことができる。
ンスアンプSAを活性化させる相補タイミングパルスφpa
1,pa1が印加され、MOSFETQ9,Q7のゲートには、上記タ
イミングパルスφpa1,pa1より遅れた、相補タイミン
グパルスφpa2,pa2が印加される。このようにするこ
とによって、センスアンプSAの動作は２段階に分けられ
る。タイミングパルスφpa1,pa1が発生されたとき、
すなわち第１段階においては、比較的小さいコンダクタ
ンスを持つMOSFETQ8及びQ6による電流制限作用によっ
て、メモリセルからの一対のデータ線間に与えられた微
小読み出し電圧は不所望なレベル変動を受けることなく
増幅される。上記センスアンプSAでの増幅動作によって
相補データ線電位の差が大きくされた後、タイミングパ
ルスφpa2,pa2が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持つMOSFETQ9,Q
7がオン状態にされる。センスアンプSAの増幅動作は、M
OSFETQ9,Q7がオン状態にされることによって速くされ
る。このように２段階に分けて、センスアンプSAの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつ、データの高速読み出しを行う
ことができる。
メモリセルMCからデータ線DLに与えられた電位がプリ
チャージ電圧Vcc/2より高い（低い）場合、センスアン
プSAはその電位を電源電位Vcc（接地電位Vss）とする。
センスアンプSAの差動的な増幅動作の結果、最終的に、
相補データ線DL,▲▼の電位は、一方が電源電位Vc
c、他方が接地電位Vssとされる。
チャージ電圧Vcc/2より高い（低い）場合、センスアン
プSAはその電位を電源電位Vcc（接地電位Vss）とする。
センスアンプSAの差動的な増幅動作の結果、最終的に、
相補データ線DL,▲▼の電位は、一方が電源電位Vc
c、他方が接地電位Vssとされる。
ロウアドレスデコーダＲ−DCRは、１本のワード線を
選択するための選択信号を形成してメモリセルのアドレ
ッシングを行う。すなわち、ロウアドレスデコーダＲ−
DCRは、後述するロウアドレスバッファＲ−ADBから供給
される内部相補アドレス信号ax0〜axn−1を解読し、ワ
ード線選択タイミング信号φｘに同期して所定のワード
線の選択動作を行う。このワード線選択タイミング信号
φｘは、後述するタイミング発生回路TGにより形成され
る。
選択するための選択信号を形成してメモリセルのアドレ
ッシングを行う。すなわち、ロウアドレスデコーダＲ−
DCRは、後述するロウアドレスバッファＲ−ADBから供給
される内部相補アドレス信号ax0〜axn−1を解読し、ワ
ード線選択タイミング信号φｘに同期して所定のワード
線の選択動作を行う。このワード線選択タイミング信号
φｘは、後述するタイミング発生回路TGにより形成され
る。
ロウアドレスバッファＲ−ADBは、ロウアドレススト
ローブ信号▲▼に基づいてタイミング発生回路TG
において形成されたタイミング信号φarに同期して外部
端子A0〜Anから供給されたロウアドレス信号AX0〜AXnを
取込む。アドレス信号AX0〜AXnから、ロウアドレスバッ
ファＲ−ADBは、アドレス信号AX0〜AXnと同相の内部ア
ドレス信号と、逆相の内部アドレス信号（これらを合せ
て内部相補アドレス信号ax0〜axnと言う）とを形成す
る。このことは、他の内部アドレス信号に関し、以下の
説明及び図面においても同様である。
ローブ信号▲▼に基づいてタイミング発生回路TG
において形成されたタイミング信号φarに同期して外部
端子A0〜Anから供給されたロウアドレス信号AX0〜AXnを
取込む。アドレス信号AX0〜AXnから、ロウアドレスバッ
ファＲ−ADBは、アドレス信号AX0〜AXnと同相の内部ア
ドレス信号と、逆相の内部アドレス信号（これらを合せ
て内部相補アドレス信号ax0〜axnと言う）とを形成す
る。このことは、他の内部アドレス信号に関し、以下の
説明及び図面においても同様である。
カラムスイッチＣ−SWは、代表として示されているMO
SFETQ10,Q11のように、相補データ線DL,▲▼と共通
相補データ線CD,▲▼を選択的に結合させる。これ
らのMOSFETQ10,Q11のゲートには、カラムデコーダＣ−D
CRからの選択信号が供給される。
SFETQ10,Q11のように、相補データ線DL,▲▼と共通
相補データ線CD,▲▼を選択的に結合させる。これ
らのMOSFETQ10,Q11のゲートには、カラムデコーダＣ−D
CRからの選択信号が供給される。
カラムデコーダＣ−DCRは、１本のデータ線を選択す
るためのデータ線選択信号を形成し、カラムスイッチCW
に供給する。すなわち、カラムアドレスデコーダＣ−DC
Rは、後述するカラムアドレスバッファＣ−ADBから供給
される内部相補アドレス信号ay0〜ayn−1を解読し、デ
ータ線選択タイミング信号φｙに同期して所定のデータ
線の選択動作を行う。
るためのデータ線選択信号を形成し、カラムスイッチCW
に供給する。すなわち、カラムアドレスデコーダＣ−DC
Rは、後述するカラムアドレスバッファＣ−ADBから供給
される内部相補アドレス信号ay0〜ayn−1を解読し、デ
ータ線選択タイミング信号φｙに同期して所定のデータ
線の選択動作を行う。
カラムアドレスバッファＣ−ADBは、カラムアドレス
ストローブ信号▲▼に基づいてタイミング発生回
路TGにおいて形成されたタイミング信号φacに同期して
外部端子A0〜Anから供給されたカラムアドレス信号AY0
〜AYnを取込む。アドレス信号AY0〜AYnから、カラムア
ドレスバッファＣ−ADBは、内部相補アドレス信号ay0〜
aynを形成する。
ストローブ信号▲▼に基づいてタイミング発生回
路TGにおいて形成されたタイミング信号φacに同期して
外部端子A0〜Anから供給されたカラムアドレス信号AY0
〜AYnを取込む。アドレス信号AY0〜AYnから、カラムア
ドレスバッファＣ−ADBは、内部相補アドレス信号ay0〜
aynを形成する。
この実施例では、特に制限されないが、メモリアレイ
Ｍ−ARYは、４つからなる。各メモリアレイは、それぞ
れが約1Mビットの記憶容量を持つようにされる。したが
って、この実施例のダイナミックRAMは、全体で約4Mビ
ットのような大記憶容量を持つようにされる。特に制限
されないが、上記４つのメモリアレイに対応した４対の
相補データ線が一組とされ、一つのデータ線選択信号に
対応させられる。上記４対の相補データ線は、カラムス
イッチ回路Ｃ−SWを介して、縦方向に平行に走る４対の
共通相補データ線CD0,CD1,CD２及びCD３に結合される。
なお、非反転共通データ線CD0と反転共通データ線▲
▼０とを合わせて共通相補データ線CD０と表す。
Ｍ−ARYは、４つからなる。各メモリアレイは、それぞ
れが約1Mビットの記憶容量を持つようにされる。したが
って、この実施例のダイナミックRAMは、全体で約4Mビ
ットのような大記憶容量を持つようにされる。特に制限
されないが、上記４つのメモリアレイに対応した４対の
相補データ線が一組とされ、一つのデータ線選択信号に
対応させられる。上記４対の相補データ線は、カラムス
イッチ回路Ｃ−SWを介して、縦方向に平行に走る４対の
共通相補データ線CD0,CD1,CD２及びCD３に結合される。
なお、非反転共通データ線CD0と反転共通データ線▲
▼０とを合わせて共通相補データ線CD０と表す。
相補アドレス信号ax0〜axn,ay0〜aynの夫々の特定の
ビット、例えば最上位ビットの信号axnとaynは、デコー
ダ回路DECに供給される。このデコーダ回路DECは、信号
axnとaynから後述する信号の入力回路と出力回路にそれ
ぞれ設けられるマルチプレクサMPX1,MPX2に供給する選
択信号を形成する。
ビット、例えば最上位ビットの信号axnとaynは、デコー
ダ回路DECに供給される。このデコーダ回路DECは、信号
axnとaynから後述する信号の入力回路と出力回路にそれ
ぞれ設けられるマルチプレクサMPX1,MPX2に供給する選
択信号を形成する。
上記共通相補データ線CD０〜CD３は、それぞれメイン
アンプMA0〜MA3の入力端子に結合される。これらのメイ
ンアンプMA0〜MA3は、タイミング発生回路TGにより形成
されたメインアンプ動作タイミング信号（図示しない）
によって動作状態にされた共通相補データ線CD０〜CD３
の信号を増幅する。これらのメインアンプMA0〜MA3の相
補出力信号は、上記デコーダ回路DECにより形成される
選択信号により制御される出力選択回路であるマルチプ
レクサMPX1を通してデータ出力回路DOBの一つの入力端
子に伝えられる。マルチプレクサMPX1は、テスト信号TE
がロアレベルである通常動作において、デコーダ回路DE
Cの出力信号に従って、メインアンプMA0〜MA3の出力信
号を択一的に選択する。マルチプレクサMPX1によって選
択された１つの相補信号は、データ出力回路DOBを構成
する出力回路OCの入力端子（データ出力回路DOBの一つ
の入力端子）に伝えられる。出力回路OCタイミング信号
rwにより動作状態にされ、その入力信号を増幅して外
部端子Doutへ送出させる。これによって、１ビットの単
位での読み出し動作が行われる。タイミング信号rw
は、タイミング制御回路TCにおいて、ライトイネーブル
信号▲▼がハイレベルにされる、読出し動作の時に
発生される。書込み動作において、出力回路OCつまりデ
ータ出力回路DOBの出力は、信号rwによりハイインピ
ーダンス状態にされる。
アンプMA0〜MA3の入力端子に結合される。これらのメイ
ンアンプMA0〜MA3は、タイミング発生回路TGにより形成
されたメインアンプ動作タイミング信号（図示しない）
によって動作状態にされた共通相補データ線CD０〜CD３
の信号を増幅する。これらのメインアンプMA0〜MA3の相
補出力信号は、上記デコーダ回路DECにより形成される
選択信号により制御される出力選択回路であるマルチプ
レクサMPX1を通してデータ出力回路DOBの一つの入力端
子に伝えられる。マルチプレクサMPX1は、テスト信号TE
がロアレベルである通常動作において、デコーダ回路DE
Cの出力信号に従って、メインアンプMA0〜MA3の出力信
号を択一的に選択する。マルチプレクサMPX1によって選
択された１つの相補信号は、データ出力回路DOBを構成
する出力回路OCの入力端子（データ出力回路DOBの一つ
の入力端子）に伝えられる。出力回路OCタイミング信号
rwにより動作状態にされ、その入力信号を増幅して外
部端子Doutへ送出させる。これによって、１ビットの単
位での読み出し動作が行われる。タイミング信号rw
は、タイミング制御回路TCにおいて、ライトイネーブル
信号▲▼がハイレベルにされる、読出し動作の時に
発生される。書込み動作において、出力回路OCつまりデ
ータ出力回路DOBの出力は、信号rwによりハイインピ
ーダンス状態にされる。
上記共通相補データ線CD０〜CD３は、入力選択回路と
してのマルチプレクサMPX2を介してデータ入力回路DIB
の出力端子に結合される。このマルチプレクサMPX2は、
通常動作において、上記デコーダ回路DECにより形成さ
れる選択信号により制御され、上記データ入力回路DIB
の相補出力信号を択一的に対応する共通相補データ線CD
０〜CD３に伝える。データ入力回路DIBは、タイミング
信号φrwにより動作状態にされ、外部端子Dinから供給
された書き込み信号を上記マルチプレクサMPX2を介して
対応する一対の共通相補データ線CD０〜CD３に伝える。
これによって、１ビットの単位での書き込み動作が行わ
れる。タイミング信号φrwは、ライトイネーブル信号▲
▼がロウレベルの書き込み動作において、特に制限
されないが、上記メインアンプMAの動作タイミング信号
より遅れて、タイミング発生回路TGにおいて、発生され
る。読出し動作において、データ入力回路DIBの出力
は、信号φrwによりハイインピーダンス状態にされる。
してのマルチプレクサMPX2を介してデータ入力回路DIB
の出力端子に結合される。このマルチプレクサMPX2は、
通常動作において、上記デコーダ回路DECにより形成さ
れる選択信号により制御され、上記データ入力回路DIB
の相補出力信号を択一的に対応する共通相補データ線CD
０〜CD３に伝える。データ入力回路DIBは、タイミング
信号φrwにより動作状態にされ、外部端子Dinから供給
された書き込み信号を上記マルチプレクサMPX2を介して
対応する一対の共通相補データ線CD０〜CD３に伝える。
これによって、１ビットの単位での書き込み動作が行わ
れる。タイミング信号φrwは、ライトイネーブル信号▲
▼がロウレベルの書き込み動作において、特に制限
されないが、上記メインアンプMAの動作タイミング信号
より遅れて、タイミング発生回路TGにおいて、発生され
る。読出し動作において、データ入力回路DIBの出力
は、信号φrwによりハイインピーダンス状態にされる。
タイミング発生回路TGは、３つの外部制御信号▲
▼（ロウアドレスストローブ信号），▲▼（カ
ラムアドレスストローブ信号）及び▲▼（ライトイ
ネーブル信号）を受けて、メモリ動作に必要な上記各種
タイミング信号を形成して送出する。
▼（ロウアドレスストローブ信号），▲▼（カ
ラムアドレスストローブ信号）及び▲▼（ライトイ
ネーブル信号）を受けて、メモリ動作に必要な上記各種
タイミング信号を形成して送出する。
この実施例では、上記のような大記憶容量からなるダ
イナミックRAMのテスト時間を短縮化するため、テスト
用回路が内蔵される。
イナミックRAMのテスト時間を短縮化するため、テスト
用回路が内蔵される。
データ入力側のテスト回路は、この実施例では、マル
チプレクサMPX2に含まれる。テスト信号TEがハイレベル
のテスト期間又はテスト動作において、テスト回路は、
マルチプレクサMPX2を全て選択状態にして外部端子Din
から供給され書き込み信号を上記共通相補データ線CD０
〜CD３に伝える。これによって、上記メモリアレイＭ−
ARYの選択状態にされた４つのメモリセルには、同じ信
号が同時に書き込まれる。すなわち、テストモードの時
には、見かけ上４ビットの単位で書込みが行われる。
チプレクサMPX2に含まれる。テスト信号TEがハイレベル
のテスト期間又はテスト動作において、テスト回路は、
マルチプレクサMPX2を全て選択状態にして外部端子Din
から供給され書き込み信号を上記共通相補データ線CD０
〜CD３に伝える。これによって、上記メモリアレイＭ−
ARYの選択状態にされた４つのメモリセルには、同じ信
号が同時に書き込まれる。すなわち、テストモードの時
には、見かけ上４ビットの単位で書込みが行われる。
このテスト回路は、例えば、マルチプレクサMPX2の各
単位回路に並列に設けられた、テスト信号TEのハイレベ
ルで導通するスイッチ回路（例えばMOSFET）であってよ
い。また、テストモードにおいて、マルチプレクサMPX2
の各単位回路は非動作状態とされてよい。
単位回路に並列に設けられた、テスト信号TEのハイレベ
ルで導通するスイッチ回路（例えばMOSFET）であってよ
い。また、テストモードにおいて、マルチプレクサMPX2
の各単位回路は非動作状態とされてよい。
データ出力側のテスト回路は、マルチプレクサMPX1及
びデータ出力回路DOBに含まれる。テスト信号TEがハイ
レベルのテスト期間又はテスト動作において、マルチプ
レクサMPX1のテスト回路は、マルチプレクサMPX1を全て
選択状態にしてメインアンプMA0〜MA3の出力信号を判定
回路JCに伝える。
びデータ出力回路DOBに含まれる。テスト信号TEがハイ
レベルのテスト期間又はテスト動作において、マルチプ
レクサMPX1のテスト回路は、マルチプレクサMPX1を全て
選択状態にしてメインアンプMA0〜MA3の出力信号を判定
回路JCに伝える。
このテスト回路は、例えば、マルチプレクサMPX1の各
単位回路に並列に設けられた、テスト信号TEのハイレベ
ルで導通するスイッチ回路（例えばMOSFET）であってよ
い。また、テストモードにおいて、マルチプレクサMPX1
の各単位回路は非動作状態とされ、マルチプレクサMPX1
の出力回路OCへの出力はハイインピーダンス状態とされ
る。
単位回路に並列に設けられた、テスト信号TEのハイレベ
ルで導通するスイッチ回路（例えばMOSFET）であってよ
い。また、テストモードにおいて、マルチプレクサMPX1
の各単位回路は非動作状態とされ、マルチプレクサMPX1
の出力回路OCへの出力はハイインピーダンス状態とされ
る。
判定回路JCは、データ出力回路DOCに含まれるテスト
回路であり、データ出力回路DOCを構成する。判定回路J
Cは、テストモードにおいてテスト信号TEにより動作状
態とされ、特に制限されないが、上記各メイアンプMA0
ないしMA3の出力信号を受けて、その一致／不一致を検
出し（判定し）、検出結果に応じた出力信号を形成して
出力回路OCを通して外部端子Doutへ送出する。これによ
って、見かけ上４ビットの単位での読み出し動作を行う
ことができる。
回路であり、データ出力回路DOCを構成する。判定回路J
Cは、テストモードにおいてテスト信号TEにより動作状
態とされ、特に制限されないが、上記各メイアンプMA0
ないしMA3の出力信号を受けて、その一致／不一致を検
出し（判定し）、検出結果に応じた出力信号を形成して
出力回路OCを通して外部端子Doutへ送出する。これによ
って、見かけ上４ビットの単位での読み出し動作を行う
ことができる。
特に制限されないが、判定回路JCは、排他的OR（又は
NOR）回路によって構成される。メインアンプMA0とMA1
の出力及びMA2とMA3の出力が、夫々、第１及び第２の排
他的OR回路において比較され、さらに、第１及び第２排
他的OR回路の出力が第３の排他的OR回路において比較さ
れる。判定回路JCは、第３の排他的OR回路の出力に基づ
いた出力信号を、出力回路OCに送出する。これにより、
出力回路OCは、メインアンプMA0〜MA3からの４ビットの
読み出し信号がハイレベル又はロウレベルで一致したな
ら、ハイレベル又はロウレベルの出力信号を形成する。
上記４ビットからなる読み出し信号のうち、１ビットで
も不一致のものがあると、出力端子Doutをハイインピー
ダンスにする。
NOR）回路によって構成される。メインアンプMA0とMA1
の出力及びMA2とMA3の出力が、夫々、第１及び第２の排
他的OR回路において比較され、さらに、第１及び第２排
他的OR回路の出力が第３の排他的OR回路において比較さ
れる。判定回路JCは、第３の排他的OR回路の出力に基づ
いた出力信号を、出力回路OCに送出する。これにより、
出力回路OCは、メインアンプMA0〜MA3からの４ビットの
読み出し信号がハイレベル又はロウレベルで一致したな
ら、ハイレベル又はロウレベルの出力信号を形成する。
上記４ビットからなる読み出し信号のうち、１ビットで
も不一致のものがあると、出力端子Doutをハイインピー
ダンスにする。
なお、上記４ビットのメモリセルの全てにおいて、そ
の蓄積データを反転するような不良又はエラーが生じる
場合、不良又はエラーが無いものとして、ハイレベル又
はロウレベルが出力される。このため、テスターに書込
みデータを期待値として保持し、期待値と読出し信号と
を比較することが望ましい。
の蓄積データを反転するような不良又はエラーが生じる
場合、不良又はエラーが無いものとして、ハイレベル又
はロウレベルが出力される。このため、テスターに書込
みデータを期待値として保持し、期待値と読出し信号と
を比較することが望ましい。
上記のようなテスト回路の起動と解除は、タイミング
発生回路TGに含まれる動作モード識別出力により、セッ
ト／リセットが行われるラッチ回路FFの出力から得られ
るテスト信号TEにより制御される。例えば、テスト信号
TEがハイレベルなら、上記各テスト回路が動作状態にさ
れ、上記テスト信号TEがロウレベルなら、上記各テスト
回路が非動作状態にされる。これによってテストモード
とノーマルモードの切り換えが行われる。
発生回路TGに含まれる動作モード識別出力により、セッ
ト／リセットが行われるラッチ回路FFの出力から得られ
るテスト信号TEにより制御される。例えば、テスト信号
TEがハイレベルなら、上記各テスト回路が動作状態にさ
れ、上記テスト信号TEがロウレベルなら、上記各テスト
回路が非動作状態にされる。これによってテストモード
とノーマルモードの切り換えが行われる。
上記テストモードの起動／解除を第１図に示したタイ
ミング図を参照して次に説明する。
ミング図を参照して次に説明する。
ロウアドレスストローブ信号▲▼がハイレベル
からロウアドレスストローブ信号に立ち下がるタイミン
グにおいて、カラムアドレスストローブ信号▲▼
とライトイネーブル信号▲▼をロウレベルにする。
タイミング発生回路TGは、これを識別してハイレベル信
号をラッチ回路FFに供給する。これにより、ラッチ回路
FFのセットが行われ、テスト信号TEがハイレベルにされ
る。すなわち、このメモリサイクルTSETではテストモー
ドの設定のみが行われる。
からロウアドレスストローブ信号に立ち下がるタイミン
グにおいて、カラムアドレスストローブ信号▲▼
とライトイネーブル信号▲▼をロウレベルにする。
タイミング発生回路TGは、これを識別してハイレベル信
号をラッチ回路FFに供給する。これにより、ラッチ回路
FFのセットが行われ、テスト信号TEがハイレベルにされ
る。すなわち、このメモリサイクルTSETではテストモー
ドの設定のみが行われる。
例えばダイナミックRAMがCASビフォワーRASリフレッ
シュ方式の自動リフレッシュ回路を内蔵する場合、上記
アドレスストローブ信号▲▼と▲▼との関
係から、上記テストモードの設定と並行して、リフレッ
シュ動作が行われる。このようなテストモードの設定と
リフレッシュモードとが並行して行われることは、上記
ライトイネーブル信号▲▼のロウレベルによって、
上記リフレッシュモードを禁止することによって、避け
てもよい。
シュ方式の自動リフレッシュ回路を内蔵する場合、上記
アドレスストローブ信号▲▼と▲▼との関
係から、上記テストモードの設定と並行して、リフレッ
シュ動作が行われる。このようなテストモードの設定と
リフレッシュモードとが並行して行われることは、上記
ライトイネーブル信号▲▼のロウレベルによって、
上記リフレッシュモードを禁止することによって、避け
てもよい。
実際のテストのための書き込み／読み出し動作のた
め、信号▲▼，▲▼を一旦ハイレベルにし
てダイナミックRAMをリセット状態にする。この後、ノ
ーマルモード（通常の読出し／書込み動作）が行なわれ
る。ロウアドレスストローブ信号▲▼をロウレベ
ルにしてロウアドレス信号AX0〜AXnが取り込まれ、この
後カラムアドレスストローブ信号▲▼をロウレベ
ルにしカラムアドレス信号AYが取り込まれる。信号φar
に遅れて、信号φx,φpa（φpa1,pa1,φpa2及びpa
2）及びメインアンプの動作信号が、順に、所定のタイ
ミングで発生される。一方、信号φacに遅れて、信号φ
ｙが発生される。これにより、アドレス信号ax0〜axn−
1とay0〜ayn−1に対応する４つのメモリセルが、共通デ
ータ線CD０〜CD３に接続される。
め、信号▲▼，▲▼を一旦ハイレベルにし
てダイナミックRAMをリセット状態にする。この後、ノ
ーマルモード（通常の読出し／書込み動作）が行なわれ
る。ロウアドレスストローブ信号▲▼をロウレベ
ルにしてロウアドレス信号AX0〜AXnが取り込まれ、この
後カラムアドレスストローブ信号▲▼をロウレベ
ルにしカラムアドレス信号AYが取り込まれる。信号φar
に遅れて、信号φx,φpa（φpa1,pa1,φpa2及びpa
2）及びメインアンプの動作信号が、順に、所定のタイ
ミングで発生される。一方、信号φacに遅れて、信号φ
ｙが発生される。これにより、アドレス信号ax0〜axn−
1とay0〜ayn−1に対応する４つのメモリセルが、共通デ
ータ線CD０〜CD３に接続される。
このとき、テストデータの書込みのため、ライトイネ
ーブル信号▲▼が、図示のタイミングでロウレベル
とされる。これにより発生された信号φrw及びrwが、
データ入力回路DIBを動作状態とし、出力回路OCを非動
作状態とする。テスト信号TEがハイレベルなので、外部
端子Dinに供給された信号に応じた相補信号が、データ
入力回路DIBから、全選択されたマルチプレクサMPX2を
通して、共通データ線CD０〜CD３に伝えられる。これに
より、１つのデータが４つのメモリセルに書込まれる。
つまり、見かけ上、４ビット単位での書込みが行なわれ
る。なお、メインアンプの動作による相補信号の電位差
は、例えば約200mVであり、データ入力回路DIBによるそ
れは約5Vと大きい。従って、メインアンプの動作に係ら
ず、外部端子Dinのデータがメモリセルに書込まれる。
ーブル信号▲▼が、図示のタイミングでロウレベル
とされる。これにより発生された信号φrw及びrwが、
データ入力回路DIBを動作状態とし、出力回路OCを非動
作状態とする。テスト信号TEがハイレベルなので、外部
端子Dinに供給された信号に応じた相補信号が、データ
入力回路DIBから、全選択されたマルチプレクサMPX2を
通して、共通データ線CD０〜CD３に伝えられる。これに
より、１つのデータが４つのメモリセルに書込まれる。
つまり、見かけ上、４ビット単位での書込みが行なわれ
る。なお、メインアンプの動作による相補信号の電位差
は、例えば約200mVであり、データ入力回路DIBによるそ
れは約5Vと大きい。従って、メインアンプの動作に係ら
ず、外部端子Dinのデータがメモリセルに書込まれる。
次に、メモリセルに書込んだテストデータが読出され
る。
る。
前述したと同様に、ノーマルモードにより、アドレス
信号ax0〜axn−1とay0〜ayn−1に対応する４つのメモリ
セルが、共通データ線CD0〜CD3に接続される。
信号ax0〜axn−1とay0〜ayn−1に対応する４つのメモリ
セルが、共通データ線CD0〜CD3に接続される。
このとき、テストデータの読出しのため、ライトイネ
ーブル信号▲▼が、第１図に点線で示すように、ハ
イレベルとされる。これにより発生された信号φrw及び
rwが、データ入力回路DIBを非動作状態とし、出力回
路OCを動作状態とする。テスト信号TEがハイレベルなの
で、マルチプレクサMPX1は、メインアンプMA0〜MA3の出
力信号を判定回路JCに伝え、かつ択一的な出力をハイイ
ンピーダンス状態とする。テスト信号TEのハイレベルに
より、判定回路は４ビットの信号が一致しているか否か
を判定する。これに応じて、出力回路OCは、外部端子Do
utをハイ又はロウレベル又はハイインピーダンス状態と
する。これにより、見かけ上、４ビット単位での読出し
が行なわれる。又、選択された４つのメモリセルにおい
て、不良ビットが存在するか否かを知ることができる。
ーブル信号▲▼が、第１図に点線で示すように、ハ
イレベルとされる。これにより発生された信号φrw及び
rwが、データ入力回路DIBを非動作状態とし、出力回
路OCを動作状態とする。テスト信号TEがハイレベルなの
で、マルチプレクサMPX1は、メインアンプMA0〜MA3の出
力信号を判定回路JCに伝え、かつ択一的な出力をハイイ
ンピーダンス状態とする。テスト信号TEのハイレベルに
より、判定回路は４ビットの信号が一致しているか否か
を判定する。これに応じて、出力回路OCは、外部端子Do
utをハイ又はロウレベル又はハイインピーダンス状態と
する。これにより、見かけ上、４ビット単位での読出し
が行なわれる。又、選択された４つのメモリセルにおい
て、不良ビットが存在するか否かを知ることができる。
テスト信号TEをハイレベルにした状態でのメモリサイ
クルTESTは、特に制限されないが、テスト信号TEをロウ
レベルにすることなく、くり返し行われる。４ビット単
位でテストデータの書込みの後、読出しをくり返し行っ
てもよい。又、全ビット又は１つのメモリアレイの全ビ
ットにテストデータを書込んだ後、これらのビットのデ
ータの読出しを行ってもよい。
クルTESTは、特に制限されないが、テスト信号TEをロウ
レベルにすることなく、くり返し行われる。４ビット単
位でテストデータの書込みの後、読出しをくり返し行っ
てもよい。又、全ビット又は１つのメモリアレイの全ビ
ットにテストデータを書込んだ後、これらのビットのデ
ータの読出しを行ってもよい。
テストの終了後、テストモードが解除される。このた
め、ロウアドレスストローブ信号▲▼がハイレベ
ルからロウアドレスストローブ信号に立ち下がるタイミ
ングにおいて、カラムアドレスストローブ信号▲
▼とライトイネーブル信号▲▼を、夫々ロウレベル
とハイレベルにする。タイミング発生回路TGは、これを
識別してロウレベル信号をラッチ回路FFに供給する。こ
れにより、ラッチ回路FFのリセットが行われ、テスト信
号TEがロウレベルにされる。すなわち、このメモリサイ
クルRESETではテストモードの解除のみが行われる。
め、ロウアドレスストローブ信号▲▼がハイレベ
ルからロウアドレスストローブ信号に立ち下がるタイミ
ングにおいて、カラムアドレスストローブ信号▲
▼とライトイネーブル信号▲▼を、夫々ロウレベル
とハイレベルにする。タイミング発生回路TGは、これを
識別してロウレベル信号をラッチ回路FFに供給する。こ
れにより、ラッチ回路FFのリセットが行われ、テスト信
号TEがロウレベルにされる。すなわち、このメモリサイ
クルRESETではテストモードの解除のみが行われる。
例えば、ダイナミックRAMがCASビフォワーRASリフレ
ッシュ方式の自動リフレッシュ回路を内蔵する場合、上
記アドレスストローブ信号▲▼と▲▼との
関係から、上記テストモードの解除と並行して、リフレ
ッシュ動作が行われる。
ッシュ方式の自動リフレッシュ回路を内蔵する場合、上
記アドレスストローブ信号▲▼と▲▼との
関係から、上記テストモードの解除と並行して、リフレ
ッシュ動作が行われる。
これにより、テスト信号TEをロウレベルにできるか
ら、以後の動作をノーマルモードとすることができる。
このため、信号▲▼，▲▼がハイレベルと
され、ダイナミックRAMがリセットされる。
ら、以後の動作をノーマルモードとすることができる。
このため、信号▲▼，▲▼がハイレベルと
され、ダイナミックRAMがリセットされる。
上記の実施例から得られる効果は、下記の通りであ
る。
る。
（１） ロウアドレスストローブ信号とカラムアドレス
ストローブ信号及びライトイネーブル信号のノーマルモ
ードにない組み合わせによって、外部制御信号数を増加
させることなくテストモードの起動／解除を行わせるこ
とができる。
ストローブ信号及びライトイネーブル信号のノーマルモ
ードにない組み合わせによって、外部制御信号数を増加
させることなくテストモードの起動／解除を行わせるこ
とができる。
（２） 上記（１）により、約4Mビットのような大記憶
容量を持つダイナミックRAMを18ピンのパッケージに収
めることができる。これによって、テスト機能を付加し
つつ1Mビットの記憶容量を持つダイナミックRAMとの整
合性を図ることができる。
容量を持つダイナミックRAMを18ピンのパッケージに収
めることができる。これによって、テスト機能を付加し
つつ1Mビットの記憶容量を持つダイナミックRAMとの整
合性を図ることができる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、テストモードの設定と解除のために、信号▲
▼，▲▼及び▲▼の組合せに、さらに
アドレス信号をつけ加えることができる。
▼，▲▼及び▲▼の組合せに、さらに
アドレス信号をつけ加えることができる。
第２図に点線に示すように、ラッチ回路FFに特定のア
ドレス入力用外部端子Aiから信号aiが供給される。タイ
ミング発生回路TGは、ロウアドレスストローブ信号▲
▼がハイレベルからロウアドレスストローブ信号に
立ち下がるタイミングにおいて、カラムアドレスストロ
ーブ信号▲▼とライトイネーブル信号▲▼を
ロウレベルに応じて１ショットパルスを送出する。ラッ
チ回路FFは、この１ショットパルスに応じて、そのとき
の特定のアドレス端子からの信号の取り込みを行う。例
えば、第３図に示すように、アドレス端子Aiから供給さ
れる信号がハイレベルなら、上記テストモードの設定を
行う、つまり、テスト信号TEをハイレベルとする。信号
aiは、特に制限されないが、ロウアドレスバッファＲ−
ADBから供給される。
ドレス入力用外部端子Aiから信号aiが供給される。タイ
ミング発生回路TGは、ロウアドレスストローブ信号▲
▼がハイレベルからロウアドレスストローブ信号に
立ち下がるタイミングにおいて、カラムアドレスストロ
ーブ信号▲▼とライトイネーブル信号▲▼を
ロウレベルに応じて１ショットパルスを送出する。ラッ
チ回路FFは、この１ショットパルスに応じて、そのとき
の特定のアドレス端子からの信号の取り込みを行う。例
えば、第３図に示すように、アドレス端子Aiから供給さ
れる信号がハイレベルなら、上記テストモードの設定を
行う、つまり、テスト信号TEをハイレベルとする。信号
aiは、特に制限されないが、ロウアドレスバッファＲ−
ADBから供給される。
上記テストモード設定のためのメモリサイクルSET終
了後、テストサイクルTESTがくり返される。
了後、テストサイクルTESTがくり返される。
テスト終了後、テストモードの解除のためのメモリサ
イクルRESETが、次のように行なわれる。タイミング発
生回路TGは、第３図に示すように、メモリサイクルSET
と同じ信号▲▼，▲▼，▲▼の組合せ
に応じて１ショットパルスを送出する。ラッチ回路FF
は、この１ショットパルスに応じて、アドレス端子Aiの
ロウレベル信号を取込む。これにより、テスト信号TEが
ロウレベルとされる、つまりテストモードが解除され
る。
イクルRESETが、次のように行なわれる。タイミング発
生回路TGは、第３図に示すように、メモリサイクルSET
と同じ信号▲▼，▲▼，▲▼の組合せ
に応じて１ショットパルスを送出する。ラッチ回路FF
は、この１ショットパルスに応じて、アドレス端子Aiの
ロウレベル信号を取込む。これにより、テスト信号TEが
ロウレベルとされる、つまりテストモードが解除され
る。
テストモードの起動／解除の他、例えば、データ出力
回路DOBにおいて、不一致の出力信号をハイインピーダ
ンスと、中間レベル（電源電圧Vccと回路の接地電位Vss
の中間の電位、1/2Vcc）の２つの出力機能を持たせてお
いて、それを選択するものであってもよい。上記出力機
能の選択機能を付加することによって、使用するテスタ
ーに応じて不一致出力信号を切り換えることができる。
例えば、ダイナミックRAMがメモリボードに実装状態に
された場合には、上記出力端子Doutがボード上のデータ
バスによってワイヤードオア構成で接続される。このデ
ータバスには、前の動作サイクルでの信号が残っている
ことから、上記出力ハイインピーダンスによって不一致
出力を送出したのではその識別が難しくなる。そこで、
上記メモリボード上でのダイナミックRAMのテストで
は、上記中間レベル出力に切り換えるようにすればよ
い。
回路DOBにおいて、不一致の出力信号をハイインピーダ
ンスと、中間レベル（電源電圧Vccと回路の接地電位Vss
の中間の電位、1/2Vcc）の２つの出力機能を持たせてお
いて、それを選択するものであってもよい。上記出力機
能の選択機能を付加することによって、使用するテスタ
ーに応じて不一致出力信号を切り換えることができる。
例えば、ダイナミックRAMがメモリボードに実装状態に
された場合には、上記出力端子Doutがボード上のデータ
バスによってワイヤードオア構成で接続される。このデ
ータバスには、前の動作サイクルでの信号が残っている
ことから、上記出力ハイインピーダンスによって不一致
出力を送出したのではその識別が難しくなる。そこで、
上記メモリボード上でのダイナミックRAMのテストで
は、上記中間レベル出力に切り換えるようにすればよ
い。
出力機能の選択は、アドレス信号を用いて行うことが
できる。すなわち、第３図のメモリサイクルSETにおい
て、点線で示すように、外部端子Ai−1に与えられた信
号（アドレス信号）が、ラッチ回路（図示せず）にラッ
チされる。外部端子Ai−1の信号は、メモリサイクルSET
及びRESETにおいて、外部端子Aiの信号がハイレベルで
あるときのみ、有効とされる。このラッチ回路の出力が
ハイレベル及びロウレベルのとき、出力回路OCは、不一
致信号を夫々、ハイインピーダンス及び中間レベルとす
る。
できる。すなわち、第３図のメモリサイクルSETにおい
て、点線で示すように、外部端子Ai−1に与えられた信
号（アドレス信号）が、ラッチ回路（図示せず）にラッ
チされる。外部端子Ai−1の信号は、メモリサイクルSET
及びRESETにおいて、外部端子Aiの信号がハイレベルで
あるときのみ、有効とされる。このラッチ回路の出力が
ハイレベル及びロウレベルのとき、出力回路OCは、不一
致信号を夫々、ハイインピーダンス及び中間レベルとす
る。
データ出力回路DOBの出力機能の選択は、出力回路OC
の最終段の出力部が、電源電圧Vcc及び接地電位Vssと外
部端子Doutとの間に接続された第１及び第２のＮチャネ
ルMOSFETからなる場合、次のようになる。
の最終段の出力部が、電源電圧Vcc及び接地電位Vssと外
部端子Doutとの間に接続された第１及び第２のＮチャネ
ルMOSFETからなる場合、次のようになる。
通常モードの出力の時、出力回路OC内の第１回路によ
り、第１と第２のMOSFETのゲートには相補信号が供給さ
れる。第１回路は、テスト信号TEのハイレベル及びロウ
レベルに応じて、夫々、非動作状態及び動作状態とされ
る。テストモードにおける一致信号（ハイレベル又はロ
ウレベル）の出力の時、出力回路OC内の第２回路によ
り、第１と第２のMOSFETのゲートには相補信号が供給さ
れる。一方、テストモードの不一致出力のため、第３及
び第４回路が出力回路OC内に設けられる。第３回路は、
不一致信号が入力された場合、第１と第２のMOSFETのゲ
ートに、ロウレベル信号を供給する。これにより、２つ
の出力MOSFETがOFFし、外部端子Doutはハイインピーダ
ンス状態となる。第４回路は、不一致信号が入力された
場合、第１と第２のMOSFETのゲートにハイレベル信号を
供給する。これにより、２つの出力MOSFETがONし、外部
端子Doutは、２つの出力MOSFETのコンダクタンス（gm）
に応じた電位、例えば1/2Vcc電位となる。
り、第１と第２のMOSFETのゲートには相補信号が供給さ
れる。第１回路は、テスト信号TEのハイレベル及びロウ
レベルに応じて、夫々、非動作状態及び動作状態とされ
る。テストモードにおける一致信号（ハイレベル又はロ
ウレベル）の出力の時、出力回路OC内の第２回路によ
り、第１と第２のMOSFETのゲートには相補信号が供給さ
れる。一方、テストモードの不一致出力のため、第３及
び第４回路が出力回路OC内に設けられる。第３回路は、
不一致信号が入力された場合、第１と第２のMOSFETのゲ
ートに、ロウレベル信号を供給する。これにより、２つ
の出力MOSFETがOFFし、外部端子Doutはハイインピーダ
ンス状態となる。第４回路は、不一致信号が入力された
場合、第１と第２のMOSFETのゲートにハイレベル信号を
供給する。これにより、２つの出力MOSFETがONし、外部
端子Doutは、２つの出力MOSFETのコンダクタンス（gm）
に応じた電位、例えば1/2Vcc電位となる。
実際は、第２と第３回路及び第２と第４回路が、夫
々、１つの回路として、構成される。これらの回路は、
テスト信号TEがハイレベルのとき、外部端子Ai−1の信
号に従って、いずれか一方が動作状態とされる。
々、１つの回路として、構成される。これらの回路は、
テスト信号TEがハイレベルのとき、外部端子Ai−1の信
号に従って、いずれか一方が動作状態とされる。
特に制限されないが、アドレス端子Aiはアドレス信号
の最上位ビットを供給する端子、例えば、1MbitのDRAM
では端子Ａ10が用いられる。つまり、端子Aiは、この実
施例では、内部信号axnを与える端子Anとされる。この
ようにすることにより、チップの機能変更が容易にな
る。例えば、1MbitのDRAMチップが256kwords×4bitsの
構成である場合、端子Ａ10は不要となる。この場合に本
発明は適用すれば、端子Ａ10については特に変更の必要
なく、端子Ａ10をモード指定のみの端子として用いるこ
とができる。ハイインピーダンスとし、ロウレベルのと
き、中間レベルとする。
の最上位ビットを供給する端子、例えば、1MbitのDRAM
では端子Ａ10が用いられる。つまり、端子Aiは、この実
施例では、内部信号axnを与える端子Anとされる。この
ようにすることにより、チップの機能変更が容易にな
る。例えば、1MbitのDRAMチップが256kwords×4bitsの
構成である場合、端子Ａ10は不要となる。この場合に本
発明は適用すれば、端子Ａ10については特に変更の必要
なく、端子Ａ10をモード指定のみの端子として用いるこ
とができる。ハイインピーダンスとし、ロウレベルのと
き、中間レベルとする。
出力機能は、端子Ai−1の信号に応じ、以下のように
選択されてもよい。つまり、端子Ai−1にハイレベル信
号が与えられたとき、ハイレベル、ロウレベル及びハイ
インピーダンス（又は中間レベル）のいずれか１つが外
部端子Doutに供給される。ロウレベル信号が与えられた
とき、一致信号としてハイレベル信号を、不一致信号と
してロウレベル信号を、外部端子Doutに供給する。
選択されてもよい。つまり、端子Ai−1にハイレベル信
号が与えられたとき、ハイレベル、ロウレベル及びハイ
インピーダンス（又は中間レベル）のいずれか１つが外
部端子Doutに供給される。ロウレベル信号が与えられた
とき、一致信号としてハイレベル信号を、不一致信号と
してロウレベル信号を、外部端子Doutに供給する。
ロウアドレスストローブ信号とカラムアドレスストロ
ーブ信号及びライトイネーブル信号にアドレス信号を組
み合わせることによって、テストモードの起動／解除を
簡単にできるとともに、複数モードからなるテスト機能
を付加することができる。
ーブ信号及びライトイネーブル信号にアドレス信号を組
み合わせることによって、テストモードの起動／解除を
簡単にできるとともに、複数モードからなるテスト機能
を付加することができる。
アドレス端子Ai,Ai−1の代りに、入力端子Din又は出
力端子Doutを用いてもよい。
力端子Doutを用いてもよい。
テストモードの解除は、１つのメモリサイクルにおい
て、信号▲▼のみがロウレベルとされることによ
って、行ってもよい。
て、信号▲▼のみがロウレベルとされることによ
って、行ってもよい。
上記ラッチ回路FFは、特に制限されないが、マスター
／スレーブフリップフロップ回路を用いた２進のカウン
タ回路により構成してもよい。ロウアドレスストローブ
信号▲▼がハイレベルからロウレベルに立ち下が
るタイミングにおいて、カラムアドレスストローブ信号
▲▼とライトイネーブル信号▲▼をロウレベ
ルにしてタイミング発生回路TGから１ショットパルスを
供給することにより、カウンタ回路が歩進される。カウ
ンタ回路の出力によって、テストモード又はノーマルモ
ードが選択される。この場合、ダイナミックRAMの電源
投入時に、テストモード又はノーマルモードのいずれ一
方となるように、カウンタ回路が構成されることが望ま
しい。
／スレーブフリップフロップ回路を用いた２進のカウン
タ回路により構成してもよい。ロウアドレスストローブ
信号▲▼がハイレベルからロウレベルに立ち下が
るタイミングにおいて、カラムアドレスストローブ信号
▲▼とライトイネーブル信号▲▼をロウレベ
ルにしてタイミング発生回路TGから１ショットパルスを
供給することにより、カウンタ回路が歩進される。カウ
ンタ回路の出力によって、テストモード又はノーマルモ
ードが選択される。この場合、ダイナミックRAMの電源
投入時に、テストモード又はノーマルモードのいずれ一
方となるように、カウンタ回路が構成されることが望ま
しい。
この発明が適用されるダイナミックRAMは、カラムア
ドレスストローブ信号に同期して変化される信号によ
り、上記メモリアレイから複数ビットの単位でパラレル
に読み出した信号をシリアルに出力させるというニブル
モード機能をもつものであってもよい。この場合、第２
図のデコーダ回路DECに供給されるアドレス信号をシフ
トレジスタ又はアドレスカウンタ回路により変化させれ
ばよい。また、メモリアレイＭ−ARYの具体的構成は、
そのワード線及び／又はデータ線に結合されるメモリセ
ルの数を減らして、高速化とメモリセルからの読み出し
信号のレベルマージンを確保する等のために、複数のメ
モリマットから構成されるものであってもよい。
ドレスストローブ信号に同期して変化される信号によ
り、上記メモリアレイから複数ビットの単位でパラレル
に読み出した信号をシリアルに出力させるというニブル
モード機能をもつものであってもよい。この場合、第２
図のデコーダ回路DECに供給されるアドレス信号をシフ
トレジスタ又はアドレスカウンタ回路により変化させれ
ばよい。また、メモリアレイＭ−ARYの具体的構成は、
そのワード線及び／又はデータ線に結合されるメモリセ
ルの数を減らして、高速化とメモリセルからの読み出し
信号のレベルマージンを確保する等のために、複数のメ
モリマットから構成されるものであってもよい。
また、メモリアレイのアドレッシングによって選択さ
れるメモリセルの数、言い換えるならば、共通相補デー
タ線の数は、上記４ビット分の他の８ビット、16ビット
等のように複数ビットであれば何であってもよい。さら
に、この発明を約1Mビットや256Kビットの記憶容量を持
つダイナミックRAMに適用して、空きビットが生じた場
合に、それを他の動作モードに使用するものであっても
よい。
れるメモリセルの数、言い換えるならば、共通相補デー
タ線の数は、上記４ビット分の他の８ビット、16ビット
等のように複数ビットであれば何であってもよい。さら
に、この発明を約1Mビットや256Kビットの記憶容量を持
つダイナミックRAMに適用して、空きビットが生じた場
合に、それを他の動作モードに使用するものであっても
よい。
この発明は、テスト回路を内蔵するダイナミックRAM
に広く利用できる。
に広く利用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ロウアドレスストローブ信号とカラムア
ドレスストローブ信号及びライトイネーブル信号のノー
マルモードにない組み合わせによって、外部制御信号数
を増加させることなくテストモードの起動／解除を行わ
せることができるものとなる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ロウアドレスストローブ信号とカラムア
ドレスストローブ信号及びライトイネーブル信号のノー
マルモードにない組み合わせによって、外部制御信号数
を増加させることなくテストモードの起動／解除を行わ
せることができるものとなる。
第１図は、この発明の一実施例を説明するためのタイミ
ング図、 第２図は、この発明が適用されたダイナミックRAMの一
実施例を示すブロック図、 第３図は、この発明の他の実施例を説明するためのタイ
ミング図である。 SA……センスアンプ、Ｍ−ARY……メモリアレイ、Ｃ−S
W……カラムスイッチ回路、Ｒ−DCR……ロウアドレスデ
コーダ、Ｃ−DCR……カラムアドレスデコーダ、MA0〜MA
3……メインアンプ、MPX1,2……マルチプレクサ、DIB…
…データ入力回路、DOB……データ出力回路、TG……タ
イミング発生回路、FF……ラッチ回路、TC……テスト制
御回路、Ｃ−ADB……カラムアドレスバッファ、Ｒ−ADB
……ロウアドレスバッファ、JC……判定回路、DEC……
デコーダ
ング図、 第２図は、この発明が適用されたダイナミックRAMの一
実施例を示すブロック図、 第３図は、この発明の他の実施例を説明するためのタイ
ミング図である。 SA……センスアンプ、Ｍ−ARY……メモリアレイ、Ｃ−S
W……カラムスイッチ回路、Ｒ−DCR……ロウアドレスデ
コーダ、Ｃ−DCR……カラムアドレスデコーダ、MA0〜MA
3……メインアンプ、MPX1,2……マルチプレクサ、DIB…
…データ入力回路、DOB……データ出力回路、TG……タ
イミング発生回路、FF……ラッチ回路、TC……テスト制
御回路、Ｃ−ADB……カラムアドレスバッファ、Ｒ−ADB
……ロウアドレスバッファ、JC……判定回路、DEC……
デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 勝高 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭59−60800（ＪＰ，Ａ) 特開 昭59−207095（ＪＰ，Ａ) 特開 昭61−292299（ＪＰ，Ａ) 日経エレクトロニクス（Ｎｏ．391）, Ｐ．243−264
Claims (5)
- 【請求項１】複数のメモリセルと、 ロウアドレスストローブ信号を受ける第１の外部端子
と、 カラムアドレスストローブ信号を受ける第２の外部端子
と、 ライトイネーブル信号を受ける第３の外部端子と、 アドレス信号を受ける第４の外部端子と、 上記アドレス信号によって上記メモリセルを選択する選
択手段と、 上記メモリセルをテストするテスト手段と、 上記テスト手段をテストモードに設定するモード設定手
段とを具備してなり、 上記モード設定手段は、上記第１の外部端子の信号がハ
イレベルからロウレベルへの遷移状態のときに、上記第
２の外部端子の信号と上記第３の外部端子の信号とが共
にロウレベルであることを検出し、該検出結果により上
記テスト手段をテストモードに設定せしめ、 上記第１の外部端子の信号がハイレベルからロウレベル
への遷移状態のときに、上記第２の外部端子の信号がロ
ウレベルで、かつ上記第３の外部端子の信号がハイレベ
ルであることを検出し、該検出結果により上記テストモ
ードを解除せしめるものであることを特徴とするダイナ
ミック型RAM。 - 【請求項２】上記モード設定手段は、上記第１の外部端
子の信号がハイレベルからロウレベルへの遷移状態のと
きに、上記第２の外部端子の信号と上記第３の外部端子
の信号とが共にロウレベルであることを検出する検出手
段と、該検出手段の検出結果を記憶する記憶手段と、 上記モード設定手段の上記検出結果が上記第１の外部端
子の信号がハイレベルからロウレベルへの遷移状態のと
きに、上記第２の外部端子の信号がロウレベルであり、
上記第３の外部端子の信号がハイレベルであることを検
出し、該検出結果により上記記憶手段の上記記憶検出結
果を解除する手段とを含み、 上記モード設定手段の上記記憶手段に上記検出結果が記
憶されている間上記テスト手段が動作状態とされ、上記
記憶手段の解除によりテスト回路が動作解除されること
を特徴とする特許請求の範囲１に記載のダイナミック型
RAM。 - 【請求項３】上記テスト手段の上記テストモードが解除
された後に、上記アドレス信号は上記第４の外部端子か
らアドレスマルチプレクスで入力し得る状態とされるこ
とを特徴とする特許請求の範囲１に記載のダイナミック
型RAM。 - 【請求項４】複数のメモリセルと、 ロウアドレスストローブ信号を受ける第１の外部端子
と、 カラムアドレスストローブ信号を受ける第２の外部端子
と、 ライトイネーブル信号を受ける第３の外部端子と、 アドレス信号とを受ける第４の外部端子と、 上記アドレス信号によって上記メモリセルを選択する選
択手段と、 選択されたメモリセルの情報を出力する第５の外部端子
と、 上記メモリセルをテストするテスト手段と、 上記テスト手段をテストモードに設定するモード設定手
段とを具備してなり、 上記モード設定手段は、上記第１の外部端子の信号がハ
イレベルからロウレベルへの遷移状態のときに、上記第
２の外部端子の信号と上記第３の外部端子の信号とが共
にロウレベルであることを検出し、該検出結果により上
記テスト手段をテストモードに設定せしめ、 上記モード設定手段は、上記第１の外部端子の信号がハ
イレベルからロウレベルへの遷移状態のときに、上記第
２の外部端子の信号がロウレベルであり、上記第３の外
部端子の信号がハイレベルであることを検出し、該検出
結果により上記テスト手段の上記テストモードを解除せ
しめ、 上記モード設定手段がテストモードに設定されている場
合に、上記テスト手段は複数のメモリセルを同時に選択
し、該選択された複数のメモリセルに同一値のデータを
書き込み、該選択された複数のメモリセルからデータを
読み出し、該読み出されたデータが一致しているか否か
を検出し、該検出結果を第５の外部端子に出力すること
を特徴とするダイナミック型RAM。 - 【請求項５】上記テスト手段がテストモードに設定され
ている場合のアドレス信号の入力は、上記第１の外部端
子の信号がハイレベルからロウレベルへの遷移状態のと
きの上記第４の外部端子からの第１アドレス信号の入力
と、その後の第２の外部端子の信号がハイレベルからロ
ウレベルへの遷移状態のときの上記第４の外部端子から
の第２アドレス信号の入力とのアドレスマルチプレクス
で入力されることを特徴とする特許請求の範囲４に記載
のダイナミック型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099773A JP2602225B2 (ja) | 1987-04-24 | 1987-04-24 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099773A JP2602225B2 (ja) | 1987-04-24 | 1987-04-24 | ダイナミツクｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081286A Division JP2591468B2 (ja) | 1994-04-20 | 1994-04-20 | ダイナミックｒａｍのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266695A JPS63266695A (ja) | 1988-11-02 |
| JP2602225B2 true JP2602225B2 (ja) | 1997-04-23 |
Family
ID=14256282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099773A Expired - Lifetime JP2602225B2 (ja) | 1987-04-24 | 1987-04-24 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602225B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845713B2 (ja) * | 1993-03-12 | 1999-01-13 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| JP2591468B2 (ja) * | 1994-04-20 | 1997-03-19 | 株式会社日立製作所 | ダイナミックｒａｍのテスト方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS59207095A (ja) * | 1983-05-09 | 1984-11-24 | Nec Corp | 擬似スタテイツク・メモリの試験方法 |
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
-
1987
- 1987-04-24 JP JP62099773A patent/JP2602225B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス（Ｎｏ．３９１），Ｐ．２４３−２６４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266695A (ja) | 1988-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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