JPS59207095A - 擬似スタテイツク・メモリの試験方法 - Google Patents
擬似スタテイツク・メモリの試験方法Info
- Publication number
- JPS59207095A JPS59207095A JP58080368A JP8036883A JPS59207095A JP S59207095 A JPS59207095 A JP S59207095A JP 58080368 A JP58080368 A JP 58080368A JP 8036883 A JP8036883 A JP 8036883A JP S59207095 A JPS59207095 A JP S59207095A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- timing
- level
- clock
- static memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに係シ、特に擬似スタティック・
メモリに関する。
メモリに関する。
擬似スタティック・メモリにおいては外部リフレッシ−
用クロック及びアドレスを必要とせず１、内部リフレッ
シ−回路が自動的にリフレッシュを行なってデータを保
持する機能を持っている。即ち１回のリフレッシュ毎に
インクリメント又はデクリメントするリフレッシュ・ア
ドレス・カウンタの出力をアドレスデータとし、タイマ
出力をリフレッシュ・クロックとしてリフレッシュを行
ないデータを保持する。かかる擬似スタティック・メモ
リにおいて上記タイマは外部クロックと非同期で動作す
るため、タイマ周期をメモリ・テスタで測定することが
できないという欠点がちった。
用クロック及びアドレスを必要とせず１、内部リフレッ
シ−回路が自動的にリフレッシュを行なってデータを保
持する機能を持っている。即ち１回のリフレッシュ毎に
インクリメント又はデクリメントするリフレッシュ・ア
ドレス・カウンタの出力をアドレスデータとし、タイマ
出力をリフレッシュ・クロックとしてリフレッシュを行
ないデータを保持する。かかる擬似スタティック・メモ
リにおいて上記タイマは外部クロックと非同期で動作す
るため、タイマ周期をメモリ・テスタで測定することが
できないという欠点がちった。
図面を用いてこの問題点について更に詳しく説明する。
第１図は擬似スタティック・メモリのブロック図、第２
図はセルフ・リフレッシ一時の入力タイミンク及び内部
リフレッシュ・タイミング図である。第１図に示す擬似
スタティック・メモリの内部リフレッシュ回路はタイマ
１．リフレッシュ・タイミング２．リフレノシス・アド
レス・カラン ゛タ３で構成されており、第２図
に示すセルフ・リフレッシ−においてＲＦＳＨクロック
がある期間以上ｎ □ Ｉ＋レベルに保たれるとタイマ
が動作し、タイマ出力をリフレッシュ・クロック、リフ
レッシュ・アドレス・カウンタの出力をアドレス・デー
タとして用い、リフレッシュが行なわれる。以上述べた
ように内部リフレッシュ回路を内蔵すれば外部リフレッ
シュ用クロック及びアドレスを必要とせず、内部リフレ
ッシュ回路が自動的にリフレッシ−を行なってセルデー
タを保持する。第２図に示すリフレッシュ周期Ｔはオシ
レータの出力をタイマで分周して決めているため、製造
条件のばらつきによシ周期Ｔは変化する０周期が長くな
るとメモリセルのデータ保持ができなくなシ、又周期が
短かくなると消費電力が大きくなるので、内部リフレッ
シュのリフレッシュ周期を測定することが重要となる。
図はセルフ・リフレッシ一時の入力タイミンク及び内部
リフレッシュ・タイミング図である。第１図に示す擬似
スタティック・メモリの内部リフレッシュ回路はタイマ
１．リフレッシュ・タイミング２．リフレノシス・アド
レス・カラン ゛タ３で構成されており、第２図
に示すセルフ・リフレッシ−においてＲＦＳＨクロック
がある期間以上ｎ □ Ｉ＋レベルに保たれるとタイマ
が動作し、タイマ出力をリフレッシュ・クロック、リフ
レッシュ・アドレス・カウンタの出力をアドレス・デー
タとして用い、リフレッシュが行なわれる。以上述べた
ように内部リフレッシュ回路を内蔵すれば外部リフレッ
シュ用クロック及びアドレスを必要とせず、内部リフレ
ッシュ回路が自動的にリフレッシ−を行なってセルデー
タを保持する。第２図に示すリフレッシュ周期Ｔはオシ
レータの出力をタイマで分周して決めているため、製造
条件のばらつきによシ周期Ｔは変化する０周期が長くな
るとメモリセルのデータ保持ができなくなシ、又周期が
短かくなると消費電力が大きくなるので、内部リフレッ
シュのリフレッシュ周期を測定することが重要となる。
リフレッシュ周期を測定する方法としてリフレッシュ周
期のモニタ用端子を設けるか、又は電流波形をオシロス
コープで観測する方法が用いられていた。ところが標準
化された製品では内部リフレッシュ周期のモニタ端子を
設けることはできず、又電流波形の観測を自動化するこ
とは困難である。
期のモニタ用端子を設けるか、又は電流波形をオシロス
コープで観測する方法が用いられていた。ところが標準
化された製品では内部リフレッシュ周期のモニタ端子を
設けることはできず、又電流波形の観測を自動化するこ
とは困難である。
本発明の目的は上記の欠点を改善し、内部リフレッシ−
周期を自動測定するテスト方法を提供することにある。
周期を自動測定するテスト方法を提供することにある。
即ち擬似スタティック・メモリにおいて仕様で禁止され
ている外部クロックのタイミングの組合ぜを利用してテ
スト回路を動作させ、前記リフレッシュ・アドレス・カ
ウンタの出力をアドレス・データとして使用し、前記テ
スト回路を駆動する外部クロックの周期を変更させなが
ら前記擬似スタティック・メモリに書込み及び読出し動
作を行ない、パスからフェイル又はフェイルからバスに
なる外部クロックの周期からタイマ周期即ちリフレッシ
ュ周期を測定するテスト方法である。
ている外部クロックのタイミングの組合ぜを利用してテ
スト回路を動作させ、前記リフレッシュ・アドレス・カ
ウンタの出力をアドレス・データとして使用し、前記テ
スト回路を駆動する外部クロックの周期を変更させなが
ら前記擬似スタティック・メモリに書込み及び読出し動
作を行ない、パスからフェイル又はフェイルからバスに
なる外部クロックの周期からタイマ周期即ちリフレッシ
ュ周期を測定するテスト方法である。
以下本発明について図面を参照して詳細に説明する。第
３図は本発明によるテスト回路を擬似スタティック・メ
モリに内蔵した場合の実施例を示すブロック図、第４図
は本発明の詳細な説明するだめのタイミング図である。
３図は本発明によるテスト回路を擬似スタティック・メ
モリに内蔵した場合の実施例を示すブロック図、第４図
は本発明の詳細な説明するだめのタイミング図である。
第４図において制御クロックで共に擬似スタティック・
メモリの入力信号、ＳＥはＲＡＳタイミングのうちの１
タイミングでセンスアンプ活性化信号、ＲＥＦはリフレ
ッシュ開始信号、ＴＩＭＥはタイマ出力信号である。
メモリの入力信号、ＳＥはＲＡＳタイミングのうちの１
タイミングでセンスアンプ活性化信号、ＲＥＦはリフレ
ッシュ開始信号、ＴＩＭＥはタイマ出力信号である。
第３図では第１図の諸ブロックの他にタイマ周期を測定
するテスト回路１６即ちテスティングタイミングのブロ
ックが追加されている。
するテスト回路１６即ちテスティングタイミングのブロ
ックが追加されている。
以下第４図のタイミングを用いて、タイマ周期の測定方
法について説明する。第４図に示すようにＲＦ８Ｈクロ
ックがＩＩ Ｉ Ｉｆレベルからｎ□１１レベルに移行
するとき（時刻ｔ１）ＲＡＳクロックがＩＩ ＩＩＩレ
ベルでアバ次に８ＥがＩｆ □ ＩｔレレベかうＩｆ
Ｉ ＩＩレベルに移行するとき（時刻ｔ２）Ｉ（ＡＳク
ロックが１０１ルベルになっている場合テストモードに
なり、第３図のテスティング・タイミングのブロックが
動作を開始する。ここで舘４図の入力タイミングの組合
せは仕様で禁止されておム通常の動作モードではテステ
ィング・タイミングのブロックは動作しない、ＲＦＳＨ
クロックがｎ０１ルベルになると、リフレッシュ・タイ
ミングのブロックが動作を開始し、リフレッシュ・アド
レス・カウンタの出力をアドレス・データとしてＸデコ
ーダで１本のワード線を選択し、センスアンプが動作し
てリフレッシュを行なう。センスアンプ動作時即ちＳＥ
がＩＩＩＩＩＬ／ベルになるときＲＡＳクロックが１０
ルベルになっているとテストモードになシ、テスティン
グ・タイミングのブロックが動作を開始する。このとき
ＷＥクロックが１０１ルベルであると、ＣＡＳタイミン
グ及びＷｒｉｔｅタイミングのブロックが動作し、リフ
レッシュ・アドレス・カウンタの出力をアドレス・デー
タとしてＸデコーダで選択されたメモリセルにＩ）ｒＮ
端子に入力されているｎ１ｎ又はｎ □ ＩＩレベルの
データを書込む。タイマの出力ＴＩＭＥが＋１１″レベ
ルになシ（時刻ｔａ）メモリをリセット状態にすると同
時に、リフレッシュ・アドレス・カウンタをインクリメ
ント又はデクリメントする。上記の方法を繰返すことに
よりＸ、Ｙアドレスが同じメモリセル即ちメモリセルア
レーの対角線上のメモリセルにデータを書込むことがで
きる。次に上記の方法でＷＥクロックを！１１１ルベル
にしておくと、読出しモードになシ、メモリセルアレー
の対角線上のメモリセルのデータを読出すことができる
。上記のテスト方法においてＲＦＳＨクロックの周期が
タイマ周期Ｔよ）短かい場合には、メモリがリセットさ
れていないのでＲＦＳＨクロックがｎ□ｎレベルに移行
してもリフレッシ−・タイミングが動作できないので上
記テスト方法でエラーを生じる。このことを利用してＲ
ＦＳＨクロックの周期を変更しながら、上記テスト方法
でパスからフェイル又はフェイルカラパスになるＲＦＳ
Ｈクロックの周期からタイマ周期Ｔを測定することがで
きる。
法について説明する。第４図に示すようにＲＦ８Ｈクロ
ックがＩＩ Ｉ Ｉｆレベルからｎ□１１レベルに移行
するとき（時刻ｔ１）ＲＡＳクロックがＩＩ ＩＩＩレ
ベルでアバ次に８ＥがＩｆ □ ＩｔレレベかうＩｆ
Ｉ ＩＩレベルに移行するとき（時刻ｔ２）Ｉ（ＡＳク
ロックが１０１ルベルになっている場合テストモードに
なり、第３図のテスティング・タイミングのブロックが
動作を開始する。ここで舘４図の入力タイミングの組合
せは仕様で禁止されておム通常の動作モードではテステ
ィング・タイミングのブロックは動作しない、ＲＦＳＨ
クロックがｎ０１ルベルになると、リフレッシュ・タイ
ミングのブロックが動作を開始し、リフレッシュ・アド
レス・カウンタの出力をアドレス・データとしてＸデコ
ーダで１本のワード線を選択し、センスアンプが動作し
てリフレッシュを行なう。センスアンプ動作時即ちＳＥ
がＩＩＩＩＩＬ／ベルになるときＲＡＳクロックが１０
ルベルになっているとテストモードになシ、テスティン
グ・タイミングのブロックが動作を開始する。このとき
ＷＥクロックが１０１ルベルであると、ＣＡＳタイミン
グ及びＷｒｉｔｅタイミングのブロックが動作し、リフ
レッシュ・アドレス・カウンタの出力をアドレス・デー
タとしてＸデコーダで選択されたメモリセルにＩ）ｒＮ
端子に入力されているｎ１ｎ又はｎ □ ＩＩレベルの
データを書込む。タイマの出力ＴＩＭＥが＋１１″レベ
ルになシ（時刻ｔａ）メモリをリセット状態にすると同
時に、リフレッシュ・アドレス・カウンタをインクリメ
ント又はデクリメントする。上記の方法を繰返すことに
よりＸ、Ｙアドレスが同じメモリセル即ちメモリセルア
レーの対角線上のメモリセルにデータを書込むことがで
きる。次に上記の方法でＷＥクロックを！１１１ルベル
にしておくと、読出しモードになシ、メモリセルアレー
の対角線上のメモリセルのデータを読出すことができる
。上記のテスト方法においてＲＦＳＨクロックの周期が
タイマ周期Ｔよ）短かい場合には、メモリがリセットさ
れていないのでＲＦＳＨクロックがｎ□ｎレベルに移行
してもリフレッシ−・タイミングが動作できないので上
記テスト方法でエラーを生じる。このことを利用してＲ
ＦＳＨクロックの周期を変更しながら、上記テスト方法
でパスからフェイル又はフェイルカラパスになるＲＦＳ
Ｈクロックの周期からタイマ周期Ｔを測定することがで
きる。
以上タイマ周期を測定するテスト方法について述べたが
、本発明によるテスト方法を用いれば通常のメモリテス
タでタイマ周期を自動測定できる利点がある。
、本発明によるテスト方法を用いれば通常のメモリテス
タでタイマ周期を自動測定できる利点がある。
第１図は擬似スタティックメモリのブロック図、第２図
はセルフリフレッシュ時のタイ・ミンク図、第３図は本
発明の実施例を示す擬似スタティックメモリのブロック
図、第４図は本発明の詳細な説明するタイミング図であ
る。 なお図において、１・・・・・・タイマ、２・旧・・リ
フレッシュタイミング、３・・・・・・リフレッシュア
ドレスカウンタ、４・・・・・・ＲＡＳタイミング、５
・・・・・・ＣＡＳタイミング、６・・・・・・Ｗｒｉ
ｔｅタイミング、７・・・・・・Ｘアドレスバッファ、
８・・・・・・Ｘデコーダ、９・・・・・・Ｙアドレス
バッファｓＩＯ・旧・・Ｙデコーダ、１１・・・・・・
エル回路、１２・・・・・・メモリセルアレー、１３・
・・・・・センスアンプ、１４・旧・・データインバッ
ファ、１５・・・・・・データアウトバッファ、１６・
・・・・・テスト回路、ＲＦＳＨ・・・・・・リフレッ
シ−制御クロック、ＲＡＳ・・・・・・Ｒ，Ａ８制御ク
ロック、ＣＡ８・旧・・ＣＡＳ制御クロック、ＷＥ・・
・・・・Ｗｒｉｔｅ制御クロック、ＸＡｄｄ。 ＹＡｄ ｄ・・・・・・外部アドレス信号％”ＩＮ・・
・・・・入力データ％ ＤＯＵＴ ・・・・・・出力
データ、ＳＥ・・・・・・センスアンプ活性化信号、Ｒ
ＥＦ・・・・・・リフレッシュ開始信号、ＴＩＭＥ・・
・・・・タイマ出力信号、である。 ） ≧ Ｑ − 第４１
はセルフリフレッシュ時のタイ・ミンク図、第３図は本
発明の実施例を示す擬似スタティックメモリのブロック
図、第４図は本発明の詳細な説明するタイミング図であ
る。 なお図において、１・・・・・・タイマ、２・旧・・リ
フレッシュタイミング、３・・・・・・リフレッシュア
ドレスカウンタ、４・・・・・・ＲＡＳタイミング、５
・・・・・・ＣＡＳタイミング、６・・・・・・Ｗｒｉ
ｔｅタイミング、７・・・・・・Ｘアドレスバッファ、
８・・・・・・Ｘデコーダ、９・・・・・・Ｙアドレス
バッファｓＩＯ・旧・・Ｙデコーダ、１１・・・・・・
エル回路、１２・・・・・・メモリセルアレー、１３・
・・・・・センスアンプ、１４・旧・・データインバッ
ファ、１５・・・・・・データアウトバッファ、１６・
・・・・・テスト回路、ＲＦＳＨ・・・・・・リフレッ
シ−制御クロック、ＲＡＳ・・・・・・Ｒ，Ａ８制御ク
ロック、ＣＡ８・旧・・ＣＡＳ制御クロック、ＷＥ・・
・・・・Ｗｒｉｔｅ制御クロック、ＸＡｄｄ。 ＹＡｄ ｄ・・・・・・外部アドレス信号％”ＩＮ・・
・・・・入力データ％ ＤＯＵＴ ・・・・・・出力
データ、ＳＥ・・・・・・センスアンプ活性化信号、Ｒ
ＥＦ・・・・・・リフレッシュ開始信号、ＴＩＭＥ・・
・・・・タイマ出力信号、である。 ） ≧ Ｑ − 第４１
Claims (1)
- 擬似スタティック・メモリにおいて、仕様で禁止されて
いる外部クロックのタイミングの組合せを利用し、リフ
レッシュ・アドレス・カウンタの出力をアドレス・デー
タとして使用し、前記外部クロックの周期を変更しなが
ら前記擬似スタティック・メモリに書込み及び読出し動
作を行ない、パスからフェイル又はフェイルからパスに
なる外部クロックの周期から、内部リフレッシュ周期を
調べることを特徴とする擬似スタティック・メモリの試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080368A JPS59207095A (ja) | 1983-05-09 | 1983-05-09 | 擬似スタテイツク・メモリの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080368A JPS59207095A (ja) | 1983-05-09 | 1983-05-09 | 擬似スタテイツク・メモリの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207095A true JPS59207095A (ja) | 1984-11-24 |
Family
ID=13716322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080368A Pending JPS59207095A (ja) | 1983-05-09 | 1983-05-09 | 擬似スタテイツク・メモリの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207095A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63266695A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | ダイナミツクｒａｍ |
| JPH06162798A (ja) * | 1993-04-16 | 1994-06-10 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0778497A (ja) * | 1994-04-20 | 1995-03-20 | Hitachi Ltd | ダイナミックｒａｍのテスト方法 |
| JPH09185900A (ja) * | 1996-11-27 | 1997-07-15 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US7360128B2 (en) * | 2002-03-28 | 2008-04-15 | Nec Electronics Corporation | Method of testing memory device |
-
1983
- 1983-05-09 JP JP58080368A patent/JPS59207095A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63266695A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | ダイナミツクｒａｍ |
| JPH06162798A (ja) * | 1993-04-16 | 1994-06-10 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0778497A (ja) * | 1994-04-20 | 1995-03-20 | Hitachi Ltd | ダイナミックｒａｍのテスト方法 |
| JPH09185900A (ja) * | 1996-11-27 | 1997-07-15 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US7360128B2 (en) * | 2002-03-28 | 2008-04-15 | Nec Electronics Corporation | Method of testing memory device |
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