JP2936547B2 - 試験パターン発生器 - Google Patents

試験パターン発生器

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    • G01R31/3181—Functional testing
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路を試験するために用いられ
る試験パターンを発生する試験ターン発生器に関する。
〔従来技術〕
試験パターン発生器装置は半導体ICを試験をするため
のICテスタの一部を構成し、被試験ICに印加すべき試験
パターンと、被試験ICからの応答と比較するための期待
値パターンとを発生するためのものであり、通常これら
の２つのパターンを合わせて単に試験パターンと呼んで
いる。
従来の試験パターン発生器を第１図に示す。パターン
発生用クロックPCKとスタート信号Ｓがアドレス発生回
路11へ供給され、アドレス発生回路11から発生したアド
レスで、試験パターンが記憶された試験パターンメモリ
12が読み出される。この試験パターンメモリ12はSRAM
（スタティックRAM）で構成されていた。
〔発明が解決しようとする課題〕
被試験回路の集積度が上ったり、コンピュータによる
自動試験パターン発生などにより、試験パターンが長大
化しているため、大容量な試験パターンメモリが必要と
なっている。従来においてはSRAMを用いて大容量の試験
パターンメモリを実現していたため高価になっていた。
１記憶素子を構成するのに必要なトランジスタの数は
SRAMは４〜６個であるが、DRAM（ダイナミックRAM）は
１個であるため、同一ルールのパターニングプロセスで
同一チップ面積のICメモリを製造した場合、DRAMの方が
SRAMに対し、大容量であり、１ビット当りの単価が安
い。従って試験パターンメモリをDRAMで構成すれば安価
になる。しかしDRAMは一定時間間隔で記憶保持動作（リ
フレシュと云われている）を行わないと、記憶内容が消
えてしまい、このリフレシュの間は試験パターンの読み
出しが停止されるので高速なパターン発生ができず、こ
のため従来においては試験パターンメモリにDRAMは使用
されていなかった。
この発明はDRAMを使って安価に構成し、しかも高速に
試験パターンを発生することができる試験パターン発生
器を提供することである。
〔課題を解決するための手段〕
この発明によればシステムクロックで動作する制御回
路が、スタート信号とフルフラグとにより制御されて制
御回路よりアドレス発生クロックと、読み出し制御信号
と、書き込みクロックとが発生されると共に、この制御
回路からリフレッシュ制御信号が周期的に発生され、そ
の制御回路からのアドレス発生クロックにより制御され
てアドレス発生回路からアドレスが発生され、DRAMによ
り構成され、試験パターンが記憶された試験パターンメ
モリがアドレス発生回路からのアドレスと制御回路から
の読み出し制御信号とによって読み出されると共に制御
回路からのリフレシュ制御信号により記憶保持動作を行
い、その試験パターンメモリから読み出された試験パタ
ーンは制御回路からの書き込みクロックによりFiFoメモ
リに書き込まれ、FiFoメモリは試験パターンが充満する
とフルフラグを制御回路へ出力し、またパターン発生用
クロックに同期して試験パターンが読み出される。パタ
ーン発生用クロックよりもアドレス発生クロックの方が
高速とされる。
〔作用〕
FiFoメモリが充満した状態でFiFoメモリから試験パタ
ーンの読み出しが開始され、FiFoメモリのフルフラグが
なくなるとアドレス発生クロック、読み出し制御信号、
書き込みクロックが発生され、試験パターンメモリの読
み出しが行われ、その読み出された試験パターンがFiFo
メモリへ書き込まれ、リフレシュ制御信号が発生し試験
パターンメモリが記憶保持動作を行っている間も、FiFo
メモリから試験パターンの読み出しが継続され、記憶保
持動作が終了すると、試験パターンメモリの読み出しが
再開し、その読み出された試験パターンがFiFoメモリに
書き込まれる。従って試験パターンメモリに対するリフ
レシュに影響されることなくFiFoメモリから連続的に、
従って高速に試験パターンを得ることができる。
〔実施例〕
第２図にこの発明による試験パターン発生器の実施例
を示す。この発明による試験パターン発生器は制御回路
21と、FiFoメモリ22と、アドレス発生回路31と、試験パ
ターンメモリとしてのDRAM32とから構成され、ICテスタ
の制御部（図示せず）からシステムクロックSCK、パタ
ーン発生用クロック、PCK、及びスタート信号Ｓが与え
られて試験パターンの発生動作を行う。制御回路21はシ
ステムクロックSCKに同期してリフレシュ制御信号 RE
F、アドレス発生クロックACK、読み出し制御信号RC及び
書き込みクロックWCKをそれぞれ決められた周期で発生
するが、リフレシュ制御信号REF発生中、及びFiFoメモ
リ22からフルフラグFFが入力されている間はアドレス発
生クロック、読み出し制御信号、及び書き込みクロック
の各発生を中止する。
制御回路21は第３図に示すようにタイミング発生回路
23と、フルフラグ立上がり検出回路24Rと、フルフラグ
立下がり検出回路24Fと、フリップフロップ25と、ANDゲ
ート26〜29とから構成されている。タイミング発生回路
23はそれぞれ決められた周期でシステムクロックSCKに
同期してアドレス発生クロックACK、読出し制御信号R
C、書込みクロックWCK及びリフレッシュ制御信号REFを
発生し、前者３つの信号をそれぞれANDゲート27〜29の
一方の入力に与え、リフレッシュ制御REFを禁止信号と
してANDゲート26に与えると共に試験パターンメモリ32
に供給する。フリップフロップ25はスタート信号Ｓによ
りセットされてそのＱ出力がＨレベルとなりANDゲート2
6を通してイネーブル信号ENとしてANDゲート27〜29の他
方の入力に与えられ、これらのゲートを開き、アドレス
発生クロックACK、読出し制御信号RC、書込みクロックW
CKがそれぞれゲートを通して出力される。フルフラグFF
がFiFoメモリ22から与えられると、その前端縁が立上り
検出回路24Rにより検出されてその検出出力によりフリ
ップフロップ25がリセットされるのでイネーブル信号EN
はＬレベルとなり、ゲート27〜29ガ閉じられ、アドレス
発生クロックACK、読出し制御信号RC及び書込みクロッ
クWCKの出力が停止される。フルフラグFFが立下がる
と、その後端縁が立下がり検出回路24Fによって、検出
され、その検出出力によりフリップフロップ25がセット
されるのでイネーブル信号ENが再びＨレベルとなり前記
２つの信号が再び出力される。フリップフロップ25のＱ
出力がＨレベルの期間においてリフレッシュ制御信号RE
Fが発生するとゲート26は閉じられるので信号REFがＨレ
ベルの間イネーブル信号ENはＬレベルとされ、ゲート27
〜29が閉じられる。
第２図の説明に戻って、制御回路21からのアドレス発
生クロックACKはアドレス発生回路31へ供給され、アド
レス発生回路31はアドレス発生クロックACKが入力する
ごとにアドレスA0,A1,A2…を順次発生する。このアドレ
スと制御回路21からの読み出し制御信号RCとにより試験
パターンメモリ32から試験パターンP0,P1,P2…が読み出
される。試験パターンメモリ32はDRAMで構成され、試験
パターンを記憶しており、制御回路１からリフレシュ制
御信号REFが入力されると記憶保持動作（リフレシュ）
を行う。
試験パターンメモリ32から読み出された試験パターン
P0,P1,P2…は制御回路21からの書き込みクロックWCKに
よりFiFoメモリ22に書き込まれる。FiFoメモリ22は試験
パターンが充満するとフルフラグFFを発生して制御回路
21へ供給する。一般のFiFoメモリはフルフラグ発生機能
をもっている。FiFoメモリ22はパターン発生用クロック
PCKと同期して読み出される。FiFoメモリにおいては読
み出しは古いデータから順に行われる。パターン発生用
クロックPCKの速度（レート）よりアドレス発生クロッ
クACKの速度を大きくしておく。更に詳しくはパターン
発生用クンロックPCKの周期をT1、試験パターンメモリ3
2の読み出し周期（アドレス発生クロックACKの周期）を
T2、試験パターンメモリ32のリフレシュに要する時間を
Trとし、試験パターンメモリ32からｍ回読出しを行なう
毎にリフレシュを行なうものとすると、次式 ｍ×T1＞ｍ×T2＋Tr ・・・（１） なる関係が成立するようにT2を選定する。
制御回路21に第４図に示すようにスタート信号Ｓが入
力されると、フリップフロップ25がセットされてイネー
ブル信号ENがＨレベルとなるのでゲート27〜29が開き、
アドレス発生クロックACKの出力が開始される。これに
よりアドレス発生回路31からアドレスA0,A1,A2…が順次
発生し、これと共に制御回路21から読み出し制御信号RC
の発生が開始され、試験パターンメモリ32から試験パタ
ーンP0,P1,P2…が順次読み出され、これら試験パターン
は書き込みクロックWCKにより次々とFiFoメモリ22に書
き込まれる。FiFoメモリ22が充満するとフルフラグFFが
立上り、その立上りでフリップフロップ25がリセットさ
れてイネーブル信号ENはＬレベルとなり、ゲート27,28,
29でそれぞれアドレス発生クロックACK、読出し制御信
号RC及び書き込みクロックWCKの通過が禁止され、試験
パターンメモリ32の読み出しが中止し、またFiFoメモリ
22への書き込みも中止する。従ってアドレス発生回路31
はその時発生していたアドレスAhによる試験パターンメ
モリ32の読出しは実行されず、アドレスAhは保持され
る。一方この状態でパターン発生用クロックPCKが入力
され、これに同期してFiFoメモリ22が読み出され、試験
パターンP0,P1,P2…が出力される。FiFoメモリ22の読み
出しが開始されるとフルフラグFFは立下り、その立下り
によりフリップフロップ25がセットされその結果、イネ
ーブル信号ENが再びＨレベルとなり保持されていたアド
レスAhにより試験パターンメモリ32の読み出しが再開さ
れ、またFiFoメモリ22への書き込みも再開される。
制御回路21からリフレシュ制御信号REFが試験パター
ンメモリ32へ供給されると、試験パターンメモリ32は記
憶保持動作（リフレシュ）を行い、この間はゲート26が
閉じるのでイネーブル信号Ｌレベルとなり、ゲート27,2
8,29でそれぞれアドレス発生クロックACK、読出し制御
信号RC及び書き込みクロックWCKの通過が禁止されてア
ドレス発生回路31はその時発生していたアドレスAjを保
持し、またFiFoメモリ22への書き込みも中止されるが、
パターン発生用クロックPCKによるFiFoメモリ22の読み
出しは継続して行われ、出力試験パターンは連続的に得
られる。試験パターンメモリ32のリフレシュが終了する
と、ゲート26が開きアドレスAjにより試験パターンメモ
リ32の読み出しが再開され、FiFoメモリ22への書き込み
が再開される。
リフレシュ期間を含む試験パターンメモリ32の平均読
み出し速度はFiFoメモリ22の読み出し速度より速いた
め、次にリフレシュ制御信号REFが発生するまでにFiFo
メモリ22は充満する。従ってFiFoメモリ22から試験パタ
ーンを連続的に読み出すことができる。
FiFoメモリ22の所望の読み出し速度（1/T1）に対し、
試験パターンメモリ32の読み出し速度を（1/T2）を前式
（１）の条件が満たされるように速くすることができな
い場合は、第５図に示すように１つのFiFoメモリ22に対
しＮ個（Ｎは２以上の整数）の試験パターンメモリ32−
１〜32−Ｎを設け、これらＮ個の試験パターンメモリを
共通のアドレスA0,A1…と、読出し制御信号RCと、リフ
レッシュ制御信号REFにより同時に動作させ、これら読
み出された試験パターンをマルチプレクサ33により順次
循環的に取出してFiFoメモリ22へ書き込んでもよい。こ
の場合、制御回路21は第３図のタイミング発生回路23に
おいて周期T2のシステムクロックSCKをＮ進カウンタに
より０からＮ−１まで繰返して計数し、その計数値を順
次選択信号SELとして出力すると共に、前記Ｎ進カウン
タの所望の計数値をデコーダにより検出して得た周期
NxT2の所望の位相の信号をそれぞれアドレス発生クロッ
クACK、読出し制御信号RC及び書込みクロックWCKとして
出力するように構成すればよい。システムクロックSCK
の周期T2は前述の式（１）を満足するように決められ
る。
また第６図に示すようにＮ個の試験パターンメモリ32
−１〜32−ＮとＮ個のFiFoメモリ22−１〜22−Ｎとを組
み合せを設け、これらを共通のアドレス、読出制御信号
RC、リフレッシュ制御信号REF、書込みクロックWCKによ
り同時に動作させ、そのＮ個のFiFoメモリからそれぞれ
読出しクロックRCK−１〜RCK−Ｎにより読み出された試
験パターンをマルチプレクサ33により順次循環的に取出
すことにより高速の試験パターンを得るようにすること
もできる。この場合制御回路21−１は第３図に示すもの
と同じでよい。制御回路21−２は第７図に示すようにＮ
進カウンタ21Aと、デコーダ21Bと及びＮ個のフリップフ
ロップ21C−１〜21C−Ｎとから成る。Ｎ進カウンタ21A
とフリップフロップ21C−１〜21C−Ｎはスタート信号Ｓ
によりリセットされる。Ｎ進カウンタ21Aはパターン発
生用クロックPCKを０からＮ−１まで繰返して計数す
る。デコーダはＮ個の出力端子を有し、カウンタ21Aの
計数内容が０からＮ−１まで順次変化するにつれ出力端
子１からＮに順次Ｈレベルを出力する。デコーダ21Bの
出力はそれぞれパターン発生用クロックPCKに同期して
フリップフロップ21C−１〜21C−Ｎに取込まれ、それら
のＱ出力が順次クロックPCKの１サイクル期間ずつＨレ
ベになり、これらのフリップフロップのＱ出力がF2F0メ
モリ22−１〜22−Ｎの読出しクロックRCK−１〜RCK−Ｎ
として使用される。一方カウンタ21Aの計数内容は選択
信号SELとしてマルチプレクサ33に与えられる。
〔発明の効果〕
以上述べたようにこの発明によればDRAMにより構成さ
れた試験パターンメモリから読み出した試験パターンを
FiFoメモリに書き込み、そのFiFoメモリをパターン発生
用クロックで読み出すように構成したのでDRAMの、リフ
レシュ動作時においてもFiFoメモリから連続的に試験パ
ターンが得られる。試験パターンメモリはDRAMで構成さ
れているため、長大な試験パターンでも安価な装置で発
生させることができる。
【図面の簡単な説明】
第１図は従来の試験パターン発生器を示すブロック図で
あり、第２図はこの発明の実施例を示すブロック図であ
り、第３図はその制御回路21の具体例を示す回路図であ
り、第４図はこの発明の動作例を示すタイムチャートで
あり、第５図はこの発明の変形実施例を示すブロック図
であり、第６図はもう１つの変形実施例を示すブロック
図であり、第７図は第６図における制御回路21−２の具
体例を示す回路図である。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】与えられたシステムクロックで動作し、ス
    タート信号とフルフラグによって制御され、アドレス発
    生クロック、読み出し制御信号及び書き込みクロックを
    発生すると共に、リフレシュ制御信号を周期的に発生す
    る制御手段と、 その制御手段からのアドレス発生クロックによりアドレ
    スを発生するアドレス発生回路と、 少くとも１つのDRAMを有し、試験パターンを記憶してあ
    り、上記制御手段からの読み出し制御信号と上記アドレ
    ス発生回路からのアドレスとにより試験パターンが読み
    出され、上記制御手段からのリフレシュ制御信号により
    記憶保持動作を行う試験パターンメモリ手段と、 上記制御手段からの書き込みクロックにより、上記試験
    パターンメモリ手段から読み出された試験パターンが書
    き込まれ、与えられたパターン発生用クロックに同期し
    て試験パターンが読出され、試験パターンで充満すると
    上記フルフラグを出力するFiFoメモリ手段、 とを含む試験パターン発生器。
  2. 【請求項２】上記パターン発生用クロックの周期をT1、
    上記試験パターンメモリ手段の読出し周期をT2、上記リ
    フレッシュに要する時間をTrとし、上記試験パターンメ
    モリからｍ回読出しを行なう毎に上記リフレッシュを行
    なうものとすると、次式 ｍ×T1＞ｍ×T2＋Tr が成立するように上記周期T1とT2が選ばれている請求項
    １記載の試験パターン発生器。
  3. 【請求項３】上記制御手段は上記システムクロックに同
    期に上記アドレス発生クロックと、上記読出し制御信号
    と、上記書込みクロックとを同じ上記周期T2でそれぞれ
    発生し、上記リフレッシュ制御信号を周期ｍ×T2＋Trで
    発生するタイミング発生手段と、上記アドレス発生クロ
    ックと上記読出し制御信号と及び上記書込みクロックの
    通過をそれぞれ制御するゲート手段と、上記スタート信
    号に応答して上記ゲート手段を開けるイネーブル信号を
    発生するイネーブル信号発生手段と、上記フルフラッグ
    の前縁を検出して上記イネーブル信号発生手段の上記イ
    ネーブル信号の発生を停止させるフルフラグ検出手段
    と、上記フルフラグの後縁を検出して上記イネーブル信
    号発生手段に上記イネーブル信号を発生させるフルフラ
    グ終了検出手段と、上記リフレッシュ制御信号に応答し
    て上記イネーブル信号を上記ゲート手段に供給するのを
    禁止するイネーブル禁止手段とを含む請求項２記載の試
    験パターン発生器。
  4. 【請求項４】上記試験パターンメモリ手段は上記アドレ
    スと、上記読出し制御信号と、上記リフレッシュ制御信
    号とが共通に与えられるＮ個、Ｎは２以上の整数，のDR
    AMと上記Ｎ個のDRAMから読出された試験パターンを順次
    切替えて出力し上記FiFoメモリ手段に供給するマルチプ
    レクサ手段とを含む請求項１記載の試験パターン発生
    器。
  5. 【請求項５】上記試験パターンメモリ手段は上記アドレ
    スと上記読出し制御信号と、上記リフレッシュ制御信号
    とが共通に与えられるＮ個、Ｎは２以上の整数，のDRAM
    を含み、上記FiFoメモリ手段は上記Ｎ個のDRAMから読出
    された試験パターンがそれぞれ供給され、共通に与えら
    れた上記書込みクロックによりそれらを試験パターンを
    書込むＮ個のFiFoメモリと、上記Ｎ個のFiFoメモリから
    読出された試験パターンを順次切替えて出力するマルチ
    プレクサ手段とを含む請求項１記載の試験パターン発生
    器。
  6. 【請求項６】上記制御手段は上記パターン発生用クロッ
    クに同期して順次循環的に上記Ｎ個のFiFoメモリを読出
    すためのＮ個の読出しクロックを発生する読出しクロッ
    ク発生手段と、上記パターン発生用クロックに同期して
    上記マルチプレクサ手段を順次循環的に切替えるための
    選択信号を発生する選択信号発生手段とを含む請求項５
    記載の試験パターン発生器。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349587A (en) * 1992-03-26 1994-09-20 Northern Telecom Limited Multiple clock rate test apparatus for testing digital systems
JPH07225261A (ja) * 1994-02-09 1995-08-22 Advantest Corp 半導体試験装置用パターン発生器
US5815512A (en) * 1994-05-26 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory testing device
JPH0862302A (ja) * 1994-08-19 1996-03-08 Advantest Corp サイクル遅延用パターン発生器
US6286120B1 (en) 1994-09-01 2001-09-04 Teradyne, Inc. Memory architecture for automatic test equipment using vector module table
US5805471A (en) * 1994-11-01 1998-09-08 Pycon, Inc. Driver board apparatus having SRAM and burn-in system and method using host computer
WO1996016371A1 (en) * 1994-11-22 1996-05-30 Monolithic System Technology, Inc. Method and structure for utilizing a dram array as second level cache memory
TW358907B (en) * 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
JPH08184648A (ja) * 1994-12-28 1996-07-16 Advantest Corp 半導体試験装置用テストパターンの高速転送装置
US6128700A (en) 1995-05-17 2000-10-03 Monolithic System Technology, Inc. System utilizing a DRAM array as a next level cache memory and method for operating same
JPH1073643A (ja) * 1996-09-02 1998-03-17 Mitsubishi Electric Corp 半導体装置試験治具
KR100310969B1 (ko) 1996-11-29 2001-11-15 오우라 히로시 패턴발생기
JP3233068B2 (ja) * 1997-05-23 2001-11-26 安藤電気株式会社 パターン発生装置
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
US6161206A (en) * 1998-04-30 2000-12-12 Credence Systems Corporation Pattern generator for a semiconductor integrated circuit tester
US6651203B1 (en) * 1999-05-17 2003-11-18 Infineon Technologies Ag On chip programmable data pattern generator for semiconductor memories
US6321356B1 (en) * 1999-05-18 2001-11-20 Micron Technology, Inc. Programmable pattern generator
US6671845B1 (en) * 1999-10-19 2003-12-30 Schlumberger Technologies, Inc. Packet-based device test system
KR100474421B1 (ko) * 2000-08-31 2005-03-14 엔이씨 일렉트로닉스 가부시키가이샤 반도체 기억 장치 및 그 테스트 방법과 테스트 회로
US6598112B1 (en) * 2000-09-11 2003-07-22 Agilent Technologies, Inc. Method and apparatus for executing a program using primary, secondary and tertiary memories
US7062697B2 (en) * 2000-12-07 2006-06-13 Youngtek Electronics Corporation Pre-stored digital word generator
EP2104051B1 (en) 2001-03-29 2019-11-20 Panasonic Intellectual Property Management Co., Ltd. Data protection system that protects data by encrypting the data
US7106227B2 (en) * 2001-09-28 2006-09-12 Agilent Technologies, Inc. Method and apparatus for synchronizing a multiple-stage multiplexer
US7073100B2 (en) * 2002-11-11 2006-07-04 International Business Machines Corporation Method for testing embedded DRAM arrays
JP4237109B2 (ja) * 2004-06-18 2009-03-11 エルピーダメモリ株式会社 半導体記憶装置及びリフレッシュ周期制御方法
US7321521B2 (en) 2004-07-02 2008-01-22 Seagate Technology Llc Assessing energy requirements for a refreshed device
US7177222B2 (en) * 2005-03-04 2007-02-13 Seagate Technology Llc Reducing power consumption in a data storage system
US20070050668A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Test mode to force generation of all possible correction codes in an ECC memory
JP5220639B2 (ja) * 2009-01-29 2013-06-26 日本エンジニアリング株式会社 テスト信号生成装置
US8448008B2 (en) * 2009-03-27 2013-05-21 Mentor Graphics Corporation High speed clock control
US8233919B2 (en) 2009-08-09 2012-07-31 Hntb Holdings Ltd. Intelligently providing user-specific transportation-related information
KR20220023911A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치 및 메모리 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5439980B2 (ja) * 1972-03-24 1979-11-30
US3982111A (en) * 1975-08-04 1976-09-21 Bell Telephone Laboratories, Incorporated Memory diagnostic arrangement
US4451918A (en) * 1981-10-09 1984-05-29 Teradyne, Inc. Test signal reloader
JPS59204782A (ja) * 1983-05-10 1984-11-20 Nec Corp 試験パタ−ン発生装置
JPS59207495A (ja) * 1983-05-11 1984-11-24 Hitachi Ltd パタ−ン発生回路
US4622668A (en) * 1984-05-09 1986-11-11 International Business Machines Corporation Process and apparatus for testing a microprocessor and dynamic ram
US4727312A (en) * 1985-12-23 1988-02-23 Genrad, Inc. Circuit tester
JPS63183696A (ja) * 1987-01-23 1988-07-29 Nec Corp メモリ装置
US4827476A (en) * 1987-04-16 1989-05-02 Tandem Computers Incorporated Scan test apparatus for digital systems having dynamic random access memory
JPS63265181A (ja) * 1987-04-22 1988-11-01 Nec Corp フアンクシヨンテスタ
US4782487A (en) * 1987-05-15 1988-11-01 Digital Equipment Corporation Memory test method and apparatus
US4980888A (en) * 1988-09-12 1990-12-25 Digital Equipment Corporation Memory testing system
JPH0255331U (ja) * 1988-10-11 1990-04-20
JPH02195599A (ja) * 1989-01-24 1990-08-02 Ricoh Co Ltd 情報処理装置

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