JPS63183696A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理システムに使用されるメモリ装置に関
し、特にダイナミックＲＡＭ素子を利用したメモリ装置
に関する。

（従来の技術） 従来、この種のダイナミック）ＬＡＭ素子全利用したメ
モリ装置では、リフレッシュ回路を利用してメモリ装Ｒ
をリフレッシュし、ＣＰＵからのアクセスと競合したと
きにはＣＰＵからのアクセスを遅らせる方式が公知であ
った。

（発明が解決しようとする問題点ン 上述した従来のメモリ装置では、リフレッシュ回路を利
用してメモリ装置をリフレッシュし、ＣＰｔＪからのア
クセスと競合したときにはＣＰＵからのアクセスを遅ら
せているので、一般にＣＰＵか１．のアクセスが遅れる
と云う欠点がある。

本発明の目的は、ＲＡＭアドレスをいつ之んアドレスレ
ジスタへ格納しておくとともにＲ，ＡＭより読出された
データをファストイン２アストアウト形メモリへ保持し
ておき％読出されたデータのアドレスとアクセスされた
アドレスとが一致したときにファストインファストアウ
ト形メモリよりデータを送出し、ダイナミックＲＡＭ素
子をリフレッシュすることにより上記欠点を除去し、Ｒ
ＡＭ内容の読出しに遅れを生ずることがないように構成
したメモリ装置を提供することにある。

（問題点を解決するための手段］ 本発明によるメモリ装置はＲＡＭと、アドレスレジスタ
と、ファストインファストアウト形メモリと、比較回路
と、メモリ制御手段とを具備して構成したものである。

ＲＡＭはデータを格納するためのものであり、アドレス
レジスタはＲＡＭの読出し信号を受付けてアドレス情報
をラツチするためのものである。

ファストインファストアウト形メモリは、ＲＡＭへのア
クセスがないときにアドレスレジスタにラツチされたア
ドレス情報を歩進させて。

ＲＡＭよりデータを読出してから蓄積しておくためのも
のである。

比較回路は、ＲＡＭに対する次の読出し信号を受信した
ときにアドレスレジスタの内容と比較してアドレスの一
致を検出するためのものである。

メモリ制御手段は、比較回路の出力がアドレスの一致を
表わしているときに、ファストインファストアウト形メ
モリよりデータを送出するためのものである。

（実施例〕 次に１本発明について図面を参照して詳細に説明する。

第１図は、本発明によるメモリ装置の一実施例を示すブ
ロック図である。第１図において、３はアドレスレジス
タ、４はＲＡＭ、５はファストインファストアウト形メ
モリ、６〜９．１１はそれぞれ３ステート形のゲート、
１０は比較回路、１２はメモリ制御回路である。

ＲＡＭアドレスは、メモリ装置に接続されたＣＰＬＪ（
図示しない。）から信号線１上に与えられる。そこで、
信号線１３上の＠出し指示信号は、アドレス信号線１に
よって指示された番地から信号線２上にデータを読出す
ように指示を与え、信号線１４上の書込み指示信号は、
信号線１によって与えられたアドレスによって指示され
た番地に信号線２からデータを書込むように指示を与え
る。

ＣＰＵから信号線１３上に読出し指示信号をメモリ制御
回路１２が受信すると、メモリ制御回路１２はアドレス
レジスタ３の内容とアドレス信号線ｌ上のアドレス情報
とを比較回路ｌＯに比較させ、比較結果を一致信号線１
０１上に送出させる。比較結果が不一致を表わしている
ならば、信号線１８１を介してアドレスレジスタ３にレ
ジスタラツチ信号を送出し、アドレス信号線ｌ上のアド
レス情報をアドレスレジスタ３にラッチする。その後、
信号線１５上の読出し信号をＲＡＭ４に与え、ＲＡＭ４
より信号線２０１上にデータｔ−読出させる。信号線２
２上のデータ読出し信号は３ステート形ゲート９に与え
、信号線２上にデータを送出する。

信号線１３上の読出し指示信号がなくなると。

信号線１８２上のレジスタ歩進信号を送出し、アドレス
レジスタ３にラッチされたアドレスを歩進させ、信号線
２０上のアドレスゲートを３ステート形ゲート７に与え
る。そこで、信号線１０２上のアドレス情報がＲＡＭ４
に与えられるとともに、信号線１５上に仇田し信号が再
送出されてデータが読出されると、信号線２４上にファ
ストインファストアウト形メモリの書込み信号が送出さ
ｆ′Ｌ％ファストインファストアウト形メモリ５に信号
線１を介してデータが書込まれる。

読出し指示信号が信号線１３上に送出され。

メモリ制御回路１２に受付けらルると、メモリ制御回路
１２は信号線１０１上に一致信号が送出されたときには
、信号線２５を介してファストインファストアウト形メ
モリ５に対してファストインファストアウト形メモリ５
の読比し信号が与えられる。このとき、同時に信号線２
３を介して３ステート形ゲー）１１に対してファストイ
ンファストアウト形メモリ５のゲート信号を与え、デー
タをファストインファストアウト形メモリ５より信号線
２０２に送出させ、さらに信号線２上に送出させる。こ
のとき、凡ＡＭ４には信号線１７を介してリフレッシュ
信号１に−ｈえ、ＲＡＭ４’ｉリフレッシュさせる。

第２図は、第１図のメモリ装置の動作を示すタイミング
チャートである。

いっぽう、書込みは次のようにして行われる。

すなわち、メモリ制御回路１２が信号線１４上の書込み
指示信号を受付けると、信号線１９上に３ステート形ゲ
ート６のアドレスゲート信号が送出され、信号線１上の
アドレス情報は信号線１０１に送出される。このとき、
信号線２１上に３ステート形ゲート８のデータ書込みゲ
ート信号が送出さ几る。そこで、信号線２上のデータは
信号線２０１を介してＲＡＭ４に与え５れ、信号線１６
上の書込み信号によりＲＡＭ４、に書込まれる。

通常、ＣＰＵよりのＲＡＭ内容の読出しにおいては、次
アドレスから屓次、データが読出されるので、ラツチさ
れたアドレスを歩進して次アドレスを先読みしておけば
、次のＣＰＬＩよりのアクセスにより、比較されたアド
レスの一致する可能性は非常に高い。また、ダイナミッ
クＲＡＭ素子におけるニブルモードの読出しを利用して
先読みを実行すれば、ＣＰＵよりのアクセス間隔内で先
読みを児了さぜることは十分に可能であり、先読みによ
りアクセスが遅れることもない。

（発明の効果） 以上説明したように本発明は％ＲＡＭアドレスをいった
んアドレスレジスタへ格納しておくとともにＲＡＭより
読出されたデータをファストインファストアウト形メモ
リへ保持しておき、読出されたデータのアドレスとアク
セスさｎたアドレスとが一致したときに７アストインフ
アストアウト形メモリよりデータを送出し、ダイナミッ
クＲＡＭ素子をリフレッシュすることにより、ダイナミ
ックＲＡＭのリフレッシュとＣＰＵからのメモリアクセ
スとの競合が避けられると云う効果があり、ファストイ
ンファストアウト形メモリに先読みする場合にダイナミ
ックＲＡＭ素子’ｔニブルモードで読出せば、先読みに
必要な時間が短縮さ−ｎ、ＣＰＵからのアクセス時間に
含まれると云う効果がある。

【図面の簡単な説明】

第１図は５本発明によるメモリ装置の一実施例を示すブ
ロック図である。 第２図Ｖ！、第１図のメモリ装置の動作を示すタイミン
グチャートである。 ３・・・アドレスレジスタ　　４・・・ＲＡＭ５・・・
ファストインファストアウト珍メモリ６〜９　、　ｌ　
ｌ　・・・ゲー）　　　１０・・・比較回路１２・・・
メモリ制御回路

Claims (1)

【特許請求の範囲】
1. データを格納するためのＲＡＭと、前記ＲＡＭの読出し
   信号を受付けてアドレス情報をラツチするためのアドレ
   スレジスタと、前記ＲＡＭへのアクセスがないときに前
   記アドレスレジスタにラツチされた前記アドレス情報を
   歩進させて前記ＲＡＭよりデータを読出して蓄積してお
   くためのフアストインフアストアウト形メモリと、前記
   ＲＡＭに対する次の読出し信号を受信したときに前記ア
   ドレスレジスタの内容と比較してアドレスの一致を検出
   するための比較回路と、前記比較回路の出力が前記アド
   レスの一致を表わしているときに前記フアストインフア
   ストアウト形メモリよりデータを送出するためのメモリ
   制御手段とを具備して構成したことを特徴とするメモリ
   装置。