KR20220023911A - 반도체 장치 및 메모리 시스템 - Google Patents

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KR20220023911A
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최혁준
변진도
손영훈
최영돈
최정환
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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호 및 기준 신호를 각각 수신하는 N개의 센스 앰프들(N은 M보다 작은 자연수), 및 상기 센스 앰프들의 출력을 복원하는 디코더를 포함하는 멀티 레벨 수신기, 기준 클럭 신호를 수신하는 클럭 버퍼, 및 상기 기준 클럭 신호를 이용하여 N개의 클럭 신호들을 생성하고, 상기 N개의 센스 앰프들 상기 N개의 클럭 신호들을 각각 입력하며, 상기 N개의 센스 앰프들의 출력을 이용하여 상기 N개의 클럭 신호들 각각의 위상을 결정하는 클럭 컨트롤러를 포함한다.

Description

반도체 장치 및 메모리 시스템{SEMICONDUCTOR DEVICE AND MEMORY SYSTEM}
본 발명은 반도체 장치 및 메모리 시스템에 관한 것이다.
메모리 장치는 외부의 컨트롤러로부터 수신한 제어 신호에 응답하여 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 컨트롤러로부터 데이터를 수신하고 이를 메모리 셀들에 저장할 수 있으며, 메모리 장치와 컨트롤러 사이의 데이터 전송 속도를 개선하기 위해, NRZ(Non-Return-Zero) 신호와 다른 멀티 레벨 신호로 데이터를 전송할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 컨트롤러로부터 멀티 레벨 신호를 수신하는 센스 앰프들에 입력되는 클럭 신호들 각각의 위상을 개별적으로 조절함으로써, 컨트롤러가 멀티 레벨 신호로 송신한 정보를 정확하게 복원할 수 있는 반도체 장치 및 메모리 시스템을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호 및 기준 신호를 각각 수신하는 N개의 센스 앰프들(N은 M보다 작은 자연수), 및 상기 센스 앰프들의 출력을 복원하는 디코더를 포함하는 멀티 레벨 수신기, 기준 클럭 신호를 수신하는 클럭 버퍼, 및 상기 기준 클럭 신호를 이용하여 N개의 클럭 신호들을 생성하고, 상기 N개의 센스 앰프들에 상기 N개의 클럭 신호들을 각각 입력하며, 상기 N개의 센스 앰프들의 출력을 이용하여 상기 N개의 클럭 신호들 각각의 위상을 결정하는 클럭 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 워드라인들에 연결되는 워드라인 구동 회로, 상기 비트라인들에 연결되는 읽기/쓰기 회로, 외부 컨트롤러로부터 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 수신하는 복수의 센스 앰프들, 및 상기 센스 앰프들의 출력을 복원하는 디코더를 포함하는 멀티 레벨 수신기, 및 복수의 클럭 신호들을 생성하여 상기 센스 앰프들에 각각 입력하며, 상기 메모리 셀들에 대한 리프레시(refresh) 동작 동안 상기 멀티 레벨 수신기가 상기 외부 컨트롤러로부터 테스트 데이터 패턴을 수신하면, 상기 센스 앰프들의 출력을 이용하여 상기 클럭 신호들 각각의 위상을 개별적으로 조정하는 클럭 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 메모리 셀들을 갖는 메모리 장치, 및 복수의 핀들을 통해 상기 메모리 장치와 연결되고, 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 복수의 핀들을 통해 데이터 신호, 데이터 스트로브 신호, 커맨드/어드레스 신호, 및 읽기/쓰기 인에이블 신호 중 적어도 하나를 상기 메모리 장치에 전송하며, 상기 컨트롤러는 상기 복수의 핀들 중 적어도 하나를 통해 상기 메모리 장치에 리프레시 커맨드를 전송하고, 상기 메모리 장치가 상기 리프레시 커맨드에 응답하여 리프레시 동작을 수행하는 동안, 상기 컨트롤러는 상기 복수의 핀들 중 적어도 하나를 통해 상기 메모리 장치에 테스트 데이터 패턴을 멀티 레벨 신호로 전송한다.
본 발명의 일 실시예에 따르면, 외부의 다른 반도체 장치로부터 멀티 레벨 신호를 수신하는 복수의 센스 앰프들에 입력되는 클럭 신호들 각각의 위상을 개별적으로 조절할 수 있다. 따라서 센스 앰프들 각각의 특성 차이를 고려하여 클럭 신호들 각각의 위상을 최적화할 수 있으며, 멀티 레벨 신호로 수신한 정보를 정확하게 복원하여 반도체 장치의 동작 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치가 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 반도체 장치를 간단하게 나타낸 도면이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 18 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 제공되는 도면이다.
도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(1)은, 데이터를 주고받는 제1 반도체 장치(10)와 제2 반도체 장치(20)를 포함할 수 있다. 도 1에 도시한 일 실시예에 따른 시스템(1)에서는 제1 반도체 장치(10)가 제2 반도체 장치(20)로 데이터를 전송할 수 있다.
예를 들어, 제1 반도체 장치(10)는 데이터 신호와 클럭 신호를 제2 반도체 장치(20)에 전송할 수 있다. 제1 반도체 장치(10)는 데이터 신호를 전송하는 제1 출력 회로(11)와 제2 출력 회로(12), 클럭 신호를 전송하는 클럭 생성 회로(13), 및 제1 반도체 장치(10)의 전반적인 동작을 제어하는 코어 회로(14) 등을 포함할 수 있다. 제2 반도체 장치(20)는 데이터 신호를 수신하는 제1 멀티 레벨 수신기(21)와 제2 멀티 레벨 수신기(22), 클럭 신호를 수신하는 클럭 수신기(23), 및 제2 반도체 장치(20)의 전반적인 동작을 제어하는 코어 회로(24) 등을 포함할 수 있다.
제1 출력 회로(11)와 제2 출력 회로(12) 각각은 멀티 레벨 신호로 데이터 신호를 전송할 수 있다. 따라서 제1 데이터 채널(DCH1)과 제2 데이터 채널(DCH2)을 통해 전송되는 데이터 신호들 각각은, M개의 레벨들을 갖는 멀티 레벨 신호일 수 있으며, M은 2보다 큰 자연수일 수 있다. 일례로 M은 2의 제곱수일 수 있으며, 데이터 채널들(DCH1, DCH2) 각각을 통해 전송하고자 하는 데이터의 전송량에 따라 결정될 수 있다.
클럭 생성 회로(13)는 클럭 채널(CCH)을 통해 기준 클럭 신호를 제2 반도체 장치(20) 측으로 전송할 수 있다. 기준 클럭 신호는 두 개의 레벨들 사이에서 증가 감소를 반복하는 신호일 수 있다. 다만, 실시예들에 따라, 기준 클럭 신호 역시 데이터 신호와 유사한 멀티 레벨 신호로 생성되어 제2 반도체 장치(20)로 전송될 수도 있다. 이때, 기준 클럭 신호가 가질 수 있는 레벨들의 개수와, 데이터 신호가 가질 수 있는 레벨들의 개수는 서로 같거나 또는 다를 수도 있다.
제1 멀티 레벨 수신기(21)와 제2 멀티 레벨 수신기(22)는 데이터 신호를 수신하여 복원할 수 있다. 일례로, 제1 멀티 레벨 수신기(21)는 M개의 레벨들을 갖는 멀티 레벨 신호, 및 기준 신호를 각각 수신하는 N개의 센스 앰프들을 포함할 수 있다. N은 멀티 레벨 신호를 정의하는 M보다 작은 자연수일 수 있으며, N개의 센스 앰프들의 출력을 복원하는 디코더가 제1 멀티 레벨 수신기(21)에 더 포함될 수 있다. 제2 멀티 레벨 수신기(22)의 구성 및 동작은 제1 멀티 레벨 수신기(21)와 유사할 수 있다.
제1 멀티 레벨 수신기(21)에 포함되는 N개의 센스 앰프들 각각은, 제1 데이터 채널(DCH1)을 통해 수신하는 데이터 신호를 기준 신호와 비교하고 그 결과를 디코더로 출력할 수 있다. 이때, 센스 앰프들 각각의 동작 타이밍은, 클럭 수신기(23)가 제1 멀티 레벨 수신기(21)에 전송하는 클럭 신호에 따라 결정될 수 있다. 일례로, 클럭 신호의 상승 엣지와 하강 엣지에서 센스 앰프들 각각이 데이터 신호와 기준 신호를 비교하고 그 결과를 디코더에 출력할 수 있다. 따라서, 클럭 신호의 위상이 적절하게 제어되지 않을 경우, 센스 앰프들의 출력 및/또는 제1 멀티 레벨 수신기(21)가 복원하는 데이터에 오류가 발생할 수 있다.
제1 멀티 레벨 수신기(21) 및 제2 멀티 레벨 수신기(22)에 포함되는 센스 앰프들 각각에 입력되는 데이터 신호, 및/또는 클럭 신호는, 라우팅 배선에 존재하는 기생 커패시턴스와 저항 성분, 및/또는 센스 앰프들에 포함되는 소자들의 특성 차이 등으로 인해 서로 다른 타이밍을 가질 수 있다. 본 발명의 일 실시예에서는, 센스 앰프들 각각에 입력되는 클럭 신호의 위상을 개별적으로 제어함으로써, 기생 커패시턴스, 저항 성분 및 소자들의 특성 등으로 인한 타이밍 차이를 보상하고, 멀티 레벨 수신기들(21, 22)의 성능을 개선할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 멀티 레벨 수신기(110), 클럭 버퍼(120), 및 클럭 컨트롤러(130) 등을 포함할 수 있다. 멀티 레벨 수신기(110)는 멀티 레벨 신호로 전송되는 데이터 신호(DATA)를 수신하는 복수의 센스 앰프들(111-113), 및 센스 앰프들(111-113)의 출력을 복원하는 디코더(114)를 포함할 수 있다. 일 실시예에서, 데이터 신호(DATA)는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호일 수 있으며, 센스 앰프들(111-113)의 개수는 N개(N은 M보다 작은 자연수)일 수 있다. 일례로, 데이터 신호(DATA)의 전송 속도에 따라 M은 2의 제곱수로 정의될 수 있으며, N은 M-1로 정의될 수 있다.
클럭 버퍼(120)는 기준 클럭 신호(CLKREF)를 수신할 수 있다. 클럭 컨트롤러(130)는 기준 클럭 신호(CLKREF)를 이용하여 N개의 클럭 신호들(CLK1-CLK3)을 생성할 수 있다. N개의 클럭 신호들(CLK1-CLK3)은 N개의 센스 앰프들(111-113)에 각각 입력될 수 있다.
제1 센스 앰프(111)는 제1 클럭 신호(CLK1)에 따라 동작하여 데이터 신호(DATA)를 제1 기준 신호(VREF1)와 비교할 수 있으며, 제2 센스 앰프(112)는 제2 클럭 신호(CLK2)에 따라 동작하여 데이터 신호(DATA)를 제2 기준 신호(VREF2)와 비교할 수 있다. 한편, 제3 센스 앰프(113)는 제3 클럭 신호(CLK3)에 따라 동작하여 데이터 신호(DATA)를 제3 기준 신호(VREF3)와 비교할 수 있다.
센스 앰프들(111-113)에 입력되는 데이터 신호(DATA)는, 데이터 신호(DATA)가 전송되는 경로의 길이 차이, 및 그에 따른 기생 커패시턴스와 저항 차이 등으로 인해 서로 다른 위상을 가질 수 있다. 센스 앰프들(111-113)에 클럭 신호들(CLK1-CLK3)이 각각 입력되므로, 클럭 신호들(CLK1-CLK3)의 위상이 함께 조절되면, 센스 앰프들(111-113) 중 적어도 하나에서 데이터 신호(DATA)가 정확하게 복원되지 못할 수 있다.
본 발명의 일 실시예에서는, 클럭 컨트롤러(130)가 센스 앰프들(111-113) 각각의 출력을 이용하여 클럭 신호들(CLK1-CLK3) 각각의 위상을 개별적으로 제어할 수 있다. 클럭 컨트롤러(130)는 클럭 신호들(CLK1-CLK3) 각각의 위상을 결정하는 클럭 생성기(131)와, 센스 앰프들(111-113) 각각의 출력을 검출하는 에러 검출기(132) 등을 포함할 수 있다. 클럭 신호들(CLK1-CLK3) 각각의 위상을 개별적으로 제어할 수 있도록, 클럭 생성기(131)는 클럭 신호들(CLK1-CLK3) 각각의 지연 시간을 결정하는 복수의 지연 셀들을 포함할 수 있다. 실시예들에 따라, 클럭 컨트롤러(130)는 클럭 신호들(CLK1-CLK3) 각각의 위상을 동시에 조정하거나, 또는 순차적으로 조정할 수도 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치가 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
먼저 도 3 및 도 4를 참조하면, 본 발명의 일 실시예에서 반도체 장치가 수신하는 멀티 레벨 신호는 4개의 레벨들(LV1-LV4)을 가질 수 있다. 도 3 및 도 4에 도시한 일 실시예에서, 반도체 장치는 4-레벨 펄스 진폭 변조 (PAM-4; pulse amplitude modulation-4)을 기반으로 멀티 레벨 신호를 생성할 수 있다. 4-레벨 펄스 폭 변조를 기반으로 생성되는 멀티 레벨 신호에 의해, 하나의 데이터 전송 주기(PR) 동안 2개의 데이터 비트들을 수신할 수 있다.
일례로, 4개의 레벨들(LV1-LV4) 각각은 00, 01, 10, 11의 데이터에 대응할 수 있다. 따라서, 반도체 장치는 하나의 데이터 전송 주기(PR) 동안 2개의 비트들, 예를 들어, 00, 10, 01, 11 중 하나를 수신할 수 있다. 반도체 장치는 멀티 레벨 신호를 수신하여 데이터를 복원하는 멀티 레벨 수신기를 포함할 수 있으며, 멀티 레벨 수신기는 복수의 센스 앰프들을 포함할 수 있다.
일례로, 도 3 및 도 4에 도시한 바와 같이 멀티 레벨 신호가 4-레벨 펄스 진폭 변조 기반으로 생성되는 경우, 멀티 레벨 수신기는 3개의 센스 앰프들을 포함할 수 있다. 멀티 레벨 신호에 의해 하나의 데이터 전송 주기(PR) 동안 n비트의 데이터를 수신하는 경우, 멀티 레벨 신호는 2n 개의 레벨들을 가질 수 있으며, 멀티 레벨 수신기는 (2n-1)개 센스 앰프들을 포함할 수 있다. 도 3 및 도 4에 도시한 일 실시예에서는, 하나의 데이터 전송 주기(PR) 동안 멀티 레벨 신호에 의해 2비트의 데이터가 수신될 수 있다.
센스 앰프들은 멀티 레벨 신호를 기준 신호들(VREF1-VREF3)과 비교할 수 있다. 일례로, 제1 센스 앰프는 멀티 레벨 신호를 제1 기준 신호(VREF1)와 비교하며, 멀티 레벨 신호가 제1 기준 신호(VREF1)보다 작으면 멀티 레벨 신호가 [00]의 데이터 비트에 대응하는 것으로 판단할 수 있다. 유사하게, 제2 센스 앰프는 멀티 레벨 신호를 제2 기준 신호(VREF2)와 비교하며, 제3 센스 앰프는 멀티 레벨 신호를 제3 기준 신호(VREF3)와 비교할 수 있다.
기준 신호들(VREF1-VREF3) 각각은 멀티 레벨 신호가 가질 수 있는 레벨들(LV1-LV4) 중 적어도 일부의 중간값일 수 있다. 일례로, 제1 기준 신호(VREF1)는 제1 레벨(LV1)과 제2 레벨(LV2)의 중간값이며, 제2 기준 신호(VREF2)는 제2 레벨(LV2)과 제3 레벨(LV3)의 중간값일 수 있다. 제3 기준 신호(VREF3)는 제3 레벨(LV3)과 제4 레벨(LV4)의 중간값일 수 있다.
한편, 멀티 레벨 신호에서 왜곡이 발생하는 경우 제1 내지 제4 레벨들(LV1-LV4) 사이의 차이가 서로 다를 수 있다. 일례로, 제1 레벨(LV1)과 제2 레벨(LV2) 사이의 차이가 가장 작고, 제3 레벨(LV3)과 제4 레벨(LV4) 사이의 차이가 가장 클 수 있다. 멀티 레벨 신호에서 왜곡이 발생하면, 기준 신호(VREF1-VREF3)가 멀티 레벨 신호의 왜곡을 고려하여 함께 조정될 수 있다.
도 5에 도시한 일 실시예에서는 멀티 레벨 신호에 의해 하나의 데이터 전송 주기(PR) 동안 3비트의 데이터가 수신될 수 있다. 따라서 8-레벨 펄스 진폭 변조 기반으로 멀티 레벨 신호가 생성되며, 멀티 레벨 신호는 8개의 서로 다른 레벨들(LV1-LV8)을 가질 수 있다. 8개의 서로 다른 레벨들(LV1-LV8)은 000, 001, 010, 011, 100, 101, 110, 111의 데이터에 각각 대응할 수 있다.
일례로, 도 3에 도시한 일 실시예에 따른 멀티 레벨 신호는 제1 센스 앰프에 입력되는 신호이고, 도 4에 도시한 일 실시예에 따른 멀티 레벨 신호는 제2 센스 앰프에 입력되는 신호일 수 있다. 제1 센스 앰프와 제2 센스 앰프는, 하나의 멀티 레벨 수신기에 포함될 수 있다. 트랜지션 구간(TP1, TP2) 동안, 멀티 레벨 신호가 레벨들(LV1-LV4) 사이에서 증가 또는 감소할 수 있다. 예를 들어, 멀티 레벨 신호를 수신하는 수신 패드로부터 제1 센스 앰프의 입력단까지의 라우팅 경로와, 수신 패드로부터 제2 센스 앰프의 입력단까지의 라우팅 경로의 차이로 인해, 제1 센스 앰프에 입력되는 멀티 레벨 신호는 제1 트랜지션 구간(TP1)을 갖고, 제2 센스 앰프에 입력되는 멀티 레벨 신호는 제1 트랜지션 구간(TP1)과 다른 제2 트랜지션 구간(TP2)을 가질 수 있다.
따라서, 동일한 위상을 갖는 클럭 신호가 센스 앰프들에 입력되면, 센스 앰프들의 출력에 오류가 발생할 수 있다. 이상적으로 센스 앰프들 각각은, 데이터 전송 주기(PR)의 중간 시점에서 멀티 레벨 신호와 기준 신호들(VREF1-VREF3)을 비교할 수 있다. 센스 앰프들에 입력되는 클럭 신호들의 위상이 같을 경우, 트랜지션 구간(TP1, TP2)의 차이로 인해, 센스 앰프들 중 적어도 하나의 출력에서 오류가 발생할 수 있다.
이러한 문제를 해결하기 위해, 본 발명의 일 실시예에서는 센스 앰프들 각각에 입력되는 클럭 신호의 위상을 개별적으로 제어할 수 있다. 일례로, 제1 센스 앰프에 입력되는 멀티 레벨 신호의 제1 트랜지션 구간(TP1)과, 제2 센스 앰프에 입력되는 멀티 레벨 신호의 제2 트랜지션 구간(TP2)의 차이를 고려하여, 제1 센스 앰프에 입력되는 제1 클럭 신호와, 제2 센스 앰프에 입력되는 제2 클럭 신호가 서로 다른 위상을 가질 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 동작은, 기준 클럭 신호를 수신하는 것으로 시작될 수 있다(S10). 일례로, 서로 통신 가능하도록 연결되는 다른 반도체 장치로부터 기준 클럭 신호를 수신할 수 있다.
기준 클럭 신호를 수신한 후, 클럭 조정 모드가 시작될 수 있다(S11). 클럭 조정 모드는, 멀티 레벨 신호를 수신하는 센스 앰프들에 입력되는 클럭 신호들 각각의 위상을 개별적으로 조정하기 위한 동작 모드일 수 있다. 클럭 조정 모드가 시작되면, 기준 클럭 신호를 전송한 다른 반도체 장치로부터, 테스트 데이터 패턴을 수신할 수 있다(S12). 일례로, 테스트 데이터 패턴은 PRBS(Pseudo Random Binary Sequence) 패턴일 수 있다.
반도체 장치에 포함되는 클럭 컨트롤러는, 기준 클럭 신호를 이용하여 복수의 클럭 신호들을 생성할 수 있다(S13). 일례로 클럭 컨트롤러는, 기준 클럭 신호를 소정의 초기 지연 시간만큼 지연시켜 복수의 클럭 신호들을 생성할 수 있다. S13 단계에서 복수의 클럭 신호들은 서로 같은 위상을 가질 수 있으며, 센스 앰프들에 입력될 수 있다.
클럭 컨트롤러는, 센스 앰프들 각각의 출력을 테스트 데이터 패턴과 비교할 수 있다(S14). 테스트 데이터 패턴은, 센스 앰프들 각각에 멀티 레벨 신호로 입력되는 데이터일 수 있다. S14 단계의 비교 결과에 기초하여, 클럭 컨트롤러는 센스 앰프들 각각의 출력에 오류가 존재하는지 여부를 판단하고, 그에 따라 클럭 신호들 각각의 위상을 개별적으로 조정할 수 있다(S15).
본 발명의 일 실시예에서는, 센스 앰프의 출력을 테스트 데이터 패턴과 비교하고 오류가 존재하지 않으면, 센스 앰프에 입력되는 클럭 신호의 지연 시간을 의도적으로 증가 또는 감소시키고 다시 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다. 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 때까지 클럭 신호의 지연 시간을 증가 또는 감소시켜 클럭 신호의 임계 지연 시간을 찾을 수 있으며, 임계 지연 시간을 이용하여 센스 앰프에 최적화된 클럭 신호의 지연 시간을 찾고 위상을 조정할 수 있다. 이하, 도 7을 참조하여 더욱 상세히 설명하기로 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 클럭 신호의 위상 조정은, 클럭 신호에 초기 지연 시간이 설정되는 것으로 시작될 수 있다(S20). 앞서 설명한 바와 같이 초기 지연 시간은, 멀티 레벨 수신기에 포함되는 센스 앰프들에 입력되는 클럭 신호들에 공통으로 설정될 수 있다. 초기 지연 시간이 설정된 클럭 신호는 센스 앰프에 입력될 수 있다(S21).
센스 앰프는 클럭 신호에 동기화되어 동작하며, 멀티 레벨 신호와 기준 신호를 비교하여 출력할 수 있다. 클럭 컨트롤러는 센스 앰프의 출력을 테스트 데이터 패턴과 비교하고(S22), 오류가 발생하였는지를 판단할 수 있다(S23). 앞서 설명한 바와 같이, 테스트 데이터 패턴은 멀티 레벨 신호로 센스 앰프에 입력되는 데이터일 수 있다. 따라서, 테스트 데이터 패턴과 센스 앰프의 출력을 비교함으로써, 클럭 신호에 동기화되어 동작하는 센스 앰프가 멀티 레벨 신호를 정확하게 수신하는지 여부를 판단할 수 있다.
S23 단계에서 오류가 발생하지 않은 것으로 판단되면, 클럭 컨트롤러는 클럭 신호의 지연 시간을 의도적으로 증가시킬 수 있다(S24). 이는 클럭 신호의 위상이 늦어지는 것으로 이해될 수 있다. 지연 시간을 증가시킨 클럭 신호는 센스 앰프에 입력되며, 센스 앰프의 출력을 다시 테스트 데이터 패턴과 비교할 수 있다. 클럭 신호의 지연 시간은, 센스 앰프의 출력이 테스트 데이터 패턴과 불일치하여 S23 단계에서 오류가 발생한 것으로 판단될 때까지 증가할 수 있다.
S23 단계에서 오류가 발생한 것으로 판단되면, 클럭 컨트롤러는 클럭 신호의 지연 시간을 제1 임계 지연 시간으로 결정할 수 있다(S25). 클럭 컨트롤러는 클럭 신호의 지연 시간을 감소시킬 수 있다(S26). 이때, 클럭 컨트롤러는 클럭 신호의 지연 시간을 초기 지연 시간으로 다시 설정한 후에, 클럭 신호의 지연 시간을 감소시킬 수 있다.
클럭 컨트롤러는 지연 시간을 감소시킨 클럭 신호를 센스 앰프에 입력하며(S27), 센스 앰프의 출력을 테스트 데이터 패턴과 비교하고(S28), 오류가 발생하였는지를 판단할 수 있다(S29). S29 단계에서 오류가 발생하지 않은 것으로 판단되면, 클럭 컨트롤러는 클럭 신호의 지연 시간을 더 감소시키고(S30), 센스 앰프에 클럭 신호를 입력할 수 있다. 일례로 클럭 컨트롤러는, 센스 앰프의 출력이 테스트 데이터 패턴과 불일치하여 S29 단계에서 오류가 발생한 것으로 판단될 때까지 클럭 신호의 지연 시간을 감소시킬 수 있다.
S29 단계에서 오류가 발생한 것으로 판단되면, 클럭 컨트롤러는 클럭 신호의 지연 시간을 제2 임계 지연 시간으로 결정할 수 있다(S31). 클럭 컨트롤러는 제1 임계 지연 시간과 제2 임계 지연 시간을 이용하여 센스 앰프에 최적화된 클럭 신호의 위상을 결정할 수 있다(S32). 제1 임계 지연 시간과 제2 임계 지연 시간의 차이를 계산하고, 계산 결과를 초기 지연 시간에 합산함으로써 클럭 신호의 최종 지연 시간 및 위상을 결정할 수 있다. 예를 들어, 제1 임계 지연 시간이 제2 임계 지연 시간보다 크면 클럭 신호의 최종 지연 시간이 초기 지연 시간보다 증가할 수 있으며, 제1 임계 지연 시간이 제2 임계 지연 시간보다 작으면 클럭 신호의 최종 지연 시간이 초기 지연 시간보다 감소할 수 있다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
본 발명의 일 실시예에 따른 반도체 장치는 멀티 레벨 신호(MLS)를 수신하는 멀티 레벨 수신기를 포함하며, 앞서 설명한 바와 같이 멀티 레벨 수신기는 멀티 레벨 신호(MLS)를 공통으로 수신하는 복수의 센스 앰프들을 포함할 수 있다. 센스 앰프들 각각은 클럭 신호에 동기화되어 멀티 레벨 신호(MLS)를 기준 신호와 비교하며, 본 발명의 일 실시예에서는 센스 앰프들 각각에 입력되는 클럭 신호의 위상을 개별적으로 조정함으로써 멀티 레벨 수신기의 오동작을 방지할 수 있다. 이하, 도 8 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 클럭 신호 조정 동작을 설명하기로 한다.
먼저 도 8을 참조하면, 멀티 레벨 신호(MLS)는 제1 내지 제4 레벨들(LV1-LV4) 중 하나를 가질 수 있으며, 하나의 데이터 전송 주기(PR) 동안 2비트의 데이터를 전송할 수 있다. 멀티 레벨 신호(MLS)는 제1 클럭 신호(CLK1)에 동기화되어 동작하는 제1 센스 앰프에 입력되며, 제1 클럭 신호(CLK1)는 초기 지연 시간을 갖도록 설정될 수 있다. 멀티 레벨 신호(MLS)는 제1 클럭 신호(CLK1)의 위상을 조정하는 동안 반도체 장치로 테스트 데이터 패턴을 전송하기 위한 신호일 수 있다.
제1 센스 앰프가 제1 클럭 신호(CLK1)에 동기화되어 동작하며 멀티 레벨 신호(MLS)를 기준 신호들(VREF1-VREF3) 중 하나와 비교하면, 클럭 컨트롤러는 제1 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다. 초기 지연 시간이 설정된 제1 클럭 신호(CLK1)에 의해 동작하는 동안, 제1 센스 앰프의 출력은 테스트 데이터 패턴과 일치할 수 있다.
클럭 컨트롤러는 제1 클럭 신호(CLK)의 지연 시간을 제1 지연량(ΔD1)만큼 증가시켜 제1 센스 앰프에 입력할 수 있다. 도 8에 도시한 일 실시예에서는, 지연 시간이 제1 지연량(ΔD1)만큼 증가한 경우에도 제1 센스 앰프의 출력이 테스트 데이터 패턴과 일치할 수 있다. 클럭 컨트롤러는 다시 제1 클럭 신호(CLK1)의 지연 시간을 제2 지연량(ΔD2)만큼 더 지연시켜 제1 센스 앰프에 입력할 수 있다. 제2 지연량(ΔD2)이 더해진 경우에도 제1 클럭 신호(CLK1)의 상승 엣지와 하강 엣지는 멀티 레벨 신호(MLS)의 제1 트랜지션 구간(TP1)과 중첩되지 않으며, 따라서 제1 센스 앰프의 출력은 테스트 데이터 패턴과 일치할 수 있다.
클럭 컨트롤러가 제1 클럭 신호(CLK1)의 지연 시간을 제3 지연량(ΔD3)만큼 더 지연시키면, 제1 클럭 신호(CLK1)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제1 트랜지션 구간(TP1)과 중첩될 수 있다. 따라서, 제1 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 수 있다. 클럭 컨트롤러는, 제1 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 때 제1 클럭 신호(CLK1)의 지연 시간을 제1 임계 지연 시간(ΔTHD1)으로 설정할 수 있다. 일례로, 제1 임계 지연 시간(ΔTHD1)은 제1 내지 제3 지연량(ΔD1-ΔD3)의 합으로 결정될 수 있다. 실시예들에 따라, 제1 임계 지연 시간(ΔTHD1)을 찾기 위한 제1 내지 제3 지연량(ΔD1-ΔD3)은 서로 다르거나, 또는 적어도 일부가 서로 같을 수도 있다.
제1 임계 지연 시간(ΔTHD1)이 결정되면, 클럭 컨트롤러는 제1 클럭 신호(CLK1)의 지연 시간을 다시 초기 지연 시간으로 설정하고, 제1 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 때까지 제1 클럭 신호(CLK1)의 지연 시간을 감소시킬 수 있다. 도 9를 참조하면, 초기 지연 시간을 기준으로 제4 지연량(ΔD4)만큼 제1 클럭 신호(CLK1)의 지연 시간을 감소시키고 제1 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다. 이때, 제1 센스 앰프의 출력은 테스트 데이터 패턴과 일치할 수 있다. 클럭 컨트롤러는 제1 클럭 신호(CLK1)의 지연 시간을 제5 지연량(ΔD5) 및 제6 지연량(ΔD6) 만큼씩 순차적으로 감소시키면서 제1 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다.
제1 클럭 신호(CLK1)의 지연 시간이 제4 내지 제6 지연량(ΔD4-ΔD6)의 합만큼 감소하면, 제1 클럭 신호(CLK1)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제1 트랜지션 구간(TP1)과 중첩되며, 제1 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 수 있다. 클럭 컨트롤러는, 제4 내지 제6 지연량(ΔD4-ΔD6)의 합을 이용하여 제2 임계 지연 시간(ΔTHD2)을 결정할 수 있다.
클럭 컨트롤러는 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)을 이용하여 제1 최종 지연 시간(ΔFD1)을 결정할 수 있다. 일례로 제1 최종 지연 시간(ΔFD1)은 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)의 합으로 결정되며, 제1 클럭 신호(CLK1)의 초기 지연 시간에 제1 최종 지연 시간(ΔFD1)을 더하여 제1 센스 앰프에 최적화된 제1 클럭 신호(CLK1)의 위상이 결정될 수 있다.
도 11 내지 도 13은, 도 8 내지 도 10을 참조하여 설명한 일 실시예와 같은 멀티 레벨 신호(MLS)를 수신하는 제2 센스 앰프에 대한 클럭 신호 조정 동작을 설명하기 위한 도면들일 수 있다. 일례로, 제2 센스 앰프는, 제1 클럭 신호(CLK1)와 다른 제2 클럭 신호(CLK2)에 동기화되어 동작할 수 있다. 또한 제1 센스 앰프와 제2 센스 앰프에 입력되는 멀티 레벨 신호(MLS)는 동일한 데이터를 전송하는 동일한 신호일 수 있다. 반면, 제1 센스 앰프와 제2 센스 앰프 각각에 연결되는 라우팅 배선의 차이, 기생 커패시턴스 등으로 인해, 제2 센스 앰프에 입력되는 멀티 레벨 신호(MLS)는, 제1 센스 앰프에 입력되는 멀티 레벨 신호(MLS)와 다른 제2 트랜지션 구간(TP2)을 가질 수 있다.
먼저 도 11을 참조하면, 클럭 컨트롤러는 제2 클럭 신호(CLK2)의 지연 시간을 증가시키면서 제2 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다. 제2 클럭 신호(CLK2)의 지연 시간이 제1 지연량(ΔD1)만큼 증가하면, 제2 클럭 신호(CLK2)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제2 트랜지션 구간(TP2)과 중첩되지 않을 수 있다. 따라서, 제2 센스 앰프의 출력이 테스트 데이터 패턴과 일치할 수 있으며, 클럭 컨트롤러가 제2 클럭 신호(CLK2)의 지연 시간을 제2 지연량(ΔD2)만큼 더 지연시킬 수 있다.
제2 클럭 신호(CLK2)의 지연 시간이 제2 지연량(ΔD2)만큼 더 지연되면, 제2 클럭 신호(CLK2)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제2 트랜지션 구간(TP2)과 중첩될 수 있다. 따라서, 제2 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 수 있다. 클럭 컨트롤러는, 제1 지연량(ΔD1)과 제2 지연량(ΔD2)의 합을 제1 임계 지연 시간(ΔTHD1)으로 결정할 수 있다.
다음으로 도 12를 참조하면, 클럭 컨트롤러는 제2 클럭 신호(CLK2)의 지연 시간을 감소시키면서 제2 센스 앰프의 출력을 테스트 데이터 패턴과 비교할 수 있다. 제2 클럭 신호(CLK2)의 지연 시간이 제3 지연량(ΔD3)만큼 감소하면, 제2 클럭 신호(CLK2)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제2 트랜지션 구간(TP2)과 중첩되지 않을 수 있다. 따라서, 제2 센스 앰프의 출력이 테스트 데이터 패턴과 일치할 수 있으며, 클럭 컨트롤러는 제2 클럭 신호(CLK2)의 지연 시간을 제4 지연량(ΔD4)만큼 더 감소시킬 수 있다.
제2 클럭 신호(CLK2)의 지연 시간이 제4 지연량(ΔD4)만큼 더 감소하면, 제2 클럭 신호(CLK2)의 상승 엣지 및 하강 엣지가 멀티 레벨 신호(MLS)의 제2 트랜지션 구간(TP2)과 중첩될 수 있다. 따라서, 제2 센스 앰프의 출력이 테스트 데이터 패턴과 일치하지 않을 수 있다. 클럭 컨트롤러는, 제3 지연량(ΔD3)과 제4 지연량(ΔD4)의 합을 제2 임계 지연 시간(ΔTHD2)으로 결정할 수 있다.
클럭 컨트롤러는 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)을 이용하여 제2 최종 지연 시간(ΔFD2)을 결정할 수 있다. 일례로 제2 최종 지연 시간(ΔFD2)은 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)의 합으로 결정되며, 제2 클럭 신호(CLK2)의 초기 지연 시간에 제2 최종 지연 시간(ΔFD2)을 더하여 제2 센스 앰프에 최적화된 제2 클럭 신호(CLK2)의 위상이 결정될 수 있다.
도 11 내지 도 13을 참조하여 설명한 일 실시예에서 지연량들(ΔD1-ΔD4)과 임계 지연 시간들(ΔTHD1, ΔTHD2)은, 도 8 내지 도 10을 참조하여 설명한 일 실시예에서와 다를 수 있다. 따라서, 제1 클럭 신호(CLK1)에 적용되는 제1 최종 지연 시간(ΔFD1)과 제2 클럭 신호(CLK2)에 적용되는 제2 최종 지연 시간(ΔFD2)이 서로 다를 수 있다. 제1 센스 앰프에 최적화된 제1 클럭 신호(CLK1)와 제2 센스 앰프에 최적화된 제2 클럭 신호(CLK2)는 서로 다른 위상을 가질 수 있다. 본 발명의 일 실시예에서는, 센스 앰프들 각각의 전기적 특성 및 센스 앰프들 각각에 멀티 레벨 신호(MLS)를 입력하는 라우팅 경로의 전기적 특성을 고려하여 클럭 신호들의 위상을 개별적으로 조정함으로써, 멀티 레벨 수신기의 동작 성능을 개선할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(200)은, 데이터를 주고받는 컨트롤러(210)와 메모리 장치(220)를 포함할 수 있다. 컨트롤러(210)는 메모리 장치(220)의 동작에 필요한 클럭 신호, 커맨드/어드레스 신호, 및 메모리 장치(220)에 저장하고자 하는 데이터 신호 등을 전송할 수 있다. 메모리 장치(220)는 컨트롤러(210)의 제어에 응답하여 데이터를 기록/삭제하거나 읽어올 수 있으며, 읽어온 데이터를 데이터 신호 형태로 컨트롤러(210)에 전송할 수 있다.
컨트롤러(210)는 데이터 신호를 주고받는 데이터 입출력 회로(211), 커맨드/어드레스 신호를 메모리 장치(220)에 전송하는 커맨드/어드레스 신호 생성 회로(212), 클럭 신호를 메모리 장치(220)에 전송하는 클럭 생성 회로(213), 및 컨트롤러(210)의 전반적인 동작을 제어하는 코어 회로(214) 등을 포함할 수 있다. 메모리 장치(220)는 데이터 신호를 입출력하는 데이터 송수신기(221), 커맨드/어드레스 신호를 수신하는 커맨드/어드레스 신호 수신기(222), 클럭 신호를 수신하는 클럭 수신기(223), 및 메모리 회로(224) 등을 포함할 수 있다. 메모리 회로(224)는 메모리 셀들을 갖는 뱅크를 포함할 수 있다.
컨트롤러(210)와 메모리 장치(220) 사이에서 전송되는 신호들 중 적어도 하나는, 멀티 레벨 신호일 수 있다. 이하, 설명의 편의를 위하여 데이터 신호가 멀티 레벨 신호인 것을 가정하나, 클럭 신호 및/또는 커맨드/어드레스 신호 역시 멀티 레벨 신호일 수 있다. 데이터 신호가 멀티 레벨 신호인 경우, 한 번의 데이터 전송 주기마다 n비트(n은 2 이상의 자연수)의 데이터가 컨트롤러(210)와 메모리 장치(220) 사이에서 전송될 수 있다.
데이터 송수신기(221)는 컨트롤러(210)로부터 수신한 데이터 신호를 복원하여 데이터를 생성할 수 있다. 데이터 송수신기(221)가 복원한 데이터는 메모리 회로(224)에 저장될 수 있다. 일례로 데이터 송수신기(221)는 클럭 수신기(223)가 제공하는 클럭 신호에 동기화되어 컨트롤러(210)가 전송한 데이터 신호를 데이터로 복원할 수 있다. 따라서, 클럭 수신기가 제공하는 클럭 신호의 위상이 정확하게 결정되지 않으면, 데이터를 복원하는 과정에서 오류가 발생할 수 있다.
데이터 신호가 멀티 레벨 신호로 전송되는 경우, 데이터 송수신기(221)는 멀티 레벨 신호를 복수의 기준 신호들과 비교할 수 있다. 데이터 송수신기(221)는 멀티 레벨 신호를 복수의 기준 신호들과 비교하는 복수의 센스 앰프들을 포함할 수 있다. 다만, 센스 앰프들의 전기적 특성, 및 데이터 신호가 센스 앰프들까지 전달되는 라우팅 경로의 길이 등이 센스 앰프들마다 서로 다를 수 있다. 따라서 클럭 신호들의 위상을 일괄적으로 결정할 경우, 센스 앰프들 중 적어도 하나에서 오류가 발생할 수 있다. 본 발명의 일 실시예에서는, 센스 앰프들 각각에 입력되는 클럭 신호의 위상을 개별적으로 제어함으로써, 데이터 송수신기(221)의 동작 오류를 방지할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 반도체 장치를 간단하게 나타낸 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 메모리 장치(300)일 수 있다. 메모리 장치(300)는 메모리 셀들을 갖는 뱅크(301), 로우 디코더(302), 칼럼 디코더(303), 입출력 회로(304) 등을 포함할 수 있다. 로우 디코더(302)와 칼럼 디코더(303)는 뱅크(301)에 포함되는 메모리 셀들 중 적어도 하나를 선택할 수 있으며, 입출력 회로(304)는 선택된 메모리 셀들에 데이터를 기록하거나, 선택된 메모리 셀들에 저장된 데이터를 읽어올 수 있다.
또한 메모리 장치(300)는 핀들(P1-P3)과 연결되는 복수의 회로들을 포함할 수 있다. 일례로, 데이터 핀(P1)에는 수신기(305)와 송신기(306)가 연결되며, 수신기(305)는 외부 컨트롤러로부터 데이터 신호를 수신하고, 송신기(306)는 외부 컨트롤러에 데이터 신호를 전송할 수 있다. 클럭 핀(P2)에는 클럭 버퍼(307) 및 클럭 컨트롤러(308)가 연결될 수 있다. 클럭 버퍼(307) 및 클럭 컨트롤러(308)는 외부 컨트롤러로부터 수신한 기준 클럭을 이용하여, 메모리 장치(300)의 동작에 필요한 클럭 신호를 생성할 수 있다. 커맨드/어드레스 핀(P3)에는 커맨드/어드레스 신호 수신기(309)가 연결될 수 있다.
일례로, 핀들(P1-P3)이 외부 컨트롤러로부터 수신하는 신호들 중 적어도 하나는 멀티 레벨 신호일 수 있다. 예를 들어, 데이터 핀(P1)을 통해 송수신되는 데이터 신호가 멀티 레벨 신호일 수 있다. 수신기(305)는 클럭 컨트롤러(308)가 제공하는 클럭 신호에 동기화되어 멀티 레벨 신호로 수신한 데이터를 복원할 수 있다. 일례로, 수신기(305)는 클럭 신호의 상승 엣지 및 하강 엣지마다 멀티 레벨 신호를 소정의 기준 신호와 비교함으로써 데이터를 복원할 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 도면들이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 멀티 레벨 수신기(410), 클럭 버퍼(420), 및 클럭 컨트롤러(430) 등을 포함할 수 있다. 멀티 레벨 수신기(410)는 멀티 레벨 신호로 전송되는 데이터 신호(DQ)를 수신하는 복수의 센스 앰프들(411-413), 및 센스 앰프들(411-413)의 출력을 복원하는 디코더(414)를 포함할 수 있다. 일 실시예에서, 데이터 신호(DQ)는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호일 수 있으며, 센스 앰프들(411-413)의 개수는 N개(N은 M보다 작은 자연수)일 수 있다. 일례로, 데이터 신호(DQ)의 전송 속도에 따라 M은 2의 제곱수로 정의될 수 있으며, N은 M-1로 정의될 수 있다.
클럭 버퍼(420)는 기준 클럭 신호(CLKREF)를 수신할 수 있으며, 기준 클럭 신호(CLKREF)를 90도, 180도, 270도씩 위상 시프트하여 4개의 서브 클럭 신호들(CLK)을 클럭 컨트롤러(430)에 제공할 수 있다. 다만, 실시예들에 따라, 클럭 버퍼(420)는 복수의 기준 클럭 신호들을 수신할 수도 있다. 일례로 클럭 버퍼(420)는, 제1 기준 클럭 신호 및 제1 기준 클럭 신호의 상보 신호인 제2 기준 클럭 신호를 차동 신호로서 수신할 수도 있다.
클럭 컨트롤러(430)는 N개의 센스 앰프들(111-113)에 입력되는 N개의 클럭 신호들(CLK1-CLK3)을 생성할 수 있다. 일례로, N개의 클럭 신호들(CLK1-CLK3) 각각은 제1 내지 제4 서브 클럭 신호들을 포함하며, 제2 내지 제4 서브 클럭 신호들은 제1 서브 클럭 신호를 기준으로 90도, 180도, 270도 위상 시프트된 클럭 신호들일 수 있다. 다만 실시예들에 따라, 클럭 버퍼(420)가 기준 클럭 신호(CLKREF)를 클럭 컨트롤러(430)에 전달하고, 클럭 컨트롤러(430)가 기준 클럭 신호(CLKREF)를 위상 시프트시켜 복수의 서브 클럭 신호들을 생성할 수도 있다. 또는, 클럭 버퍼(420)가 서로 상보 특성을 갖는 제1 기준 클럭 신호와 제2 기준 클럭 신호를 수신하고, 클럭 컨트롤러(430)가 제1 기준 클럭 신호와 제2 기준 클럭 신호를 이용하여 제1 내지 제4 서브 클럭 신호들을 생성할 수도 있다.
제1 센스 앰프(411)는 제1 클럭 신호(CLK1)에 따라 동작하여 데이터 신호(DQ)를 제1 기준 신호(VREF1)와 비교할 수 있으며, 제2 센스 앰프(412)는 제2 클럭 신호(CLK2)에 따라 동작하여 데이터 신호(DQ)를 제2 기준 신호(VREF2)와 비교할 수 있다. 한편, 제3 센스 앰프(413)는 제3 클럭 신호(CLK3)에 따라 동작하여 데이터 신호(DQ)를 제3 기준 신호(VREF3)와 비교할 수 있다.
센스 앰프들(411-413)에 입력되는 데이터 신호(DQ)는, 데이터 신호(DQ)가 전송되는 경로의, 및 센스 앰프들(411-413) 각각의 전기적 특성 차이로 인해 서로 다른 위상을 갖거나, 또는 서로 다른 트랜지션 구간을 가질 수 있다. 본 발명의 일 실시예에서는, 클럭 컨트롤러(130)가 센스 앰프들(411-413) 각각의 출력을 이용하여 클럭 신호들(CLK1-CLK3) 각각의 위상을 개별적으로 제어할 수 있다. 클럭 컨트롤러(430)는 클럭 신호들(CLK1-CLK3) 각각의 위상을 결정하는 클럭 생성기(431)와, 센스 앰프들(411-413) 각각의 출력을 검출하는 에러 검출기(432) 등을 포함할 수 있다. 일 실시예에서, 클럭 신호들(CLK1-CLK3) 각각의 위상을 개별적으로 제어할 수 있도록, 클럭 생성기(431)는 클럭 신호들(CLK1-CLK3) 각각의 지연 시간을 결정하는 복수의 지연 셀들을 포함할 수 있다. 클럭 생성기(431)는 다중 위상 클럭 생성기일 수 있다.
도 17을 참조하면, 반도체 장치(500)는 복수의 단위 센스 앰프들(501-504), 단위 센스 앰프들(501-504)의 출력을 이용하여 데이터를 생성하는 디코더(505), 클럭 버퍼(506), 클럭 생성기(507), 에러 검출기(508) 등을 포함할 수 있다. 클럭 버퍼(506)는 외부 컨트롤러 등으로부터 기준 클럭 신호(CLKREF)를 수신하고, 기준 클럭 신호(CLKREF)를 위상 시프트하여 생성한 복수의 서브 클럭 신호들(CLK)을 클럭 생성기(507)에 전송할 수 있다.
클럭 생성기(507)는 클럭 버퍼(506)로부터 수신한 복수의 서브 클럭 신호들(CLK)의 위상을 조정하여 단위 센스 앰프들(501-504)에 입력되는 서브 클럭 신호들(CLKS1-CLKS4)을 생성할 수 있다. 클럭 생성기(507)는 에러 검출기(508)가 검출한 단위 센스 앰프들(501-504) 각각의 출력을 참조하여 서브 클럭 신호들(CLKS1-CLKS4) 각각의 위상을 단위 센스 앰프들(501-504)에 맞게 최적화할 수 있다.
에러 검출기(508)는 단위 센스 앰프들(501-504) 각각의 출력에 오류가 존재하는지 여부를 검출할 수 있다. 일례로, 서브 클럭 신호들(CLKS1-CLKS4) 중 적어도 하나의 상승 엣지 및 하강 엣지가 데이터 신호(DQ)의 트랜지션 구간과 중첩되면, 단위 센스 앰프들(501-504) 중 적어도 하나에서 오류가 발생할 수 있다. 오류가 검출되면, 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 조정하는 작업이 실행될 수 있다.
일 실시예에서, 소정의 주기마다, 또는 반도체 장치(500)의 특정 동작 모드에서 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 조정하는 작업이 실행될 수도 있다. 일례로, 반도체 장치(500)가 동적 랜덤 억세스 메모리(DRAM)인 경우, 반도체 장치(500)에서 메모리 셀들에 대한 리프레쉬 동작이 실행되는 동안, 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 조정하는 작업이 실행될 수 있다. 따라서, 별도의 동작 시간 없이, 반도체 장치(500)의 연속적인 동작 중에 서브 클럭 신호들(CLKS1-CLKS4)의 위상이 조정되어 데이터 신호(DQ)를 정확하게 수신할 수 있다.
도 18 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다. 이하, 설명의 편의를 위하여 도 17을 함께 참조하여 반도체 장치(500)의 동작을 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 장치(500)에서 멀티 레벨 신호, 예를 들어 데이터 신호(DQ)를 수신하는 단위 센스 앰프들(501-504)은 서브 클럭 신호들(CLKS1-CLKS4)에 동기화되어 동작할 수 있다. 먼저 도 18을 참조하면, 제2 내지 제4 서브 클럭 신호들(CLKS2-CLKS4)은 제1 서브 클럭 신호(CLKS1)를 90도, 180도, 270도만큼 위상 시프트하여 생성되는 신호들일 수 있다. 따라서, 서브 클럭 신호들(CLKS1-CLKS4) 사이에서는 소정의 지연 시간(td)이 존재할 수 있다.
도 19를 참조하면, 데이터 신호(DQ)는 총 4개의 레벨들(LV1-LV4)을 갖는 4-레벨 펄스 진폭 변조 방식으로 생성되는 신호일 수 있다. 따라서, 반도체 장치(500)는 하나의 데이터 전송 주기(PR) 동안 2개의 데이터 비트들을 수신할 수 있다.
단위 센스 앰프들(501-504)에 입력되는 제1 내지 제4 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 결정하기 위해, 소정의 초기 지연 시간을 갖도록 설정된 서브 클럭 신호들(CLKS1-CLKS4)이 단위 센스 앰프들(501-504)에 입력될 수 있다. 일례로, 제1 서브 클럭 신호(CLKS1)를 90도, 180도, 270도만큼 위상 시프트함으로써, 서브 클럭 신호들(CLKS2-CLKS4)이 생성될 수 있다. 일 실시예에서, 서브 클럭 신호들(CLKS1-CLKS4)의 주기는, 데이터 신호(DQ)의 주기의 2배일 수 있다.
다음으로 도 20을 참조하면, 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 늦춰가며 제1 임계 지연 시간(ΔTHD1)을 찾을 수 있다. 일례로, 클럭 생성기(507)가 서브 클럭 신호들(CLKS1-CLKS4) 각각을 소정의 지연량만큼 지연시키고, 에러 검출기(508)가 단위 센스 앰프들(501-504)의 출력을 검출할 수 있다. 클럭 생성기(507)는 에러 검출기(508)에 의해 단위 센스 앰프들(501-504)의 출력에 에러가 존재하는 것으로 판단될 때까지 서브 클럭 신호들(CLKS1-CLKS4)의 지연 시간을 증가시키면서 제1 임계 지연 시간(ΔTHD1)을 결정할 수 있다.
제1 임계 지연 시간(ΔTHD1)이 결정되면, 제2 임계 지연 시간(ΔTHD2)을 찾을 수 있다. 일례로, 도 21에 도시한 바와 같이, 클럭 생성기(507)가 서브 클럭 신호들(CLKS1-CLKS4) 각각을 소정의 지연량만큼 앞당기고, 에러 검출기(508)가 단위 센스 앰프들(501-504)의 출력을 검출할 수 있다. 클럭 생성기(507)는 에러 검출기(508)에 의해 단위 센스 앰프들(501-504)의 출력에 에러가 존재하는 것으로 판단될 때까지 서브 클럭 신호들(CLKS1-CLKS4)의 위상을 앞당기면서 제2 임계 지연 시간(ΔTHD2)을 결정할 수 있다.
클럭 생성기(507)는 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)을 이용하여 최종 지연 시간(ΔFD)을 결정할 수 있다. 최종 지연 시간(ΔFD)은 제1 임계 지연 시간(ΔTHD1)과 제2 임계 지연 시간(ΔTHD2)의 차이로 결정될 수 있다. 클럭 생성기(507)가 최종 지연 시간(ΔFD)만큼 서브 클럭 신호들(CLKS1-CLKS4) 각각의 위상을 앞당기거나 또는 늦춤으로써, 단위 센스 앰프들(501-504)의 동작 타이밍이 최적화될 수 있다.
도 22에 도시한 바와 같이, 제1 임계 지연 시간(ΔTHD1)이 제2 임계 지연 시간(ΔTHD2)보다 크면 최종 지연 시간(ΔFD)만큼 서브 클럭 신호들(CLKS1-CLKS4) 각각의 위상이 늦춰질 수 있다. 반대로 제1 임계 지연 시간(ΔTHD1)이 제2 임계 지연 시간(ΔTHD2)보다 작으면 최종 지연 시간(ΔFD)만큼 서브 클럭 신호들(CLKS1-CLKS4) 각각의 위상이 앞당겨질 수 있다.
클럭 생성기(507)는 서브 클럭 신호들(CLKS1-CLKS4) 각각의 최종 지연 시간(ΔFD)을 개별적으로 조정할 수 있다. 실시예들에 따라, 서브 클럭 신호들(CLKS1-CLKS4) 중 적어도 일부에서 최종 지연 시간(ΔFD)이 서로 다르게 결정될 수도 있다. 또는, 서브 클럭 신호들(CLKS1-CLKS4) 중 어느 하나, 예를 들어 제1 서브 클럭 신호(CLKS1)의 최종 지연 시간(ΔFD)을 계산하고, 최종 지연 시간(ΔFD)이 반영된 제1 서브 클럭 신호(CLKS1)를 90도, 180도, 270도만큼 지연시켜 제2 내지 제4 서브 클럭 신호들(CLKS2-CLKS4)을 생성할 수도 있다. 도 22에 도시한 바와 같이, 제1 내지 제4 서브 클럭 신호들(CLKS1-CLKS4)을 이용하여 데이터 신호(DQ)를 수신함으로써, 샘플링 시간을 단축시키고 데이터 전송률을 높일 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위해 제공되는 도면이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템은 컨트롤러(600)와 메모리 장치(700)를 포함할 수 있으며, 컨트롤러(600)와 메모리 장치(700)는 복수의 핀들을 통해 서로 신호를 주고받을 수 있다. 일례로, 컨트롤러(600)는 메모리 장치(700)에 커맨드/어드레스 신호, 데이터 신호, 데이터 스트로브 신호, 클럭 신호 등을 전송할 수 있으며, 메모리 장치(700)는 컨트롤러(600)의 제어에 응답하여 읽어온 데이터 신호를 컨트롤러(600)로 출력할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템의 동작은, 컨트롤러(600)가 리프레시 커맨드를 생성하고(S40), 리프레시 커맨드를 메모리 장치(700)에 전송하는 것으로 시작될 수 있다(S41). 일례로 메모리 장치(700)는 휘발성을 갖는 동적 랜덤 억세스 메모리일 수 있으며, 리프레시 커맨드에 응답하여 메모리 셀들의 데이터를 새로고침하는 리프레시 동작을 실행할 수 있다(S42).
메모리 장치(700)에 리프레시 커맨드를 전송한 컨트롤러(600)는 테스트 데이터 패턴을 생성할 수 있다(S43). 테스트 데이터 패턴은 PRBS(Pseudo Random Binary Sequence) 패턴일 수 있으며, 메모리 장치(700)로 전송될 수 있다(S44). 메모리 장치(700)는, 메모리 셀들에 대한 리프레시 동작을 실행하는 동안, 컨트롤러(600)로부터 신호를 받는 수신기의 동작 타이밍을 최적화하기 위한 클럭 조정 동작을 함께 실행할 수 있다.
일례로, 클럭 조정 동작에서는, 컨트롤러(600)로부터 멀티 레벨 신호를 입력받는 핀들에 연결되는 멀티 레벨 수신기가 테스트 데이터 패턴을 수신할 수 있다. 일 실시예에서, 멀티 레벨 수신기는 데이터 신호(DQ) 핀들, 데이터 스트로브 신호(DQS) 핀들, 및 커맨드/어드레스 신호(CA) 핀들 중 적어도 하나에 연결되어 멀티 레벨 신호를 수신할 수 있다. 메모리 장치(700)는 데이터 신호(DQ), 데이터 스트로브 신호(DQS), 및 커맨드/어드레스 신호(CA) 중 적어도 하나를 수신하는 핀을 통해, 테스트 데이터 패턴을 수신할 수 있다. 일 실시예에서, 멀티 레벨 신호는 펄스 진폭 변조 방식으로 생성되는 신호일 수 있다.
멀티 레벨 수신기의 동작 타이밍은, 멀티 레벨 수신기에 클럭 신호를 입력하는 클럭 컨트롤러에 의해 결정될 수 있다. 클럭 컨트롤러는, 멀티 레벨 수신기가 테스트 데이터 패턴을 수신하는 동안, 멀티 레벨 수신기에 입력되는 클럭 신호의 지연 시간을 증가시킬 수 있다(S45). 클럭 신호의 지연 시간이 증가하여 멀티 레벨 수신기의 출력이 테스트 데이터 패턴과 일치하지 않으면, 클럭 컨트롤러는 해당 지연 시간을 제1 임계 지연 시간으로 설정할 수 있다(S46).
다음으로, 클럭 컨트롤러는 멀티 레벨 수신기에 입력되는 클럭 신호의 지연 시간을 감소시킬 수 있다(S47). 클럭 신호의 지연 시간이 감소하여 멀티 레벨 수신기의 출력이 테스트 데이터 패턴과 일치하지 않으면, 클럭 컨트롤러는 해당 지연 시간을 제2 임계 지연 시간으로 설정할 수 있다(S48). 클럭 컨트롤러는 제1 임계 지연 시간과 제2 임계 지연 시간을 이용하여 클럭 신호의 위상을 결정할 수 있으며(S49), 이후 리프레시 동작이 종료될 수 있다(S50). 다만, 실시예들에 따라, 리프레시 동작이 먼저 종료될 수도 있다.
리프레시 동작이 종료되면, 메모리 장치(700)의 멀티 레벨 수신기는, 조정된 위상을 갖는 클럭 신호에 동기화되어 동작할 수 있다. 일례로, 리프레시 동작 동안 테스트 데이터 패턴을 수신한 핀을 통해, 리프레시 동작이 종료된 이후 데이터 신호(DQ), 데이터 스트로브 신호(DQS), 커맨드/어드레스 신호(CA) 중 적어도 하나를 멀티 레벨 신호로 수신하고, 조정된 위상의 클럭 신호가 제공하는 타이밍에 따라 멀티 레벨 신호를 데이터로 디코딩할 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 24에 도시한 일 실시예에 따른 메모리 시스템(1000)은 솔리드 스테이트 드라이버(Solid State Drive, SSD)일 수 있다. 메모리 시스템(1000)은 M.2 표준에 따른 폼팩터를 가질 수 있으며, PCIe(Peripheral Component Interconnect Express) 프로토콜에 따라 외부의 중앙 처리 장치, 시스템-온-칩, 애플리케이션 프로세서 등과 통신할 수 있다.
메모리 시스템(1000)은 시스템 기판(1001), 시스템 기판(1001)에 형성되는 커넥터 핀들(1002)과 부품 소자들(1003), 시스템 기판(1001)에 실장되는 컨트롤러(1010), NAND 메모리(1020), DRAM(1030), 및 PMIC(1040) 등을 포함할 수 있다. 커넥터 핀들(1002)은 메모리 시스템(1000)이 장착되는 컴퓨터 장치, 및/또는 서버 장치의 핀들과 접촉할 수 있다. 부품 소자들(1003)은 메모리 시스템(1000)의 동작에 필요한 저항, 커패시터 등과 같은 수동 소자들을 포함할 수 있다.
컨트롤러(1010)는 컴퓨터 장치 및/또는 서버 장치로부터의 제어 명령에 따라 메모리 시스템(1000)을 제어할 수 있다. 컨트롤러(1010)는 커넥터 핀들(1002)을 통해 수신한 데이터를 NAND 메모리(1020) 및/또는 DRAM(1030)에 저장하거나, NAND 메모리(1020) 및/또는 DRAM(1030)에 저장된 데이터를 읽어와서 컴퓨터 장치 및/또는 서버 장치로 출력할 수 있다. PMIC(1040)는 커넥터 핀들(1002)로 공급받은 전원을 컨트롤러(1010), NAND 메모리(1020), 및 DRMA(1030) 등에 분배할 수 있다.
컨트롤러(1010)는 시스템 기판(1001)에 형성되는 배선들을 통해 NAND 메모리(1020) 및 DRAM(1030)와 연결될 수 있다. 일례로, 컨트롤러(1010)는 펄스 진폭 변조 방식으로 데이터 신호 등을 생성하여 NAND 메모리(1020) 및/또는 DRAM(1030)에 전송할 수 있다. 펄스 진폭 변조 방식의 데이터 신호 등을 수신하는 NAND 메모리(1020) 및/또는 DRAM(1030)의 멀티 레벨 수신기는, 컨트롤러(1010)로부터 수신한 클럭 신호에 동기화하여 동작할 수 있다. 앞서 도 1 내지 도 23을 참조하여 설명한 바와 같이, NAND 메모리(1020) 및/또는 DRAM(1030)은, 멀티 레벨 수신기에 포함되는 센스 앰프들에 입력되는 클럭 신호들 각각의 위상을 개별적으로 조정하는 클럭 컨트롤러를 포함할 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
도 25를 참조하면, 모바일 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM(2500a, 2500b), 플래시 메모리 장치(2600a, 2600b), 입출력 장치(2700a, 2700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(2800)를 포함할 수 있다.
모바일 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(2000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(2000)에서 카메라(2100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(2100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(2800)로 전송할 수 있다.
디스플레이(2200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(2200)는 터치스크린 기능을 제공하여 모바일 시스템(2000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(2200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(2000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(2800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(2200)에 표시하고자 하는 영상 데이터를 디스플레이(2200)로 전송할 수 있다.
오디오 처리부(2300)는 플래시 메모리 장치(2600a, 2600b)에 저장된 오디오 데이터나 모뎀(2400) 또는 입출력 장치(2700a, 2700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(2300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(2400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(2700a, 2700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, 입출력 장치(2700a, 2700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(2800)는 모바일 시스템(2000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(2800)는 플래시 메모리 장치(2600a, 2600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(2200)를 제어할 수 있다. 또한, AP(2800)는 입출력 장치(2700a, 2700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(2800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, SoC)으로 제공될 수 있다. 또한, AP(2800)는 모바일 시스템(2000)에 포함되는 다른 장치들, 예를 들어 DRAM(2500a), 플래시 메모리(2620) 및/또는 메모리 컨트롤러(2610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(2800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(2800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러 및 플래시 메모리 장치(2600a, 2600b)를 제어하기 위한 장치 드라이버가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(2600a, 2600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(2800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(2800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(2820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(2800)와 분리되어 제공될 수도 있으며, Accelerator 블록(2820) 또는 Accelerator 칩에는 DRAM(2500b)이 추가로 연결될 수 있다. Accelerator 블록(2820)은 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(2000)은 복수의 DRAM(2500a, 2500b)을 포함할 수 있다. 일 실시예에서, AP(2800)는 DRAM(2500a, 2500b)을 제어하기 위한 컨트롤러(2810)를 포함할 수 있고, DRAM(2500a)은 AP(2800)와 직접 연결될 수 있다.
AP(2800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(2000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(2800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있다. 또는, AP(2800)는 Accelerator 블록(2820) 또는 AP(2800)와 별도로 마련되는 Accelerator 칩이 DRAM(2500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 25에서는 DRAM(2500a, 2500b)만을 도시하였으나, 모바일 시스템(2000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(2800)나 Accelerator 블록(2820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(2500a, 2500b)이 아닌 다른 메모리들도 모바일 시스템(2000)에 포함될 수 있다. 일례로, 컨트롤러(2810) 및/또는 Accelerator 블록(2820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(2500a, 2500b)은 입출력 장치(2700a, 2700b)나 플래시 메모리 장치(2600a, 2600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)를 가지고 있다. DRAM(2500a, 2500b)은 모바일 시스템(2000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(2500a, 2500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(2500a, 2500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호처리되어 DRAM(2500b) 내에 저장될 수 있으며, Accelerator 블록(2820) 또는 Accelerator 칩은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(2000)은 DRAM(2500a, 2500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(2600a, 2600b)를 포함할 수 있다. 플래시 메모리 장치(2600a, 2600b)는 컨트롤러(2610)와 플래시 메모리(2620)를 포함할 수 있다. 컨트롤러(2610)는 AP(2800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(2620)에 데이터를 기록하거나, 플래시 메모리(2620)에 저장된 데이터를 읽어와서 AP(2800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(2820) 또는 Accelerator 칩은 플래시 메모리 장치(2600a, 2600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로 플래시 메모리 장치(2600a, 2600b)의 내부에 소정의 연산을 실행할 수 있는 연산 로직이 컨트롤러(2610) 내에 구현될 수 있으며, 연산 로직은 플래시 메모리(2620)에 저장된 데이터를 이용하여 AP(2800) 및/또는 Accelerator 블록(2820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일 실시예에서, AP(2800)는 인터페이스(2830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(2600a, 2600b)는 AP(2800)와 직접 연결될 수 있다. 예를 들어, AP(2800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(2600a)는 AP(2800)와 다른 별도의 칩으로 구현될 수 있으며, AP(2800)와 플래시 메모리 장치(2600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(2600a, 2600b)는 커넥션(connection)을 통하여 모바일 시스템(2000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(2600a, 2600b)는 카메라(2100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 입출력 장치(2700a, 2700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
도 25를 참조하여 설명한 모바일 시스템(2000)에 포함되는 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM(2500a, 2500b), 플래시 메모리 장치(2600a, 2600b), 입출력 장치(2700a, 2700b), 및 AP(2800) 중 적어도 일부의 장치들은, 멀티 레벨 신호를 서로 주고받을 수 있다. 일례로, AP(2800)는 다른 구성 요소들 중 적어도 하나와 멀티 레벨 신호를 통해 데이터를 주고받을 수 있다. 멀티 레벨 신호를 통해 데이터를 주고받는 장치들은, 앞서 도 1 내지 도 23을 참조하여 설명한 실시예들 중 적어도 하나를 이용하여, 멀티 레벨 신호를 수신하는 멀티 레벨 수신기의 동작 타이밍을 최적화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 시스템 장치
10: 제1 반도체 장치
20: 제2 반도체 장치
110, 410: 멀티 레벨 수신기
111-113, 411-413: 단위 센스 앰프들
114, 414: 디코더
120, 307, 420: 클럭 버퍼
130, 308, 430: 클럭 컨트롤러
200: 메모리 시스템
210: 컨트롤러
220: 메모리 장치

Claims (20)

  1. M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호 및 기준 신호를 각각 수신하는 N개의 센스 앰프들(N은 M보다 작은 자연수), 및 상기 센스 앰프들의 출력을 복원하는 디코더를 포함하는 멀티 레벨 수신기;
    기준 클럭 신호를 수신하는 클럭 버퍼; 및
    상기 기준 클럭 신호를 이용하여 N개의 클럭 신호들을 생성하고, 상기 N개의 센스 앰프들에 상기 N개의 클럭 신호들을 각각 입력하며, 상기 N개의 센스 앰프들의 출력을 이용하여 상기 N개의 클럭 신호들 각각의 위상을 개별적으로 결정하는 클럭 컨트롤러; 를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 N개의 센스 앰프들은 제1 센스 앰프 및 제2 센스 앰프를 포함하며, 상기 제1 센스 앰프는 제1 기준 신호를 입력받고 상기 제2 센스 앰프는 상기 제1 기준 신호와 다른 제2 기준 신호를 입력받으며,
    상기 N개의 클럭 신호들은 상기 제1 센스 앰프에 입력되는 제1 클럭 신호 및 상기 제2 센스 앰프에 입력되는 제2 클럭 신호를 포함하고, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 다른 위상을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 클럭 컨트롤러는, 상기 N개의 클럭 신호들 각각의 지연 시간을 증가시켜 상기 N개의 클럭 신호들 각각에 대한 제1 임계 지연 시간을 결정하고, 상기 N개의 클럭 신호들 각각의 지연 시간을 감소시켜 상기 N개의 클럭 신호들 각각에 대한 제2 임계 지연 시간을 결정하며,
    상기 N개의 클럭 신호들 각각에 대해, 제1 임계 지연 시간과 상기 제2 임계 지연 시간을 이용하여 위상을 결정하는 반도체 장치.
  4. 제3항에 있어서,
    상기 멀티 레벨 수신기가 외부 컨트롤러로부터 테스트 데이터 패턴을 상기 멀티 레벨 신호로 수신하면, 상기 클럭 컨트롤러는 상기 N개의 클럭 신호들 각각에 대해 위상을 결정하는 반도체 장치.
  5. 제4항에 있어서,
    상기 클럭 컨트롤러는 상기 N개의 클럭 신호들 각각의 지연 시간을 증가시키고 상기 M개의 센스 앰프들의 출력 데이터를 상기 테스트 데이터 패턴과 비교하며, 상기 출력 데이터가 상기 테스트 데이터 패턴과 다를 때의 지연 시간을 상기 제1 임계 지연 시간으로 결정하는 반도체 장치.
  6. 제4항에 있어서,
    상기 클럭 컨트롤러는 상기 N개의 클럭 신호들 각각의 지연 시간을 감소시키고 상기 M개의 센스 앰프들의 출력 데이터를 상기 테스트 데이터 패턴과 비교하며, 상기 출력 데이터가 상기 테스트 데이터 패턴과 다를 때의 지연 시간을 상기 제2 임계 지연 시간으로 결정하는 반도체 장치.
  7. 제3항에 있어서,
    상기 제1 임계 지연 시간은 양의 부호를 갖고 상기 제2 임계 지연 시간은 음의 부호를 가지며,
    상기 제1 임계 지연 시간과 상기 제2 임계 지연 시간의 합으로 상기 지연 시간을 결정하는 반도체 장치.
  8. 제1항에 있어서,
    상기 M은 2의 제곱수이며, 상기 N은 M-1인 반도체 장치.
  9. 제1항에 있어서,
    상기 N개의 센스 앰프들 각각에 입력되는 기준 신호는, 상기 M개의 레벨들과 다른 레벨을 갖는 반도체 장치.
  10. 제1항에 있어서,
    상기 클럭 컨트롤러는, 상기 N개의 클럭 신호들 각각의 위상을 순차적으로 결정하는 반도체 장치.
  11. 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 워드라인들에 연결되는 워드라인 구동 회로;
    상기 비트라인들에 연결되는 읽기/쓰기 회로;
    외부 컨트롤러로부터 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 수신하는 복수의 센스 앰프들, 및 상기 센스 앰프들의 출력을 복원하는 디코더를 포함하는 멀티 레벨 수신기; 및
    복수의 클럭 신호들을 생성하여 상기 센스 앰프들에 각각 입력하며, 상기 메모리 셀들에 대한 리프레시(refresh) 동작 동안 상기 멀티 레벨 수신기가 상기 외부 컨트롤러로부터 테스트 데이터 패턴을 수신하면, 상기 센스 앰프들의 출력을 이용하여 상기 클럭 신호들 각각의 위상을 개별적으로 조정하는 클럭 컨트롤러; 를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 리프레시 동작 동안, 상기 멀티 레벨 수신기는 PRBS(Pseudo Random Binary Sequence) 패턴을 상기 테스트 데이터 패턴으로 수신하는 반도체 장치.
  13. 제11항에 있어서,
    상기 멀티 레벨 신호는 데이터(DQ) 신호, 데이터 스트로브(DQS) 신호, 및 커맨드/어드레스(CA) 신호 중 적어도 하나인 반도체 장치.
  14. 제11항에 있어서,
    상기 센스 앰프들 각각은 복수의 단위 센스 앰프들을 포함하며,
    상기 클럭 신호들 각각은 서로 다른 위상을 갖는 복수의 서브 클럭 신호들을 포함하고,
    상기 단위 센스 앰프들은 상기 서브 클럭 신호들을 각각 입력받는 반도체 장치.
  15. 제14항에 있어서,
    상기 클럭 신호들 각각은 제1 서브 클럭 신호, 및 상기 제1 서브 클럭 신호로부터 90도, 180도, 및 270도 위상 시프트된 제2 내지 제4 서브 클럭 신호들을 포함하는 반도체 장치.
  16. 제11항에 있어서,
    상기 클럭 컨트롤러는, 상기 센스 앰프들의 출력이 상기 테스트 데이터 패턴과 다를 때까지 상기 클럭 신호들 각각의 지연 시간을 증가시켜 상기 클럭 신호들 각각에 대한 제1 임계 지연 시간을 결정하고, 상기 센스 앰프들의 출력이 상기 테스트 데이터 패턴과 다를 때까지 상기 클럭 신호들 각각의 지연 시간을 감소시켜 상기 클럭 신호들 각각에 대한 제2 임계 지연 시간을 결정하며,
    상기 클럭 신호들 각각에 대해, 제1 임계 지연 시간과 상기 제2 임계 지연 시간을 이용하여 위상을 결정하는 반도체 장치.
  17. 제16항에 있어서,
    상기 클럭 신호들 중 적어도 일부는 서로 다른 위상을 갖는 반도체 장치.
  18. 복수의 메모리 셀들을 갖는 메모리 장치; 및
    복수의 핀들을 통해 상기 메모리 장치와 연결되고, 상기 메모리 장치를 제어하는 컨트롤러; 를 포함하며,
    상기 컨트롤러는 상기 복수의 핀들을 통해 데이터 신호, 데이터 스트로브 신호, 및 커맨드/어드레스 신호 중 적어도 하나를 상기 메모리 장치에 전송하며,
    상기 컨트롤러는 상기 메모리 장치에 리프레시 커맨드를 전송하고,
    상기 메모리 장치가 상기 리프레시 커맨드에 응답하여 리프레시 동작을 수행하는 동안, 상기 컨트롤러는 상기 복수의 핀들 중 적어도 하나를 통해 상기 메모리 장치에 테스트 데이터 패턴을 멀티 레벨 신호로 전송하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 메모리 장치는, 상기 복수의 핀들 중에서, 상기 데이터 신호, 상기 데이터 스트로브 신호, 및 상기 커맨드/어드레스 신호 중 적어도 하나를 수신하는 핀을 통해 상기 테스트 데이터 패턴을 수신하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 메모리 장치는, 상기 리프레시 동작 동안 상기 테스트 데이터 패턴을 수신한 핀을 통해, 상기 리프레시 동작 이후 상기 데이터 신호, 상기 데이터 스트로브 신호, 및 상기 커맨드/어드레스 신호 중 적어도 하나를 상기 멀티 레벨 신호로 수신하는 메모리 시스템.


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