CN117095734A - 存储器系统、存储器控制器及操作存储器系统的方法 - Google Patents

Abstract

提供了一种存储器系统、一种操作存储器系统的方法和一种存储器控制器。该存储器系统包括主机系统，其具有存储器控制器，该存储器控制器被配置为生成命令地址信号。该存储器控制器包括：第一比特生成器，其被配置为生成作为多个数据比特的数据信号；第二比特生成器，其被配置为生成具有高逻辑电平或低逻辑电平的命令地址总线反转比特(CABIB)，该高逻辑电平或低逻辑电平是数据信号内具有预定逻辑电平的数据比特的数量的函数；以及奇偶校验比特生成器，其被配置为当数据信号和CABIB内具有高逻辑电平的数据比特的总数是偶数时，将奇偶校验信号设置为第一逻辑电平。该存储系统被配置为响应于从主机系统接收的命令地址信号来写入或读取数据。

Description

存储器系统、存储器控制器及操作存储器系统的方法

相关申请的交叉引用

本申请要求于2022年5月18日提交的韩国专利申请No.10-2022-0061032、以及于2022年9月15日提交的韩国专利申请No.10-2022-0116626的优先权，所述申请的公开内容以引用的方式并入本文。

技术领域

本发明构思涉及一种用于生成命令地址信号的存储器系统、该存储器系统的操作方法和存储器控制器，并且更具体地，涉及一种使用命令地址总线反相(CABI)操作和奇偶校验计算来生成命令地址信号的存储器系统。

背景技术

命令地址信号可包括多个比特。通常，将比特的电平确定为具有逻辑值“0”的低逻辑电平或具有逻辑值“1”的高逻辑电平。随着具有低逻辑电平的比特的数量增加，存储器系统消耗的功率可增加。可替换地，随着具有高逻辑电平的比特的数量增加，存储器系统所消耗的功率可减少。

发明内容

近来，存储器装置已发展到LPDDR5、LPDDR6及LPDDR7代。随着存储器装置的性能改进，在一些情况下，存储器装置所消耗的功率也可增加。具体地，当生成命令地址信号时，随着具有低逻辑电平的比特的数量增加，存储器系统消耗的功率可能增加。

根据本发明构思的实施例，提供了一种存储器系统，该存储器系统包括：其中具有存储器控制器的主机系统，该存储器控制器被配置为生成命令地址信号。该存储器控制器包括：第一比特生成器，其被配置为生成作为多个数据比特的数据信号；第二比特生成器，其被配置为生成具有高逻辑电平或低逻辑电平的命令地址总线反转比特(CABIB)，该高逻辑电平或低逻辑电平是数据信号内的具有预定逻辑电平的数据比特的数量的函数；以及奇偶校验比特生成器，其被配置为当数据信号和CABIB内具有高逻辑电平的比特的总数量是偶数时，将奇偶校验信号设置为第一逻辑电平。还提供了存储系统，其被配置为响应于从主机系统接收的命令地址信号来写入数据或读取数据。存储器控制器被配置为在以下情况时将CABIB设置为高逻辑电平：(i)包括在命令地址信号中的比特的数量“n”是大于1的正整数，以及(i i)在数据信号内具有低逻辑电平的数据比特的数量大于或等于(n/2)-1。

在这些实施例的一些中，存储器控制器被配置为当数据信号和CABIB内具有高逻辑电平的比特的数量是奇数时，将奇偶校验信号的电平设置为低逻辑电平。在一些其它实施例中，存储器控制器被配置为当数据信号和CABIB内具有高逻辑电平的比特的数量是偶数时，将奇偶校验信号的电平设置为高逻辑电平。存储系统还可包括错误检测器，该错误检测器被配置为检测命令地址信号内的错误。特别地，错误检测器可被配置为当命令地址信号内的具有高逻辑电平的比特的数量是奇数时确定在命令地址信号中没有错误。错误检测器还可被配置为在CABB的电平为高逻辑电平时将数据信号内的数据比特反转。

根据另一实施例，一种存储器系统的操作方法包括：由主机系统的存储器控制器生成要被发送到存储器装置的命令地址信号；以及接收命令地址信号，并基于命令地址信号向存储器系统写入数据或从存储器系统读取数据。生成命令地址信号的步骤可包括：生成包括多个数据比特的数据信号；基于包括在多个数据比特中的具有低逻辑电平的信号的数量生成具有高逻辑电平和低逻辑电平之一的命令地址总线反转比特；以及当包括在所述多个数据比特和命令地址总线反转比特中的比特之中的具有高逻辑电平的比特的数量是偶数时，生成用于将奇偶校验信号设置为高逻辑电平的奇偶校验比特。

根据另一实施例，一种存储器控制器，其包括在存储器系统中并控制主机系统的操作以生成命令地址，所述存储器控制器包括：第一比特生成器，其被配置为生成包括多个数据比特的数据信号；第二比特生成器，其被配置为基于包括在多个数据比特中的具有低逻辑电平的数据比特的数量生成具有高逻辑电平和低逻辑电平之一的命令地址总线反转比特；以及奇偶校验比特生成器，其被配置为当包括在多个数据比特和命令地址总线反转比特中的比特之中具有高逻辑电平的比特的数量为偶数时将奇偶校验信号设置为高逻辑电平。

附图说明

从以下结合附图的详细描述中，将更清楚地理解实施例，在附

图中：

图1是根据本发明构思的示例实施例的存储器系统的框图；

图2是根据本发明构思的示例实施例的存储器控制器的框图；

图3是根据本发明构思的示例实施例的存储系统的框图；

图4是根据本发明构思的示例实施例的操作存储器系统的方法的流程图；

图5是示出根据本发明构思的示例实施例的由存储器系统确定奇偶校验比特的处理的流程图；

图6是示出根据本发明构思的示例实施例的在存储器系统的操作方法中数据信号具有18比特的情况的流程图；

图7是示出根据本发明构思的示例实施例的在操作存储器系统的方法中当数据信号具有18比特时确定奇偶比特的处理的流程图；

图8是示出根据本发明构思的示例实施例的由存储系统接收命令地址信号的处理的流程图；

图9示出根据本发明构思的示例实施例的由存储器系统生成的命令地址信号的状态；以及

图10至图12示出可根据本发明构思的示例实施例实现的存储器系统在各种装置中被利用的示例。

具体实施方式

将简要描述本说明书中使用的术语，并将详细描述实施例。

图1是根据本发明构思的示例实施例的存储器系统10的框图。参照图1，根据本发明构思的实施例的存储器系统10包括主机系统100和存储系统200，并响应于主机系统100的命令地址信号执行写入操作或读取操作。此外，如下所述，主机系统100包括存储器控制器110，并且存储系统200包括存储装置210。主机系统100可包括电子装置，诸如计算机、笔记本计算机、智能电话、智能平板、智能电视(TV)和上网本。

此外，主机系统100可基于存储器控制器110的操作来控制存储器系统10。命令地址信号CA可包括用于正常存储器操作(诸如写入数据和读取数据)的命令。此外，根据本发明构思的示例实施例，命令地址信号CA可包括请求存储系统200执行数据的多写入(或过写入)的多写入命令。在一个示例中，存储器控制器110可包括多写入命令生成器，并且多写入命令生成器可生成多写入命令CMD_MWR。

存储器控制器110可根据主机系统100的预设标准生成命令地址信号CA，并访问存储装置210。存储器控制器110可通过使用各种协议与主机通信，并且可使用接口协议(诸如外围组件高速互连(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接小型计算机系统接口(SCSI)(SAS))与主机通信。此外，各种其它接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)以及集成驱动电子设备(IDE))可应用于主机系统100和存储器控制器110之间的协议。

存储系统200从主机系统100接收命令地址信号CA，并响应于接收到的命令地址信号CA执行写入操作或读取操作。这里，存储系统200可包括至少一个存储装置210。根据实施例的存储装置210可包括动态随机存取存储器(DRAM)，诸如双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM和Rambus动态随机存取存储器(RDRAM)。然而，本发明构思的实施例不限于此，并且在一个示例中，存储装置210可包括非易失性存储器，诸如闪速存储器、磁性RAM(MRAM)、铁电RAM(FeRAM或FRAM)、相变RAM(PRAM)和电阻RAM(ReRAM或RRAM)。

这里，存储装置210可包括多个存储体，该多个存储体包括连接到多条字线和多条位线的多个存储器单元以及连接到至少一条冗余字线和位线的多个冗余存储器单元。根据实施例，存储装置210可包括多个存储体，该多个存储体包括连接到多条字线和多条位线的多个存储器单元以及连接到字线和至少一条位线的多个冗余存储器单元。

图2是根据本发明构思的示例实施例的存储器控制器110的框图。参照图2，存储器控制器110可包括生成数据比特的第一比特生成器111、生成命令地址总线反转比特(CABIB)的第二比特生成器112、以及奇偶校验比特生成器113。第一比特生成器111生成数据比特。数据比特是指包括要由主机系统100传送到存储系统200的信息的数据比特。这里，可生成多个数据比特。例如，当包括在命令地址信号CA中的比特的数量是n时，可生成n-2个数据比特。例如，当命令地址信号CA中包括的比特的总数是20时，数据比特的数量可以是18，此外，数据比特中的每一个可具有低逻辑电平或高逻辑电平的状态。这里，低逻辑电平指示数据比特的逻辑值为“0”的状态，高逻辑电平指示数据比特的逻辑值为“1”的状态。

第二比特生成器112生成命令地址总线反转比特。命令地址总线反转比特被包括在命令地址信号CA中以减少由存储器系统10消耗的功率。这里，命令地址总线反转比特的状态可基于数据比特中具有低逻辑电平的比特的数量来确定。例如，当命令地址信号CA中包括的比特的数量是n并且数据比特中包括的比特之中处于低逻辑电平的比特的数量大于或等于(n/2)-1时，命令地址总线反转比特的状态可被设置为高逻辑电平。此外，当命令地址信号CA中包括的比特的数量是n并且数据比特中包括的比特之中处于低逻辑电平的比特的数量小于(n/2)-1时，命令地址总线反转比特的状态可被设置为低逻辑电平。当命令地址总线反转比特的状态被设置为高逻辑电平时，数据比特之中处于低逻辑电平的比特被反转，从而使得命令地址信号CA中包括的数据比特之中处于低逻辑电平的比特的数量被减少到小于或等于命令地址信号CA中包括的比特的总数的一半，并且因此，可减少存储器系统10消耗的功率。

此外，第二比特生成器112可通过将数据比特或者其中处于低逻辑电平的比特被反转的数据比特与命令地址总线反转比特组合来生成第一信号。可基于第一信号生成奇偶校验比特。将参照图5详细描述生成奇偶信号的处理。

奇偶校验比特生成器113可基于数据比特和命令地址总线反转比特生成奇偶校验比特。奇偶校验比特指示被添加以检查在命令地址信号CA的传输期间是否发生错误的比特。奇偶校验比特的状态可被设置，使得包括在命令地址信号CA中的比特之中具有高逻辑电平的比特的数量是奇数。例如，当包括在数据比特和命令地址总线反转比特(即第一信号)中的比特之中具有高逻辑电平的比特的数量是奇数时，奇偶校验比特生成器113可将奇偶校验信号的电平设置为低逻辑电平。此外，当在数据比特和命令地址总线反转比特(即第一信号)中包括的比特之中具有高逻辑电平的比特的数量是偶数时，奇偶校验比特生成器113可将奇偶校验信号的电平设置为高逻辑电平。

当命令地址信号CA中包括的比特之中具有高逻辑电平的比特被设置为奇数时，命令地址信号CA被配置为使得命令地址信号CA中包括的比特之中具有高逻辑电平的比特的数量大于具有低逻辑电平的比特的数量。当命令地址信号CA被配置为使得命令地址信号CA中包括的比特之中具有高逻辑电平的比特的数量大于具有低逻辑电平的比特的数量时，存在减少存储器系统10消耗的功率的效果。

图3是根据本发明构思的示例实施例的存储系统200的框图。参照图3，根据本实施例的存储系统200可包括存储装置210和错误检测器220，并且错误检测器220确定命令地址信号CA中是否存在错误，并且可对数据比特执行比特反转操作。

如上所述，根据实施例的存储装置210可包括DRAM，诸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM和RDRAM。然而，本发明构思的实施例不限于此，并且在一个示例中，存储装置210可包括非易失性存储器，诸如闪速存储器、MRAM、FeRAM、PRAM和ReRAM。

错误检测器220可检测由存储系统200接收的命令地址信号CA中的错误。例如，当包括在命令地址信号CA中的高逻辑电平比特的数量是奇数时，错误检测器220确定命令地址信号CA没有错误，并根据命令地址信号CA的信息执行写入操作或读取操作。这里，当包括在命令地址信号CA中的命令地址总线反转比特的电平为高逻辑电平时，错误检测器220将数据比特反转，并将命令地址信号CA发送到存储装置210。然后，一旦数据比特被反转，命令地址信号CA就被配置为使得具有逻辑值“1”的比特的数量大于具有逻辑值“0”的比特的数量。当命令地址信号CA被配置为使得具有逻辑值“1”的比特的数量大于具有逻辑值“0”的比特的数量时，存在减少存储器系统10消耗的功率的效果。相反，当包括在命令地址信号CA中的处于高逻辑电平的比特的数量是偶数时，错误检测器220确定在命令地址信号CA中存在错误，并且可不根据命令地址信号CA的信息执行写入操作或读取操作。

图4是根据本发明构思的示例实施例的存储器系统10的操作方法的流程图。参照图4，根据本实施例的存储器系统10的操作方法从通过使用主机系统100生成命令地址信号CA开始(S110)。当命令地址信号CA被生成时，存储器控制器110可在命令地址信号CA中包括的数据比特之中确定具有低逻辑电平的比特(S120)。也就是说，存储器控制器110可在命令地址信号CA中包括的数据比特之中确定具有逻辑值“0”的比特。当在命令地址信号CA中包括的数据比特中确定具有低逻辑电平的比特时，存储器控制器110可确定数据比特中包括的比特之中具有低逻辑电平的比特的数量是否大于或等于(n/2)-1(S130)。这里，n表示包括在命令地址信号CA中的比特的总数，并且包括在命令地址信号CA中的数据比特的数量可以总共是n-2。

当确定包括在数据比特中的比特之中具有低逻辑电平的比特的数量大于或等于(n/2)-1时(S 130中的是)，存储器控制器110可将命令地址总线反转比特的状态设置为高逻辑电平(S140)。当命令地址总线反转比特的状态被设置为高逻辑电平时，可减少命令地址信号CA中具有低逻辑电平的比特的数量，并且因此，可减少存储器系统10消耗的功率。然而，当确定包括在数据比特中的比特之中具有低逻辑电平的比特的数量小于(n/2)-1时(S130中的否)，存储器控制器110可将命令地址总线反转的状态设置为低逻辑电平(S150)。

图5是示出根据本发明构思的示例实施例的由存储器系统10确定奇偶校验比特的处理的流程图。参照图5，根据本实施例的存储器控制器110可确定包括在数据比特和命令地址总线反转比特中的信号的电平(S210)。这里，通过将数据比特与命令地址总线反转比特组合而获得的信号可被称为第一信号。此外，确定信号的电平可包括确定包括在第一信号中的比特是具有低逻辑电平还是具有高逻辑电平。

例如，存储器控制器110可确定在包括在数据比特和命令地址总线反转比特(即第一信号)中的比特之中具有高逻辑电平的比特的数量是否是奇数(S220)。当确定包括在数据比特和命令地址总线反转比特中的比特之中的具有高逻辑电平的比特的数量是奇数时(S220中的是)，存储器控制器110可将奇偶校验比特的电平设置为低逻辑电平(S230)。当包括在数据比特和命令地址总线反转比特中的比特之中的具有高逻辑电平的比特的数量是奇数并且奇偶校验比特被设置为低逻辑电平时，命令地址信号CA中的具有低逻辑电平的比特的数量可被保持为奇数，并且因此，命令地址信号CA中的具有低逻辑电平的比特的数量可被保持为小于或等于(n/2)-1。这里，n表示包括在命令地址信号CA中的比特的数量。

然而，当确定包括在数据比特和命令地址总线反转比特(即第一信号)中的比特之中具有高逻辑电平的比特的数量不是奇数时(S220中的否)，存储器控制器110可将奇偶校验信号的电平设置为高逻辑电平(S240)。当包括在数据比特和命令地址总线反转比特中的比特之中的具有高逻辑电平的比特的数量不是奇数并且奇偶校验比特被设置为高逻辑电平时，存储器控制器110可将命令地址信号CA中的具有低逻辑电平的比特的数量保持为奇数，并且因此，命令地址信号CA中的具有低逻辑电平的比特的数量可保持为小于或等于(n/2)-1。这里，n表示包括在命令地址信号CA中的比特的数量。

图6是示出根据本发明构思的示例实施例的在存储器系统10的操作方法中数据信号具有18比特的情况的流程图。参照图6，根据本实施例的存储器系统10的操作方法以与参照图4描述的方法相同的方式从通过使用主机系统100生成命令地址信号CA开始(S310)。

当命令地址信号CA被生成时，存储器控制器110可在命令地址信号CA中包括的数据比特之中确定具有低逻辑电平的比特(S320)。也就是说，存储器控制器110可在命令地址信号CA中包括的数据比特之中确定具有逻辑值“0”的比特。并且，当确定了命令地址信号CA中包括的数据比特之中具有低逻辑电平的比特时，存储器控制器110确定数据比特中包括的比特之中具有低逻辑电平的比特的数量是否大于或等于9(S330)。这里，包括在命令地址信号CA中的比特的总数可以是20，并且包括在命令地址信号CA中的数据比特的总数可以是18。

当确定数据比特中包括的比特之中具有低逻辑电平的比特的数量大于或等于9时(S330中的是)，存储器控制器110将命令地址总线反转比特的状态设置为高逻辑电平(S340)。当命令地址总线反转比特的状态被设置为高逻辑电平时，命令地址信号CA中具有低逻辑电平的比特的数量可减少到9或更少，并且因此，可减少存储器系统10消耗的功率。然而，当确定包括在数据比特中的比特之中具有低逻辑电平的比特的数量小于9时(S330中的否)，存储器控制器110将命令地址总线反转比特的状态设置为低逻辑电平(S350)。

当确定命令地址总线反转比特的状态时，存储器控制器110可将数据比特与命令地址总线反转比特组合(S360)。这里，通过将数据比特与命令地址总线反转比特组合而获得的信号可被称为第一信号。

图7是示出根据本发明构思的示例实施例的在存储器系统10的操作方法中当数据信号具有18比特时确定奇偶比特的处理的流程图。参照图7，存储器控制器110可生成通过将数据比特与命令地址总线反转比特组合而获得的第一信号(S410)。这里，第一信号可由图6的处理生成。此外，第一信号中具有低逻辑电平的比特的数量可小于或等于9。

存储器控制器110可确定第一信号中具有高逻辑电平的比特的数量是否是偶数(S420)。并且，一旦确定第一信号中具有高逻辑电平的比特的数量是偶数(S420中的是)，则存储器控制器110将奇偶校验比特的状态设置为高逻辑电平(S430)。也就是说，当确定第一信号中具有高逻辑电平的比特的数量是偶数时，存储器控制器110可将奇偶校验比特的逻辑值设置为“1”。然而，当确定第一信号中具有高逻辑电平的比特的数量不是偶数时(S420中的否)，存储器控制器110将奇偶校验比特的状态设置为低逻辑电平(S440)。也就是说，当确定第一信号中具有高逻辑电平的比特的数量不是偶数时，存储器控制器110可将奇偶校验比特的逻辑值确定为“0”。

当确定了奇偶校验比特的状态时，存储器控制器110生成通过将第一信号和奇偶校验比特组合而获得的第二信号(S450)。这里，第二信号可包括命令地址信号CA。

当第二信号被生成时，存储器控制器110将第二信号发送到存储系统200(S460)。第二信号可包括针对存储系统200的数据写入命令或数据读取命令，但不限于此，并且可包括可由主机系统从存储器系统传送到存储装置的各种类型的信息。

图8是示出根据本发明构思的示例实施例的由存储系统200接收命令地址信号CA的处理的流程图。参照图8，根据本实施例的存储系统200接收第二信号(S510)。这里，第二信号可包括命令地址信号CA。

当接收到第二信号时，存储系统200的错误检测器220确定在第二信号中包括的比特之中具有高逻辑电平的比特的数量是否是奇数(S520)。也就是说，错误检测器220可确定在第二信号中包括的比特之中具有逻辑值“1”的比特的数量是否是奇数。

当确定包括在第二信号中的具有高逻辑电平的比特的数量是奇数时(S520中的是)，错误检测器220确定包括在命令地址信号CA中的命令地址总线反转比特是否具有高逻辑电平(S530)。也就是说，错误检测器220可确定命令地址总线反转比特的逻辑值是否为“1”。然而，当确定包括在第二信号中的具有高逻辑电平的比特的数量不是奇数时(S520中的否)，错误检测器220确定在第二信号中存在错误(S540)。当确定在第二信号中存在错误时，错误检测器220可不将命令地址信号CA发送到存储装置210。

当确定包括在第二信号中的具有高逻辑电平的比特的数量是奇数并且包括在命令地址信号CA中的命令地址总线反转比特具有高逻辑电平时(S530中的是)，错误检测器220反转命令地址信号CA中的数据比特(S550)。

当数据比特被反转时，可将包括在命令地址信号CA中的数据输入到存储装置210(S560)。然而，当包括在第二信号中的具有高逻辑电平的比特的数量是奇数(S520中的是)并且包括在命令地址信号CA中的命令地址总线反转比特具有低逻辑电平时(S530中的否)，错误检测器220可将命令地址信号CA中的数据比特直接输入到存储装置210，而不反转数据比特。

图9示出根据本发明构思的示例实施例的由存储器系统10生成的命令地址信号的状态。参照图9，命令地址总线反转比特CABIB和奇偶校验比特PAR可具有低逻辑电平L或高逻辑电平H。此外，数据比特可各自具有低逻辑电平L或高逻辑电平H，并且根据本实施例，具有低逻辑电平的数据比特D0的数量和具有高逻辑电平的数据比特D1的数量的总和可以是18。此外，可通过将数据比特D0和D1、命令地址总线反转比特CABIB和奇偶校验比特PAR相互组合来生成命令地址信号CA，并且可控制命令地址信号CA中包括的具有低逻辑电平的比特的总数“0的总数”以便不超过阈值。然而，数据比特的数量不限于此，并且可根据各种实施例而被设置为不同。

根据本实施例，当数据比特之中具有低逻辑电平的比特的数量为0并且数据比特中具有高逻辑电平的比特的数量为18时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为1。

此外，当数据比特中的1个比特具有低逻辑电平并且数据比特中的17个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为3。并且，当数据比特中的2个比特具有低逻辑电平并且数据比特中的个16比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为3。

此外，当数据比特中的3个比特具有低逻辑电平并且数据比特中的15个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为5。并且，当数据比特中的4个比特具有低逻辑电平并且数据比特中的14个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为5。当数据比特中的5个比特具有低逻辑电平并且数据比特中的13个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为7。并且，当数据比特中的6个比特具有低逻辑电平并且数据比特中的12个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为7。当数据比特中的7个比特具有低逻辑电平并且数据比特中的11个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为9。当数据比特中的8个比特具有低逻辑电平并且数据比特中的10个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为低逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为9。

接下来，当数据比特中的9个比特具有低逻辑电平并且数据比特中的9个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为9。接下来，当数据比特中的8个比特具有低逻辑电平并且数据比特中的10个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为9。接下来，当数据比特中的7个比特具有低逻辑电平并且数据比特中的11个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为7。此外，当数据比特中的6个比特具有低逻辑电平并且数据比特中的12个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为7。

此外，当数据比特中的5个比特具有低逻辑电平并且数据比特中的13个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为5。并且，当数据比特中的4个比特具有低逻辑电平并且数据比特中的14个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为5。当数据比特中的3个比特具有低逻辑电平并且数据比特中的15个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为3。当数据比特中的2个比特具有低逻辑电平并且数据比特中的16个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为3。

接下来，当数据比特中的1个比特具有低逻辑电平并且数据比特中的17个比特具有高逻辑电平时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为高逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为1。最后，当数据比特之中具有低逻辑电平的比特的数量是0并且数据比特之中具有高逻辑电平的比特的数量是18时，命令地址总线反转比特CABIB可被设置为高逻辑电平，并且奇偶校验比特PAR可被设置为低逻辑电平。结果，命令地址信号CA中具有低逻辑电平的比特的数量可被设置为1。

当根据本实施例的命令地址信号CA中包括的比特的数量是20并且数据比特的数量是18时，并且当基于数据比特中包括的具有低逻辑电平的比特的数量设置命令地址总线反转比特的状态和奇偶校验比特的状态时，命令地址信号CA中包括的比特之中具有低逻辑电平的比特的数量可保持为9或更少。也就是说，当生成命令地址信号CA时，根据本实施例的存储器系统10可将具有低逻辑电平的比特的数量限制为最大(n/2)-1，并且因此，可减少存储器系统10消耗的功率。这里，命令地址信号CA中包括的比特的数量不限于20，并且数据比特的数量也不限于18。

图10至图12示出可根据本发明构思的示例实施例实现的存储器系统在各种装置中被利用的示例。图10是示出应用了根据示例实施例的存储器装置的系统1000的框图。参照图10，系统1000可包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM1500a和1500b、闪速存储器1600a和1600b、I/O装置1700a和1700b、以及应用处理器(在下文中，称为“AP”)1800。系统1000可包括膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、保健装置或物联网(IoT)装置。此外，系统1000可包括服务器或PC。

相机1100可在用户的控制下捕获静止图像或运动图像，并且可存储捕获的图像和图像数据，或者可将捕获的图像和图像数据发送到显示器1200。音频处理器1300可处理包括在闪速存储器装置1600a和1600b中的音频数据或网络的内容。调制解调器1400可调制和发送用于发送或接收有线或无线数据的信号，并且可解调有线或无线数据以在接收部分处从该有线或无线数据恢复原始信号。I/O装置1700a和1700b可包括提供数字输入和/或输出功能的装置，诸如USB存储部、数字相机、安全数字(SD)卡、数字通用盘(DVD)、网络适配器和触摸屏。

AP 1800可控制系统1000的所有操作。AP 1800可控制显示器1200在显示器1200上显示存储在闪速存储器1600a和1600b中的一些内容。当通过I/O装置1700a和1700b接收到用户输入时，AP 1800可执行与用户输入对应的控制操作。AP 1800可包括作为用于人工智能(AI)数据计算的专用电路的加速器块，或者可包括独立于AP 1800的加速器芯片1820。DRAM 1500b可附加地安装在加速器块或加速器芯片1820中。加速器是专用于执行AP 1800的特定功能的功能块，并且可包括作为专用于处理图形数据的功能块的图形处理单元(GPU)、作为专用于AI计算和推理的块的神经处理单元(NPU)、以及作为专用于数据传输的块的数据处理单元(DPU)。

系统1000可包括多个DRAM 1500a和1500b。AP 1800可通过符合联合电子设备工程委员会(JEDEC)标准的命令和模式寄存器组(MRS)来控制DRAM 1500a和1500b，或者通过设置DRAM接口规则以使用公司特定的功能(诸如低电压、高速和可靠性)以及循环冗余校验(CRC)/纠错码(ECC)功能来执行通信。例如，AP 1800可通过符合JEDEC标准的接口(诸如LPDDR4和LPDDR5)与DRAM 1500a通信，并且加速器块或加速器芯片1820可通过设置新的DRAM接口协议来执行通信，以针对具有比DRAM 1500a更高带宽的加速器控制DRAM 1500b。

图10仅示出DRAM 1500a和1500b，但是不限于此，并且只要满足AP 1800或加速器芯片1820的带宽、响应速度和电压条件，就可使用任何存储器装置，诸如PRAM、静态RAM(SRAM)、MRAM、RRAM、FRAM或混合RAM。DRAM 1500a和1500b可具有比I/O装置1700a和1700b或闪速存储器1600a和1600b的延迟和带宽相对小的延迟和带宽。DRAM 1500a和1500b可在系统1000通电时被初始化，并且可在操作系统和应用数据被加载到其中时用作操作系统和应用数据的临时存储位置，或者可用作各种软件代码的执行空间。

DRAM 1500a和1500b可执行加、减、乘和除、向量运算、地址运算或快速傅立叶变换(FFT)运算的计算。此外，DRAM 1500a和1500b可执行用于推断的功能。这里，可使用人工神经网络通过深度学习算法来执行推断。深度学习算法可包括通过各种数据段学习模型的训练步骤和利用经过学习的模型识别数据的推断步骤。在一个示例中，由用户通过相机1100捕获的图像经过信号处理并被存储在DRAM 1500b中，并且加速器块或加速器芯片1820可执行AI数据运算，该AI数据运算通过使用存储在DRAM 1500b中的数据和要在推断中使用的功能来识别数据。

系统1000可包括多个存储部，每个存储部具有比DRAM 1500a和1500b的容量更大的容量，或者系统1000可包括多个闪速存储器1600a和1600b。加速器块或加速器芯片1820可通过使用闪速存储器1600a和1600b执行训练步骤和AI数据运算。在一个示例中，闪速存储器1600a和1600b可通过使用包括在存储器控制器1610中的算术单元来更有效地执行由AP 1800和/或加速器芯片1820执行的训练步骤和推断AI数据运算。闪速存储器1600a和1600b可存储由相机1100拍摄的照片或通过数据网络发送的数据。例如，闪速存储器1600a和1600b可存储增强现实/虚拟现实、以及高清(HD)或超高清(UHD)内容。

图11是示出当根据本发明构思的实施例的存储器系统被实现为服务器系统时的网络系统的框图。参照图11，网络系统4000可包括服务器系统4100和通过网络4200彼此通信的多个终端4300、4400、4500、…。服务器系统4100可包括服务器4110和作为存储系统的固态驱动器(SSD)4120。服务器4110可执行上述实施例中的主机系统的功能。

服务器4110可处理从连接到网络4200的多个终端4300、4400、4500、…发送的请求。在一个示例中，服务器4110可将从多个终端4300、4400、4500、…提供的数据存储在SSD4120中。此外，在SSD 4120中存储数据时，可将数据存储在SSD 4120中，以管理SSD 4120，并且根据上述实施例，服务器4110可请求将用于数据存储的块分配给SSD 4120，分配SSD4120存储数据的块，并对分配的块执行坏块确定和管理操作，并且可对其应用错误恢复技术，以提高数据可靠性。

图12是示出根据本发明构思的示例实施例的存储器系统的应用示例的示图。参照图12，图12的系统1000基本上可以是移动系统，诸如移动电话、智能电话、平板PC、可穿戴装置、保健装置或IoT装置。然而，图12的系统1000不限于移动系统，并且可以是汽车装置等，诸如个人计算机、膝上型计算机、服务器、媒体播放器或导航仪。如图所示，系统1000可包括主处理器1100、存储器1200a和1200b、以及存储装置1300a和1300b，并且附加地包括图像捕获装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、供电装置1470和连接接口1480中的至少一个。

主处理器1100可控制系统1000的所有操作，并且更具体地，可控制包括在系统1000中的其它组件的操作。主处理器1100可实现为通用处理器、专用处理器或AP。主处理器1100可包括一个或多个CPU内核1110，并且还可包括用于控制存储器1200a和1200b和/或存储装置1300a和1300b的控制器1120。根据实施例，主处理器1100还可包括作为用于高速数据运算(诸如AI数据运算)的专用电路的加速器块1130。加速器块1130可包括GPU、NPU、DPU等，并且可被实现为物理地独立于主处理器1100的其它组件的单独芯片。

存储器1200a和1200b可用作系统1000的主存储器装置，并且可各自包括易失性存储器(诸如SRAM和/或DRAM)，但是还可包括非易失性存储器(诸如闪速存储器、PRAM和/或RRAM)。存储器1200a和1200b也可包括在与主处理器1100相同的封装件中。

存储装置1300a和1300b可用作不管是否被供电都存储数据的非易失性存储装置，并且与存储器1200a和1200b相比可具有相对大的存储容量。存储装置1300a和1300b可分别包括存储控制器1310a和1310b以及在存储控制器1310a和1310b的控制下存储数据的非易失性存储器(NVM)1320a和1320b。非易失性存储器1320a和1320b可包括NAND闪速存储器，但是还可包括其它类型的非易失性存储器(诸如PRAM和/或RRAM)。

存储装置1300a和1300b也可通过与主处理器1100物理地分离而被包括在系统1000中，或者也可被包括在与主处理器1100相同的封装件中。此外，存储装置1300a和1300b中的每一个还可通过具有诸如存储卡的形状来通过接口(诸如将在下文描述的连接接口1480)可拆卸地耦接到系统1000的另一组件。存储装置1300a和1300b可以是应用了诸如通用闪存(UFS)协议的标准协议的装置。例如，存储装置1300a和1300b可对应于UFS卡。

图像捕获装置1410可捕获静止图像或运动图像，并且可包括相机、摄像机和/或网络摄像头。用户输入装置1420可接收来自系统1000的用户的各种类型的数据输入，并且可包括触摸板、小键盘、鼠标、麦克风等。传感器1430可检测可从系统1000的外部获取的各种类型的物理量，并将检测到的物理量转换成电信号。传感器1430可包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器、陀螺仪等。通信装置1440可根据各种通信协议向系统1000外部的其它装置发送信号和从系统1000外部的其它装置接收信号。通信装置1440可包括天线、收发器、调制解调器等。显示器1450和扬声器1460可用作分别向系统1000的用户输出视觉信息和听觉信息的输出装置。供电装置1470可适当地转换从包括在系统1000中的电池(未示出)和/或外部电源供应的电力，以将电力供应给系统1000的组件。连接接口1480可提供系统1000和连接到系统1000以与系统1000交换数据的外部装置之间的连接。连接接口1480可被实施为各种接口类型，诸如ATA、SATA、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCIe、快速NVM(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)和压缩闪存(CF)卡。

尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。因此，本实施例不意图限制本说明书中描述的技术思想，并且本发明构思的技术思想的范围不受本实施例限制。根据本实施例的发明构思的保护范围应当根据所附权利要求来解释，并且在等同范围内的所有技术思想应当被解释为包括在本发明构思的范围内。

Claims (20)

1.一种存储器系统，包括：

主机系统，其包括被配置为生成命令地址信号的存储器控制器，所述存储器控制器包括：

第一比特生成器，其被配置为生成作为多个数据比特的数据信号；

第二比特生成器，其被配置为生成具有高逻辑电平或低逻辑电平的命令地址总线反转比特，所述高逻辑电平或所述低逻辑电平是所述数据信号内的具有预定逻辑电平的数据比特的数量的函数；以及

奇偶校验比特生成器，其被配置为当所述数据信号和所述命令地址总线反转比特内具有高逻辑电平的比特的总数量是偶数时，将奇偶校验信号设置为第一逻辑电平；以及

存储系统，其被配置为响应于从所述主机系统接收的所述命令地址信号写入数据或读取数据。

2.如权利要求1所述的存储器系统，其中，所述存储器控制器被配置为在以下情况时将所述命令地址总线反转比特设置为高逻辑电平：(i)包括在所述命令地址信号中的比特的数量“n”是大于1的正整数，以及(ii)在所述数据信号内具有低逻辑电平的数据比特的数量大于或等于(n/2)-1。

3.如权利要求1所述的存储器系统，其中，所述存储器控制器被配置为当所述数据信号和所述命令地址总线反转比特内具有高逻辑电平的比特的数量是奇数时，将所述奇偶校验信号的电平设置为低逻辑电平。

4.如权利要求1所述的存储器系统，其中，所述存储器控制器被配置为当所述数据信号和所述命令地址总线反转比特内具有高逻辑电平的比特的数量是偶数时，将所述奇偶校验信号的电平设置为高逻辑电平。

5.如权利要求1所述的存储器系统，其中，所述存储系统包括错误检测器，所述错误检测器被配置为检测所述命令地址信号内的错误；并且其中，所述错误检测器被配置为当所述命令地址信号内具有高逻辑电平的比特的数量是奇数时确定所述命令地址信号中没有错误。

6.如权利要求5所述的存储器系统，其中，所述错误检测器被配置为在所述命令地址总线反转比特的电平为高逻辑电平时将所述数据信号内的数据比特反转。

7.如权利要求1所述的存储器系统，其中，当所述数据信号内的数据比特的数量是18时，当所述数据信号内具有低逻辑电平的数据比特的数量小于9时，所述存储器控制器将所述命令地址总线反转比特的电平设置为低逻辑电平。

8.如权利要求7所述的存储器系统，其中，所述存储器控制器被配置为维持所述多个数据比特的电平。

9.如权利要求1所述的存储器系统，其中，当所述数据信号内的数据比特的数量是18时，当所述数据信号内具有低逻辑电平的数据比特的数量大于或等于9时，所述存储器控制器将所述命令地址总线反转比特的电平设置为高逻辑电平。

10.如权利要求9所述的存储器系统，其中，所述存储器控制器被配置为将所述多个数据比特的电平反转。

11.一种操作存储器系统的方法，包括：

由存储器控制器生成要被发送到存储器装置的命令地址信号；以及

基于由存储系统接收的所述命令地址信号，向存储系统内的存储装置写入数据或从所述存储系统内的所述存储装置读取数据；

其中，所述生成的步骤包括以下步骤：

生成包括多个数据比特的数据信号；

基于所述数据信号内具有低逻辑电平的数据比特的数量生成具有高逻辑电平和低逻辑电平之一的命令地址总线反转比特；以及

当(i)所述数据信号和(ii)所述命令地址总线反转比特内具有高逻辑电平的比特的总数为偶数时生成高逻辑电平的奇偶校验比特。

12.如权利要求11所述的方法，其中，当以下情况发生时，所述命令地址总线反转比特被设置为高逻辑电平：(i)包括在所述命令地址信号中的比特的数量n是大于1的正整数，并且(ii)所述数据信号中具有低逻辑电平的数据比特的数量大于或等于(n/2)-1。

13.如权利要求11所述的方法，其中，所述生成的步骤包括以下步骤：当(i)所述数据信号及和(ii)所述命令地址总线反转比特内具有高逻辑电平的比特的数量是奇数时，将所述奇偶校验比特设置为低逻辑电平。

14.如权利要求11所述的方法，其中，所述生成的步骤包括以下步骤：当(i)所述数据信号和(ii)所述命令地址总线反转比特内具有高逻辑电平的比特的数量是偶数时，将所述奇偶校验比特设置为高逻辑电平。

15.如权利要求11所述的方法，其中，在所述生成的步骤期间，如果所述数据信号内的数据比特的数量是18，则当具有低逻辑电平的数据比特的数量小于9时，将所述命令地址总线反转比特的电平设置为低逻辑电平。

16.如权利要求15所述的方法，其中，在生成所述命令地址信号期间维持所述多个数据比特的电平。

17.如权利要求11所述的方法，其中，在所述生成的步骤期间，如果所述数据信号内的数据比特的数量是18，则当具有低逻辑电平的数据比特的数量大于或等于9时，将所述命令地址总线反转比特的电平设置为高逻辑电平。

18.如权利要求17所述的方法，其中，所述存储器控制器将所述多个数据比特的电平反转。

19.一种存储器控制器，其控制主机系统的操作以生成命令地址，所述存储器控制器包括：

第一比特生成器，其被配置为生成包括多个数据比特的数据信号；

第二比特生成器，其被配置为基于包括在所述多个数据比特中的具有低逻辑电平的数据比特的数量生成具有高逻辑电平和低逻辑电平之一的命令地址总线反转比特；以及

奇偶校验比特生成器，其被配置为当在所述多个数据比特和所述命令地址总线反相比特中包括的比特之中具有高逻辑电平的比特的数量是偶数时，将奇偶校验信号设置为高逻辑电平。

20.如权利要求19所述的存储器控制器，其中，当所述命令地址信号中包括的比特的数量是大于或等于2的自然数n，并且所述多个数据比特中包括的具有低逻辑电平的比特的数量大于或等于(n/2)-1时，所述存储器控制器将所述命令地址总线反转比特的设置为高逻辑电平，并且当包括在所述多个数据比特和所述命令地址总线反转比特中的信号之中具有高逻辑电平的比特的数量是奇数时，所述存储器控制器将奇偶校验信号的电平设置为低逻辑电平。