CN115862700A - 控制行锤的存储设备和方法 - Google Patents

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Abstract

提供了一种行锤控制方法和一种存储设备。存储设备监视在第一行锤监视时间帧期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有更高访问数量的行锤地址(或多个)，和在第二行锤监视时间帧期间在随机采样时间点被访问且与行锤地址(或多个)相同的恶意行锤地址，当恶意行锤地址的数量超过阈值时，向存储控制器通知恶意行锤地址(或多个)，并使得对与对应于恶意行锤地址(或多个)的存储单元行物理相邻的存储单元行执行目标刷新。

Description

控制行锤的存储设备和方法
对相关申请的交叉引用
本申请基于并要求于2021年9月24日在韩国知识产权局提交的第10-2021-0126722号韩国专利申请的优先权，该申请的公开内容通过引用被整体合并于此。
技术领域
本发明构思涉及半导体存储设备，并且更具体地，涉及一种用于控制关于在特定时间段期间被密集访问的存储单元(或多个)的行锤的存储设备及其操作方法。
背景技术
为了存储由系统中的主机使用的数据或指令和/或执行计算操作，使用半导体芯片的系统广泛使用动态随机存取存储器(DRAM)作为系统的操作存储器或主存储器。通常，DRAM在主机的控制下写入数据或读取写入的数据。当执行计算机操作时，主机从DRAM检索指令和/或数据、执行指令、和/或使用数据来执行计算机操作。如果计算机操作的结果存在，则主机将计算机操作的结果写回DRAM。
DRAM单元尺寸正在减小，以增加DRAM容量和密度。一些基于DRAM的系统因工作负载过重而出现间歇性故障。这些故障是通过对单行存储单元的重复访问来追踪的，即所谓的行锤(row hammer)。连接到存储单元的物理上相邻的行的存储单元受到行锤的干扰，并且可能导致数据损坏。受行锤影响的存储单元可以通过目标刷新操作来刷新。
为了管理行锤，DRAM可以监视在预设时间中访问地址当中被密集访问的锤地址(或多个)。DRAM基于锤地址生成锤刷新地址(或多个)，锤刷新地址指示与对应于锤地址的存储单元行(或多个)物理相邻的存储单元行(或多个)的地址，并且连接到与锤刷新地址相对应的存储单元行的存储单元可以被目标刷新。锤地址(或多个)的数量可以由特定时间段中的历史访问数量来确定，并且还可以由存储访问数量的访问寄存器的数量来确定。
例如，假设被设置为管理行锤的访问寄存器的数量是三，并且已经被密集访问的等于或大于阈值的存储单元行的特定访问数量以13、12、11和10的顺序排序。具有特定访问数量13、12和11的访问地址将被存储在三个访问寄存器中，并作为锤地址进行管理。然而，具有特定访问数量10的访问地址可能是在特定时间点被密集访问的恶意行锤地址。在这种情况下，即使存储单元行是行锤风险行，具有最大访问数量10的存储单元行也没有被包括在历史最大访问数量中，因此不作为锤地址提供，从而存在目标不被刷新的问题。
另一方面，如果DRAM有许多访问寄存器来管理行锤，那么即使对于有行锤风险的行，也可以执行目标刷新。然而，由访问寄存器的增加引起的芯片尺寸开销可能成为DRAM的负担。
因此，为了检测引起恶意行锤的存储访问环境，并控制行锤和恶意行锤，需要一种能够最小化目标刷新操作的资源所占用的区域并提高目标刷新效率的方法。
发明内容
本发明构思提供了一种用于控制在特定时间点接收密集访问的存储单元(或多个)的恶意行锤的存储设备及其操作方法。
根据本发明构思的一个方面，提供了一种存储设备，包括：存储单元阵列，包括多个存储单元行；控制逻辑电路，被配置为监视存储单元阵列的访问地址以检测第一锤地址和第二锤地址；以及刷新控制电路，被配置为刷新与对应于第一锤地址的存储单元行物理相邻的存储单元行。第一锤地址包括在第一行锤监视时间帧期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址。第二锤地址包括在第二行锤监视时间帧期间在随机采样时间点被访问并且与行锤地址相同的存储单元行的恶意行锤地址。控制逻辑电路被配置为对恶意行锤地址的数量进行计数。刷新控制电路被配置为当恶意行锤地址的计数超过阈值时，刷新与对应于恶意行锤地址的存储单元行物理相邻的存储单元行。
根据本发明构思的另一方面，提供了一种存储设备，包括：包含多个存储单元行的存储单元阵列；控制逻辑电路，被配置为检测：在第一行锤监视时间帧期间，具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址，和在第二行锤监视时间帧期间在随机采样时间点被访问并且与该行锤地址相同的存储单元行的恶意行锤地址；以及刷新控制电路，被配置为刷新与对应于行锤地址的存储单元行物理相邻的存储单元行。控制逻辑电路包括：第一寄存器，被配置为存储在随机采样时间点被访问的存储单元行的随机采样地址；以及比较器，被配置为将行锤地址与随机采样地址进行比较，并且当随机采样地址中的一个与行锤地址相同时，输出行锤地址作为恶意行锤地址。
根据本发明构思的另一方面，提供了一种操作包括多个存储单元行的存储设备的方法。该方法包括：通过监视存储单元行的地址的访问数量来检测第一锤地址和第二锤地址；将第一锤地址存储为在第一行锤监视时间帧期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址；将第二锤地址存储为在第二行锤监视时间帧期间在随机采样时间点被访问并且与该行锤地址相同的存储单元行的恶意行锤地址；对恶意行锤地址的数量进行计数；对与对应于该行锤地址的存储单元行物理相邻的存储单元行执行刷新操作；以及当恶意行锤地址的计数超过阈值时，对与对应于恶意行锤地址的存储单元行物理相邻的存储单元行执行刷新操作。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明概念的实施例，其中：
图1是图示根据本发明构思的示例实施例的包括用于控制行锤的存储设备的系统的示意图；
图2是图示根据本发明构思的实施例的存储设备的框图；
图3是图示根据本发明构思的实施例的行锤控制电路的框图；
图4和图5是图示由图3的行锤控制电路中的随机化器实现的随机采样时间点的图；
图6和图7是概念性地解释图3的行锤控制电路的操作的图；
图8A和图8B是图示根据本发明构思的实施例的控制逻辑电路的操作的流程图；
图9是用于解释根据本发明构思的示例实施例的用于控制行锤的存储设备的视图；以及
图10是图示根据本发明构思的实施例的包括用于控制行锤的存储设备的系统的框图。
具体实施方式
图1是图示根据本发明构思的示例实施例的包括用于控制行锤的存储设备的系统的示意图。
参考图1，系统(或存储系统)100可以包括主机设备110和存储设备120。主机设备110可以通过存储总线130通信连接到存储设备120。
系统100可以是例如计算系统，诸如计算机、笔记本计算机、服务器、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能手机或可穿戴设备。主机设备110可以是包括在诸如显卡的计算系统中的组件的一部分。
作为用于在系统100中执行一般计算机操作的功能块，主机设备110可以与中央处理单元(CPU)、数字信号处理器(DSP)、图形处理单元(GPU)或应用处理器(AP)相对应。主机设备110可以包括存储控制器112，其管理去往/来自存储设备120的数据接收/发送。
存储控制器112可以根据来自主机设备110的存储请求来访问存储设备120。存储控制器112可以包括用于与存储设备120接口的存储物理层接口，诸如选择与存储位置相对应的行和列、将数据写入存储位置，或者读取写入的数据。通常，存储物理层接口114被称为存储PHY 114。
存储控制器112可以通过向存储设备120提供命令CMD和地址ADDR来控制关于存储设备120的写入操作或读取操作。此外，可以在存储控制器112和存储设备120之间发送/接收用于写入操作的数据DQ并且读取数据DQ。存储访问操作可以通过存储控制器112和存储设备120之间的存储PHY和存储总线130来执行。存储PHY 114可以包括为存储控制器112和存储设备120之间的有效通信所需的信号、频率、定时、驱动、详细操作参数和功能而提供的物理层或电气层和逻辑层。存储PHY 114可以支持JEDEC(联合电子设备工程委员会)标准的DDR(双倍数据速率)和/或LPDDR(低功率DDR)协议的特征。
存储控制器112和存储设备120可以通过存储总线130连接。为了附图的简洁，尽管示出了时钟CK信号、命令/地址CA信号、芯片选择CS信号，并且数据DQ通过存储控制器112和存储设备120之间的一条信号线从存储总线130提供，但是实际上，时钟CK、命令/地址CA、芯片选择CS和数据DQ可以通过多条信号线或总线提供。存储控制器112和存储设备120之间的信号线可以通过连接器连接。连接器可以实现为引脚、球、信号线或其他硬件组件。
时钟CK信号可以通过存储总线130的时钟信号线从存储控制器112被发送到存储设备120。命令/地址CA信号可以通过存储总线130的命令/地址CA总线从存储控制器112被发送到存储设备120。芯片选择CS信号可以通过存储总线130的芯片选择CS线从存储控制器112被发送到存储设备120。在其中芯片选择CS信号被激活为逻辑高的状态下通过命令/地址CA总线发送的信号可以指示该信号是命令。数据DQ可以通过包括双向信号线的存储总线130的数据DQ总线从存储控制器112被发送到存储设备120，或者从存储设备120被发送到存储控制器112。
存储设备120可以写入数据DQ或读取数据DQ，并在存储控制器112的控制下执行刷新操作。例如，存储设备120可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)设备。然而，本发明构思的范围不限于此，存储设备120可以是诸如LPDDR SDRAM、宽I/O DRAM、高带宽存储器(HBM)、混合存储立方体(HMC)等的易失性存储设备中的任何一种。存储设备120可以包括存储单元阵列200和行锤控制电路210。
存储单元阵列200可以包括多条字线和多条位线、以及形成在字线和位线的交叉处的多个存储单元。存储单元阵列200的存储单元可以是易失性存储单元，例如DRAM单元。
行锤控制电路210可以从存储单元阵列200的访问地址当中检测被密集访问的第一锤地址(或多个)和第二锤地址(或多个)。在本文中，术语“密集访问”可以意味着在一时间段内，与特定字线相对应的地址被访问等于或多于预定次数，或者与其他地址相比被访问了相对更高的数量。根据实施例，行锤控制电路210可以在行锤监视时间帧期间对与存储单元阵列200的行相对应的地址的访问数量进行计数，对所计数的地址的访问数量进行排序，将排序后的访问数量的一些地址存储在第一寄存器中，并将一些地址设置为第一锤地址(或多个)。行锤控制电路210可以提供随机采样时间点，以对行锤监视时间帧期间在特定时间点的地址的访问数量进行计数。行锤控制电路210可以在随机采样时间点对与存储单元阵列200的行相对应的地址的访问数量进行计数，将计数的访问地址存储在第二寄存器中，并将存储的计数的访问地址设置为第二锤地址(或多个)。行锤控制电路210可以将第二锤地址与第一锤地址进行比较，并且作为比较的结果，将相同的锤地址(或多个)存储在第二寄存器中，并且将所存储的相同锤地址(或多个)设置为恶意行锤地址。行锤控制电路210可以被配置为向存储控制器112通知恶意行锤地址(或多个)，以使得对恶意行锤地址(或多个)执行目标刷新。因此，行锤控制电路210可以减轻存储设备120的行锤。
图2是图示根据本发明构思的实施例的存储设备的框图。图2示出用DRAM实现的图1的存储设备120。应当注意，图2中所示的DRAM配置是作为示例提供的，并且不一定是实际的DRAM配置。此外，本公开不限于作为示例的图2所示的DRAM配置。
参考图1和图2，存储设备120可以包括存储单元阵列200、行译码器202、列译码器206、输入/输出(I/O)选通电路208、控制逻辑电路220、地址缓冲器230、刷新控制电路240、输入缓冲器260和输出缓冲器270。尽管在图2中未示出，但是存储设备120还可以包括时钟缓冲器、模式寄存器组(MRS)、存储体控制逻辑、电压生成电路等。
地址缓冲器230可以从存储控制器112接收包括存储体地址、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址缓冲器230可以将接收的存储体地址提供给存储体控制逻辑，将接收的行地址ROW_ADDR提供给行译码器202，并将接收的列地址COL_ADDR提供给列译码器206。
存储单元阵列200包括以行和列排列的矩阵形式提供的多个存储单元。存储单元阵列200包括连接到存储单元的多条字线WL和多条位线BL。多条字线WL可以连接到多行存储单元，多条位线BL可以连接到多列存储单元。连接到多条字线WL中的激活的字线WL的存储单元的数据可以被连接到位线BL的读出放大器读出和放大。
存储单元阵列200可以包括第一存储体BANK1至第四存储体BANK4。存储体控制逻辑响应于存储体地址生成存储体控制信号，并且可以响应于存储体控制信号激活与第一存储体BANK1至第四存储体BANK4中的存储体地址相对应的存储体的行译码器202和列译码器206。尽管本实施例示出了包括四个存储体的存储设备120的示例，但是根据实施例，存储设备120可以包括任意数量的存储体。
行译码器202和列译码器206可以被布置为与第一存储体BANK1至第四存储体BANK4中的每一个相对应，并且连接到与存储体地址相对应的存储体的行译码器202和列译码器206可以被激活。尽管图2中未示出，但是行译码器202可以包括四个存储体行译码器，以控制第一存储体BANK1至第四存储体BANK4中的对应存储体。行译码器202可以译码从地址缓冲器230接收的行地址ROW_ADDR，以从多条字线WL中选择与行地址ROW_ADDR相对应的字线WL，并连接到激活所选字线WL的字线驱动器。
列译码器206可以从存储单元阵列200的多条位线BL当中选择设置位线BL。尽管图2中未示出，但是列译码器206可以包括四个存储体列译码器，以控制第一存储体BANK1至第四存储体BANK4中的对应存储体。列译码器206可以通过译码突发地址来生成列选择信号，该突发地址在突发模式中基于列地址COL_ADDR逐渐增加1，并且将由列选择信号选择的位线BL连接到I/O选通电路208。突发地址是指对于读取和/或写入命令，可以根据突发长度BL来访问的列位置的地址。
I/O选通电路208可以包括用于存储由列选择信号选择的位线BL的读取数据的读取数据锁存器，以及用于将写入数据写入存储单元阵列200的写入驱动器。存储在I/O选通电路208的读取数据锁存器中的读取数据可以通过输出缓冲器270被提供给数据DQ总线。写入数据可以通过连接到数据DQ总线的输入缓冲器260并通过I/O选通电路208的写入驱动器被施加到存储单元阵列200。
控制逻辑电路220可以接收时钟CK信号和命令CMD，并且可以生成用于控制存储设备120的操作定时和/或存储操作的控制信号CTL。控制逻辑电路220可以向存储设备120的电路提供控制信号，以如MRS存储的操作和控制参数中设置的那样操作。控制逻辑电路220可以使用控制信号CTL从存储单元阵列200读取数据并将数据写入存储单元阵列200。尽管控制逻辑电路220和地址缓冲器230在图2中被图示为分离的组件，但是控制逻辑电路220和地址缓冲器230可以被实现为一个不可分离的组件。此外，尽管在图2中图示了命令CMD和地址ADDR分别作为单独的信号提供，但是可以认为地址被包括在LPDDR标准等中提出的命令中。
控制逻辑电路220可以被配置为检测在行锤监视时间帧期间被密集访问的行锤地址(或多个)，并且目标刷新与对应于行锤地址的存储单元行物理相邻的存储单元行。此外，控制逻辑电路220可以被配置为检测在随机采样时间点被访问且在行锤监视时间帧期间被密集访问的恶意行锤地址(或多个)，通过将关于恶意行锤地址(或多个)的信息发送到存储控制器112来警示恶意行锤，并且目标刷新与对应于恶意行锤地址(或多个)的存储单元行物理相邻的存储单元行。根据一个实施例，控制逻辑电路220可以通过存储总线130的数据DQ总线或者通过专用于通知的信号线将关于恶意行锤地址(或多个)的信息发送到存储控制器112。
控制逻辑电路220可以包括行锤控制电路210，行锤控制电路210在行锤监视时间帧期间检测恶意行锤地址(或多个)。稍后将参照图3描述行锤控制电路210。在以下实施例中，描述了行锤控制电路210控制恶意行锤，但是本发明构思的实施例不限于此。例如，可以描述为行锤控制电路210与控制逻辑电路220中提供的配置相对应，并且控制逻辑电路220控制恶意行锤。
控制逻辑电路220可以响应于刷新命令CMD通过将刷新计数器值增加1来控制刷新控制电路240，以执行正常刷新操作。此外，控制逻辑电路220可以控制刷新控制电路240以基于包括行锤地址(或多个)和恶意行锤地址(或多个)的锤地址(或多个)HM_ADDR来执行目标刷新操作。刷新控制电路240可以生成刷新地址REF_ADDR，刷新地址REF_ADDR与将对其执行正常刷新操作和/或目标刷新操作的存储单元行相对应。
图3是图示根据本发明构思的实施例的行锤控制电路的框图。图4和图5是图示由图3的行锤控制电路中的随机化器实现的随机采样时间点的图。图6和图7是概念性地解释图3的行锤控制电路的操作的图。在下文中，行锤控制电路统称为以硬件、固件、软件或其组合实现的用于控制或管理行锤的电路。
参考图2和图3，行锤控制电路210可以被配置为监视存储单元阵列200内的一行或多行存储单元的行锤，并检测特定存储单元行的行锤的类型。特定存储单元行指的是在设置的时间段期间具有等于或大于预定次数的访问数量或者与其他地址相比具有相对更高的访问数量的存储单元行。在一些示例中，特定存储单元行指的是在设置的时间段期间具有等于或大于预定数量的激活命令的数量或者与其他存储单元行相比具有相对更高的激活命令的数量的存储单元行。如图4所示，设置的时间段可以被设置为32ms或64ms，作为在JEDEC标准中定义的刷新窗口tREFw。存储控制器112可以在适当的时间发出刷新命令。基本要求是存储单元阵列200的每个存储单元可以在其诸如例如刷新窗口tREFw的保持时段内被刷新或访问至少一次。根据一个实施例，设置的时间段可以被设置为如图5所示的刷新时间间隔tREFi。刷新时间间隔tREFi是两次刷新操作之间的实际时间间隔，并且由系统100确定。刷新时间间隔tREFi是两个刷新命令REFRESH之间的时间间隔。刷新时间间隔tREFi被定义为，例如，在32毫秒的刷新窗口内刷新命令REFRESH的数量为8K的数量级。在下文中，设置的时间段可以被称为由控制逻辑电路220的设置的行锤监视时间帧或时间窗口。
行锤控制电路210可以检测在特定时间点被访问且在行锤监视时间帧期间被密集访问的恶意行锤地址。行锤控制电路210包括随机化器310、随机采样寄存器320、行访问计数器330、行锤地址寄存器340、比较器350和相似性计数器电路360。
随机化器310可被配置为在行锤监视时间帧期间随机提供行锤采样时间点。随机化器310可以包括线性反馈移位寄存器(LFSR)，其基于本原多项式生成并输出线性随机数序列。如图6所示，LFSR可以包括移位寄存器单元601、反馈常数单元602和线性反馈函数单元603。
参考图6，移位寄存器单元601包括n个移位寄存器S0,S1,...,和Sn-1，并且移位寄存器S0,S1,...,和Sn-1可以接收并移位线性反馈函数单元603的输出P，并将移位寄存器S0,S1,...,和Sn-1中每一级的输出s0,s1,...,和sn-1一对一地输出到反馈常数单元602的每一级。
反馈常数单元602是本原多项式的系数，并且取模式0和1的值，并且是Ci的值(C0＝1，i＝1，2，...，和n-1)，Ci的值指示与移位寄存器单元601的连接状态。反馈常数单元602可以接收移位寄存器601的输出s0,s1,...,和sn-1，并将接收的输出s0,s1,...,和sn-1连同其常数值Ci(C0＝1，i＝1，2，....和n-1)一起输出。
线性反馈函数单元603接收反馈常数单元602的输出，即每一级的移位寄存器601的输出s0,s1,...,和sn-1及其常数值Ci(C0＝1，i＝1，2，....和n-1)，并通过等式1生成输出P，以将生成的输出P输出到移位寄存器单元601。
[等式1]
P＝s0+C1sl+...+Cn-1 sn-1
LFSR的操作过程如下。线性反馈函数单元603计算输出P并输出。此后，移位寄存器单元601输出所有的位s0,s1,...,和sn-1，并且接收并移位线性反馈函数单元603的输出P。移位寄存器S0,S1,...,和Sn-1的输出s0,s1,...,和sn-1被输出到反馈常数单元602。每当重复执行该操作过程时被输出的移位寄存器单元601的所有位s0,s1,...,和sn-1可以作为随机值输出。
回到图3，行锤控制电路210可以使用由图6的移位寄存器单元601的随机输出值指示的随机化器310的输出作为用于监视行锤的随机采样时间点。每当随机化器310的随机输出值被输出时，可以随机确定随机采样时间点。
说明性地，如图4所示，随机采样时间点可以看起来集中在行锤监视时间帧(例如，tREFw)的前一半CASE A(情况A)、第一中间CASE B(情况B)、第二中间CASE C(情况C)或后一半CASE D(情况D)中。然而，随机采样时间点不限于此，并且可以在tREFw时间帧内的任意时间段期间集中出现。
说明性地，如图5所示，随机采样时间点可以看起来集中在行锤监视时间帧(例如，tREFi)的前一半CASE 1(情况1)、第一中间CASE 2(情况2)或后一半CASE 3(情况3)中。然而，随机采样时间点不限于此，并且可以集中出现在tREFi时间帧内的任意时间段期间。
在图3中，随机采样寄存器320可以存储在图4或图5的随机采样时间点访问的地址。存储在随机采样寄存器320中的地址(或多个)可以被称为随机采样地址RS_ADDR。
行访问计数器330可以对在行锤监视时间帧期间访问的地址的访问数量进行计数。在访问数量当中，行访问计数器330可以选择等于或大于预定次数的特定访问数量，或者选择与其他访问地址相比相对更高的访问数量，并且将具有等于或大于预定次数的访问数量或者具有与其他访问地址相比相对更高的访问数量的所选地址存储在行锤地址寄存器340中。
在示例实施例中，在行访问计数器330所选的访问地址当中，一些高位(upper-order)访问地址可以被存储在包括有限资源的多个寄存器的行锤地址寄存器340中。存储在行锤地址寄存器340中的访问地址(或多个)可以被称为行锤地址(或多个)RH_ADDR。存储在行锤地址寄存器340中的行锤地址RH_ADDR是指在行锤监视时间帧期间由历史访问数量确定的访问地址，并且在数量上可以是有限的。
比较器350可以将存储在随机采样寄存器320中的随机采样地址(或多个)RS_ADDR与存储在行锤地址寄存器340中的行锤地址(或多个)RH_ADDR进行比较。比较器350可以确定随机采样地址RS_ADDR是否与行锤地址RH_ADDR相同，如图7所示，并将确定结果提供给相似性计数器电路360。例如，当比较器350确定随机采样地址RS_ADDR与行锤地址RH_ADDR相同时，比较器350可以向相似性计数器电路360提供恶意行锤地址MH_ADDR。
说明性地，在图7中，假设具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的行锤地址RH_ADDR以所选的顺序被存储在行锤地址寄存器340中，例如，A14，A15，…，A20，A1，…，A8和A9。此外，假设随机采样地址RS_ADDR被顺序存储在随机采样寄存器320中，例如，A2，A3，...、A9，A10，…，A16和A17。比较器350逐元素地将随机采样地址RS_ADDR A2与行锤地址(或多个)RH_ADDR A14，A15，…，A20，A1，…，A8和A9进行比较，以确定它们是否相同。
例如，在将行锤地址RH_ADDR A14与随机采样地址RS_ADDR A2进行比较之后，比较器350在第一方向701上切换行锤地址寄存器340，并执行顺序比较行锤地址RH_ADDRA15，…，A20，A1，…，A8和A9的操作，以确定它们是否相同。在将随机采样地址RS_ADDR A2与行锤地址RH_ADDR A14，A15，…，A20，A1，…，A8和A9进行比较之后，比较器350在第二方向702上切换随机采样寄存器320，并且执行将随机采样地址RS_ADDR A3与行锤地址RH_ADDRA14，A15，…，A20，A1，…，A8和A9进行比较的操作，以确定它们是否相同。通过比较器350的逐元素比较操作被确定为与行锤地址RH_ADDR相同的随机采样地址RS_ADDR可以被提供给相似性计数器电路360。等于行锤地址RH_ADDR的随机采样地址RS_ADDR可以被称为恶意行锤地址MH_ADDR，其在随机采样时间点被访问，并且在行锤监视时间帧期间被访问的访问数量等于或大于预定次数或者与其他地址相比访问数量相对更高。
再次参考图3，相似性计数器电路360可以对从比较器350提供的恶意行锤地址MH_ADDR的数量进行计数，并将计数值与阈值THRESHOLD1进行比较。相似性计数器电路360可以包括存储阈值THRESHOLD1的寄存器362。相似性计数器电路360可以通知存储控制器112恶意行锤地址MH_ADDR的数量超过阈值THRESHOLD1。此外，如果计数的恶意行锤地址MH_ADDR的数量超过阈值THRESHOLD1，则相似性计数器电路360可以提供恶意行锤地址MH_ADDR。存储控制器112可以基于恶意行锤地址MH_ADDR的信息来控制对恶意行锤地址MH_ADDR执行目标刷新操作。
图8A和图8B是图示根据本发明构思的实施例的控制逻辑电路的操作的流程图。图8A图示其中用于监视行锤地址(或多个)的第一行锤监视时间帧和用于监视恶意行锤地址(或多个)的第二行锤监视时间帧被设置为等于tREFw的示例。图8B解释了其中第一行锤监视时间帧和第二行锤监视时间帧被不同地设置为tREFw和tREFi的示例，并且解释了其中第二行锤监视时间帧tREFi被设置为比第一行锤监视时间帧tREFw更短的示例。
结合图1至图7参考图8A，系统100可以在操作S810中执行初始化。当系统100被加电时，存储控制器112和存储设备120可以根据设置方法执行初始设置操作。默认操作参数可以在存储设备120的初始化中被设置。例如，行访问计数器330的第一计数值CT1和相似性计数器电路360的第二计数值CT2可以被重置为“0”。此外，在存储设备120的初始化中，系统100的供应商或用户可以设置行锤监视时间帧，并且可以设置阈值THRESHOLD1，该阈值是用于确定恶意行锤的准则。
在操作S821和S822中，控制逻辑电路220可以并行地执行监视第一行锤的操作S821和监视第二行锤的操作S822。
在监视第一行锤的操作S821中，控制逻辑电路220可以在行锤地址寄存器340中存储由行访问计数器330选择的行锤地址RH_ADDR，行访问计数器330对在行锤监视时间帧tREFw期间被访问的地址的访问次数进行计数。
在监视第二行锤的操作S822中，控制逻辑电路220可以在随机采样寄存器320中存储在行锤监视时间帧tREFw期间在由随机生成器310设置的随机采样时间点被访问的随机采样地址RS_ADDR。
在操作S830，控制逻辑电路220可以确定在操作S822获得的随机采样地址(或多个)RS_ADDR和在操作S821获得的行锤地址(或多个)RH_ADDR之间的访问模式的相似性。控制逻辑电路220可以使用比较器350逐元素地比较随机采样地址RS_ADDR和行锤地址RH_ADDR，确定随机采样地址RS_ADDR与行锤地址RH_ADDR相同为相似的访问模式。相似的访问模式可以表现为在随机采样时间点被访问、且在行锤监视时间帧tREFw期间被访问具有等于或大于预定次数的访问数量或者具有与其他地址相比相对更高的访问数量的恶意行锤地址(或多个)MH_ADDR。
如果控制逻辑电路220确定在随机采样地址RS_ADDR和行锤地址RH_ADDR之间不存在访问模式的相似性(否)，则在操作S850中，控制逻辑电路220可以对在操作S821中获得的行锤地址RH_ADDR执行目标刷新操作。
如果控制逻辑电路220确定在随机采样地址RS_ADDR和行锤地址RH_ADDR之间存在访问模式的相似性(是)，则在操作S860中，控制逻辑电路220可以将关于恶意行锤地址MH_ADDR的信息发送到存储控制器112以通知恶意行锤。此外，在操作S860中，控制逻辑电路220可以对在操作S821、S822和S830中获得的恶意行锤地址MH_ADDR执行目标刷新操作。
控制逻辑电路220对在操作S821中获得的行锤地址RH_ADDR执行目标刷新操作S850，并且对在操作S821、S822和S830中获得的恶意行锤地址MH_ADDR执行目标刷新操作S860，并进行到操作S870。
在操作S860中，控制逻辑电路220可以将在操作S821、S822和S830中获得的关于恶意行锤地址MH_ADDR的信息发送到存储控制器112以通知恶意行锤，并进行到操作S870。
在操作S870中，控制逻辑电路220可以确定行锤监视时间帧tREFw是否已经过去。如果行锤监视时间帧tREFw没有过去(否)，则控制逻辑电路220可以进行到操作S821和S822。控制逻辑电路220可以对将在操作S821、S822和S830中获得的行锤地址RH_ADDR和恶意行锤地址MH_ADDR重复执行行锤监视操作。当行锤监视时间帧tREFw已经过去时(是)，控制逻辑电路220可以进行到操作S810以初始化存储设备120。在这种情况下，行访问计数器330的第一计数值CT1和相似性计数器电路360的第二计数值CT2可以被重置为“0”。
结合图1至图7参考图8B，系统100可以在操作S810中执行初始化。行访问计数器330的第一计数值CT1和相似性计数器电路360的第二计数值CT2被重置为“0”。此外，在存储设备120的初始化中，系统100的供应商或用户可以将第一行锤监视时间帧设置为tREFw、将第二行锤监视时间帧设置为tREFi，并且可以设置阈值THRESHOLD1，该阈值是用于确定恶意行锤的准则。
在操作S821和S822中，控制逻辑电路220可以并行地执行监视第一行锤的操作S821和监视第二行锤的操作S822。在监视第一行锤的操作S821中，控制逻辑电路220可以在行锤地址寄存器340中存储由行访问计数器330选择的行锤地址RH_ADDR，行访问计数器330对在第一行锤监视时间帧tREFw期间被访问的地址的访问次数进行计数。在监视第二行锤的操作S822中，控制逻辑电路220可以在随机采样寄存器320中存储在第二行锤监视时间帧tREFi期间在由随机化器310设置的随机采样时间点访问的随机采样地址RS_ADDR。
在操作S830，控制逻辑电路220可以确定在操作S822获得的随机采样地址RS_ADDR和在操作S821获得的行锤地址RH_ADDR之间的访问模式的相似性。控制逻辑电路220可以检测恶意行锤地址MH_ADDR，恶意行锤地址MH_ADDR在第二行锤监视时间帧tREFi期间在随机采样时间点被访问，并且在第一行锤监视时间帧tREFw期间被访问具有等于或大于预定次数的访问数量或者具有与其他地址相比相对更高的访问数量。
在操作S821、S822和S830中获得行锤地址(或多个)RH_ADDR和恶意行锤地址(或多个)MH_ADDR之后，控制逻辑电路220可以进行到操作S840和S860。
在操作S840中，控制逻辑电路220可以确定第二行锤监视时间帧tREFi是否已经过去。如果第二行锤监视时间帧tREFi没有过去(否)，则控制逻辑电路220可以进行到操作S821和S822。控制逻辑电路220可以对将在操作S821、S822和S830中获得的行锤地址RH_ADDR和恶意行锤地址MH_ADDR重复执行行锤监视操作。当第二行锤监视时间帧tREFi已经过去时(是)，可以进行到操作S850。
如果控制逻辑电路220确定在随机采样地址RS_ADDR和行锤地址RH_ADDR之间不存在访问模式的相似性(否)，则在操作S850中，控制逻辑电路220可以对在操作S821中获得的行锤地址RH_ADDR执行目标刷新操作。在执行目标刷新操作S850之后，控制逻辑电路220可以进行到操作S870。
如果控制逻辑电路220确定在随机采样地址RS_ADDR和行锤地址RH_ADDR之间存在访问模式的相似性(是)，则在操作S860中，控制逻辑电路220可以将关于恶意行锤地址MH_ADDR的信息发送到存储控制器112以通知恶意行锤。在操作S860中，控制逻辑电路220通过发送恶意行锤(例如，恶意行锤地址MH_ADDR)来通知存储控制器112，并且可以进行到操作S870。此外，在操作S860中，控制逻辑电路220可以对在操作S821、S822和S830中获得的恶意行锤地址MH_ADDR执行目标刷新操作。
在操作S870中，控制逻辑电路220可以确定第一行锤监视时间帧tREFw是否已经过去。如果第一行锤监视时间帧tREFw没有过去(否)，则控制逻辑电路220可以进行到操作S821和S822。控制逻辑电路220可以对将在操作S821、S822和S830中获得的行锤地址RH_ADDR和恶意行锤地址MH_ADDR重复执行行锤监视操作。当第一行锤监视时间帧tREFw已经过去时(是)，控制逻辑电路220可以进行到操作S810以初始化存储设备120。在这种情况下，行访问计数器330的第一计数值CT1和相似性计数器电路360的第二计数值CT2可以被重置为“0”。
图9是用于解释根据本发明构思的示例实施例的用于控制行锤的存储设备的视图。图9示出了用HBM实现的图1的存储设备120。应当注意，图9中所示的HBM配置是作为示例提供的，并且不一定是实际的HBM配置。此外，本公开不限于作为示例的图9所示的HBM配置。在下文中，附在不同附图中的相同附图标记的下标(例如，120a中的“a”)用于区分具有相似或相同功能的多个电路。为了便于描述，存储设备120a可以与HBM 120a互换使用。
参考图1和图9，HBM 120a可以通过JEDEC标准HBM协议连接到主机设备110。HBM协议是用于三维堆叠存储器(例如，DRAM)的高性能随机存取存储器(RAM)接口。HBM 120a通常以比其他DRAM技术(例如，DDR4、GDDR5等)小得多的形状因子来实现更宽的带宽，同时消耗更少的功率。
HBM 120a可以通过包括具有彼此独立的接口的多个通道CH1至CH8而具有高带宽。HBM 120a可以包括多个裸片910和920，并且例如可以包括逻辑裸片(或缓冲器裸片)910和堆叠在逻辑裸片910上的一个或多个核心裸片920。在图9的示例中，尽管图示了在HBM 120a中设置第一裸片921至第四裸片924的示例，但是裸片920的数量可以不同地改变。核心裸片920可称为存储裸片。
第一裸片921至第四裸片924中的每一个可以包括一个或多个通道。在图9中，由于第一裸片921至第四裸片924中的每一个都包括两个通道，因此示出了HBM 120a具有八个通道CH1至CH8的示例。例如，第一裸片921可以包括第一通道CH1和第三通道CH3，第二裸片922可以包括第二通道CH2和第四通道CH4，第三裸片923可以包括第五通道CH5和第七通道CH7，第四裸片924可以包括第六通道CH6和第八通道CH8。
逻辑裸片910可以包括与主机设备110通信的接口电路911，并且可以通过接口电路911从主机设备110接收命令/地址和数据。主机设备110可以通过被布置为与通道(或多个)CH1至CH8相对应的总线(或多个)130来发送命令/地址和数据，并且可以被形成为使得总线130被划分用于每个通道，或者一些总线130可以被至少两个通道共享。接口电路911可以将命令/地址和数据发送到通道，主机设备110通过该通道请求存储操作或算术处理。此外，根据本发明构思的示例实施例，每个核心裸片920可以包括存储中处理器(PIM)电路，或者通道CH1至CH8可以与相应的PIM电路通信。
主机设备110可以提供命令/地址和数据，使得多个算术任务或内核中的至少一些可以在HBM 120a中执行，并且算术处理可以在由主机设备110指定的通道的PIM电路中执行。作为示例，当接收的命令/地址指示算术处理时，对应通道的PIM电路可以使用从主机设备110提供的写数据和/或从对应通道读取的数据来执行算术处理。作为另一示例，当通过HBM 120a的对应通道接收到命令/地址指示存储操作时，可以执行对数据的访问操作。
根据实施例，可以为每个通道CH1至CH8准备多个存储体，并且可以在每个通道的PIM电路中提供一个或多个处理元件。例如，每个通道中处理元件的数量可以等于存储体的数量，或者一个处理元件可以由至少两个存储体共享，因为处理元件的数量少于存储体的数量。每个通道的PIM电路可以执行由主机设备110卸载的内核。
根据实施例，可以为通道CH1至CH8中的每一个准备参考图1至图8描述的行锤控制电路。用于通道CH1至CH8中的每一个的行锤控制电路逐元素地将在第一行锤监视时间帧tREFw期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的行锤地址(或多个)RH_ADDR与在第二行锤监视时间帧tREFi期间在随机采样时间点访问的随机采样地址(或多个)RS_ADDR进行比较，并且作为比较的结果，向存储控制器112通知被确定为相同的恶意行锤地址(或多个)MH_ADDR，并且使得对恶意行锤地址MH_ADDR执行目标刷新，以缓解通道CH1至CH8的行锤。
同时，逻辑裸片910还可以包括硅通孔(TSV)区域912、HBM物理层接口(HBM PHY)区域913和串行器/解串器(SERDES)区域914。TSV区域912是其中形成用于与核心裸片920通信的TSV的区域，并且是其中形成与通道CH1至CH8相对应布置的总线130的区域。当通道CH1至CH8中的每一个具有128位的带宽时，TSV可以包括用于1024位的数据输入/输出的配置。
HBM PHY区域913可以包括用于与存储控制器112和通道CH1至CH8通信的多个输入/输出电路，并且例如，HBM PHY区域913可以包括用于将存储控制器112连接到通道CH1至CH8的一个或多个互连电路。HBM PHY区域913可以包括为存储控制器112和通道CH1至CH8之间的有效通信所需的信号、频率、定时、驱动、详细操作参数和功能而提供的物理或电层和逻辑层。HBM PHY区913可以执行存储接口，诸如为对应的通道选择与存储单元相对应的行和列、向存储单元写入数据，或者读取写入的数据。HBM PHY区913可以支持JEDEC标准的HBM协议的特征。
随着主机设备110的处理器112的处理吞吐量增加，并且随着对存储器带宽的需求增加，SERDES区域914是提供JEDEC标准的SERDES接口的区域。SERDES区域914可以包括SERDES发射器部分、SERDES接收器部分和控制器部分。SERDES发射器部分包括并行到串行电路和发射器，并且能够接收并行数据流并串行化所接收的并行数据流。SERDES接收器部分包括接收器放大器、均衡器、时钟和数据恢复电路以及串行到并行电路，并且可以接收串行数据流并将接收的串行数据流并行化。控制器部分可以包括错误检测电路、纠错电路和诸如先入先出(FIFO)的寄存器。
图10是图示根据本发明构思的实施例的包括用于控制行锤的存储设备的系统1000的框图。
参考图10，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存1600a和1600b、I/O设备1700a和1700b以及应用处理器AP1800。系统1000可以被实现为膝上型计算机、移动电话、智能手机、平板个人计算机、可穿戴设备、保健设备或物联网(IoT)设备。此外，系统1000可以被实现为服务器或个人计算机。
相机1100可以根据用户的控制拍摄静止图像或运动图片，并且可以存储捕获的图像/视频数据或将存储的捕获的图像/视频数据发送到显示器1200。音频处理器1300可以处理包括在闪存设备1600a和1600b或网络的内容中的音频数据。调制解调器1400调制并发送信号以发送/接收有线/无线数据，并可以解调调制的信号以在接收端恢复原始信号。I/O设备1700a和1700b可以包括提供数字输入和/或输出功能的设备，诸如通用串行总线(USB)或贮存器、数码相机、安全数字(SD)卡、数字通用光盘(DVD)、网络适配器、触摸屏等。
AP 1800可以控制系统1000的整体操作。AP 1800可以控制显示器1200，使得存储在闪存1600a和1600b中的一部分内容显示在显示器1200上。当通过I/O设备1700a和1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。AP 1800可以包括加速器块，加速器块是用于人工智能(AI)数据操作的专用电路，或者可以包括与AP 1800分离的加速器芯片1820。DRAM 1500b可以额外安装到加速器块或加速器芯片1820。加速器是专业地执行AP 1800的特定功能的功能块，并且可以包括GPU、神经处理单元(NPU)和数据处理单元(DPU)，GPU是专用于处理图形数据的功能块，NPU是用于专业地执行AI计算和推理的块，以及DPU是专用于数据传送的块。
系统1000可以包括DRAM 1500a和1500b。AP 1800可以通过符合JEDEC标准的命令和模式寄存器(MRS)设置来控制DRAM 1500a和1500b，并且通过设置DRAM接口协议来使用诸如低电压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能的公司特定的功能来进行通信。例如，AP 1800可以通过符合诸如LPDDR4和LPDDR5的JEDEC标准的接口与DRAM 1500a通信。并且加速器块或加速器芯片1820可以通过设置新的DRAM接口协议来通信，以控制DRAM 1500b，DRAM 1500b是具有比DRAM 1500a更高带宽的加速器DRAM。
尽管在图10中仅图示了DRAM 1500a和1500b，但是本发明概念不限于此，并且如果满足AP 1800或加速器芯片1820带宽、反应速度和电压条件，则可以使用任何存储器，诸如相变RAM(PRAM)、静态RAM(SRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)或混合RAM。与I/O设备1700a和1700b或者闪存1600a和1600b相比，DRAM 1500a和1500b具有相对较小的延迟和带宽。DRAM 1500a和1500b可以在系统1000的通电时间点初始化，并且可以用作操作系统和加载有操作系统和应用数据的应用数据的临时存储位置，或者可以用作各种软件代码的执行空间。
在DRAM 1500a和1500b中，可以执行加法/减法/乘法/除法操作、向量操作、地址操作或快速傅立叶变换(FFT)操作。此外，用于推断的功能可以在DRAM 1500a和1500b中执行。这里，可以使用人工神经网络在深度学习算法中执行推断。深度学习算法可以包括通过各种数据学习模型的训练操作和利用学习的模型识别数据的推断操作。作为实施例，由用户通过相机1100捕获的图像被信号处理并存储在DRAM 1500b中，加速器块或加速器芯片1820可以使用存储在DRAM 1500b中的数据和用于推断的函数来执行用于识别数据的AI数据操作。
系统1000可以包括多个贮存器或者比DRAM 1500a和1500b具有更大容量的闪存1600a和1600b。加速器块或加速器芯片1820可以通过使用闪存1600a和1600b来执行训练操作和AI数据操作。在一个实施例中，闪存1600a和1600b可以使用存储控制器1610中提供的算数设备更有效地执行由AP1800和/或加速器芯片1820执行的训练操作和推断AI数据操作。闪存1600a和1600b可以存储通过相机1100拍摄的照片或通过数据网络发送的数据。例如，可以存储增强现实/虚拟现实、高清(HD)或超高清(UHD)内容。
在系统1000中，DRAM 1500a和1500b中的每一个可以包括参考图1至图8描述的行锤控制电路。DRAM 1500a和1500b中的每一个逐元素地将在第一行锤监视时间帧tREFw期间具有等于或大于预定数量的访问数量或者与其他访问地址相比具有相对更高的访问数量的行锤地址RH_ADDR与在第二行锤监视时间帧tREFi期间在随机采样时间点被访问的随机采样地址RS_ADDR进行比较，并且作为比较的结果，向控制器1810通知被确定为相同的恶意行锤地址MH_ADDR，并使得对恶意行锤地址MH_ADDR执行目标刷新，以缓解DRAM 1500a和1500b的行锤。
虽然已经参照本发明的实施例具体示出和描述了本发明的概念，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储设备，包括：
存储单元阵列，包括多个存储单元行；
控制逻辑电路，被配置为监视存储单元阵列的访问地址，以检测第一锤地址和第二锤地址；以及
刷新控制电路，被配置为刷新与对应于第一锤地址的存储单元行物理相邻的存储单元行，
其中，第一锤地址包括在第一行锤监视时间帧期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址，
其中，第二锤地址包括在第二行锤监视时间帧期间在随机采样时间点被访问并且与行锤地址相同的存储单元行的恶意行锤地址，
其中，控制逻辑电路被配置为对恶意行锤地址的数量进行计数，并且
其中，刷新控制电路被配置为当所计数的恶意行锤击地址的数量超过阈值时，刷新与对应于恶意行锤击地址的存储单元行物理相邻的存储单元行。
2.根据权利要求1所述的存储设备，其中，第一行锤监视时间帧和第二行锤监视时间帧被相同地设置。
3.根据权利要求2所述的存储设备，其中，所述控制逻辑电路被配置为使用在存储设备中设置的刷新窗口tREFw作为第一行锤监视时间帧和第二行锤监视时间帧。
4.根据权利要求1所述的存储设备，其中，第一行锤监视时间帧比第二行锤监视时间帧长。
5.根据权利要求1所述的存储设备，其中，所述控制逻辑电路被配置为使用在存储设备中设置的刷新时间间隔tREFi作为第二行锤监视时间帧。
6.根据权利要求1所述的存储设备，其中，所述控制逻辑电路被配置为使用在存储设备中设置的刷新窗口tREFw作为第一行锤监视时间帧。
7.根据权利要求1所述的存储设备，其中，所述控制逻辑电路被配置为：
存储第一计数值，第一计数值对在第一行锤监视时间帧期间被访问的地址的访问数量进行计数，
在第一计数值中，选择等于或大于预定次数的特定计数值或者与其他第一计数值相比相对更高的计数值，并且
将与所选择的特定计数值或相对更高的计数值相对应的地址设置为行锤地址。
8.根据权利要求7所述的存储设备，其中，所述刷新控制电路被配置为生成刷新地址信号，刷新地址信号指示与对应于行锤地址的存储单元行物理相邻的存储单元行的地址。
9.根据权利要求7所述的存储设备，其中，所述控制逻辑电路被配置为在第一行锤监视时间帧过去之后重置第一计数值。
10.根据权利要求1所述的存储设备，其中，所述控制逻辑电路包括：
随机化器，被配置为提供第二行锤监视时间帧期间的随机采样时间点；以及
随机采样寄存器，被配置为存储地址作为在随机采样时间点被访问的随机采样地址。
11.根据权利要求10所述的存储设备，其中，所述随机化器包括线性反馈移位寄存器，所述线性反馈移位寄存器被配置为输出多个比特，并通过使用线性反馈移位寄存器的输出比特来设置随机采样时间点。
12.根据权利要求10所述的存储设备，其中，所述控制逻辑电路包括：
比较器，被配置为将随机采样地址与行锤地址进行比较，并且基于比较结果，如果行锤地址与随机采样地址相同，则输出行锤地址作为恶意行锤地址；以及
相似性计数器电路，被配置为存储通过对恶意行锤地址的数量进行计数而获得的第二计数值，并且当第二计数值超过阈值时，将恶意行锤地址提供给外部设备。
13.根据权利要求12所述的存储设备，其中，所述刷新控制电路被配置为刷新与对应于恶意行锤地址的存储单元行物理相邻的存储单元行。
14.根据权利要求12所述的存储设备，其中，所述控制逻辑电路被配置为当所计数的恶意行锤地址的数量超过阈值时，向外部设备通知关于恶意行锤地址的信息。
15.根据权利要求12所述的存储设备，其中，所述控制逻辑电路被配置为在第二行锤监视时间帧过去之后重置第二计数值。
16.一种存储设备，包括：
存储单元阵列，包括多个存储单元行；
控制逻辑电路，被配置为检测：
在第一行锤监视时间帧期间，具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址，和
在第二行锤监视时间帧期间在随机采样时间点被访问且与行锤地址相同的存储单元行的恶意行锤地址；以及
刷新控制电路，被配置为刷新与对应于行锤地址的存储单元行物理相邻的存储单元行，
其中，所述控制逻辑电路包括：
第一寄存器，被配置为存储在随机采样时间点被访问的存储单元行的随机采样地址；以及
比较器，被配置为将行锤地址与随机采样地址进行比较，并且基于比较结果，当随机采样地址中的一个与行锤地址相同时，输出行锤地址作为恶意行锤地址；以及
相似性计数器电路，被配置为对恶意行锤地址的数量进行计数，并且
其中，所述刷新控制电路被配置为当所计数的恶意行锤地址的数量超过阈值时，刷新与对应于恶意行锤地址的存储单元行物理相邻的存储单元行。
17.根据权利要求16所述的存储设备，其中，所述控制逻辑电路还包括随机化器，随机化器包括线性反馈移位寄存器，所述线性反馈移位寄存器被配置为输出多个比特，并且通过在第二行锤监视时间帧期间使用线性反馈移位寄存器的输出比特来设置随机采样时间点。
18.根据权利要求16所述的存储设备，其中，所述控制逻辑电路还包括：
第一计数器，被配置为存储第一计数值，所述第一计数值对在第一行锤监视时间帧期间被访问的地址的访问数量进行计数；以及
第二寄存器，被配置为在第一计数值中选择等于或大于预定次数的特定计数值或者与其他第一计数值相比相对更高的计数值，并且存储与所选择的特定计数值或相对更高的计数值相对应的地址作为行锤地址。
19.一种操作包括多个存储单元行的存储设备的方法，所述方法包括：
通过监视存储单元行的地址的访问数量来检测第一锤地址和第二锤地址；
存储第一锤地址作为在第一行锤监视时间帧期间具有等于或大于预定次数的访问数量或者与其他访问地址相比具有相对更高的访问数量的存储单元行的行锤地址；
存储第二锤地址作为在第二行锤监视时间帧期间在随机采样时间点被访问并且与行锤地址相同的存储单元行的恶意行锤地址；
对恶意行锤地址的数量进行计数；
对与对应于行锤地址的存储单元行物理相邻的存储单元行执行刷新操作；以及
当所计数的恶意行锤地址的数量超过阈值时，对与对应于恶意行锤地址的存储单元行物理相邻的存储单元行执行刷新操作。
20.根据权利要求19所述的方法，进一步包括：
存储对在第一行锤监视时间帧期间被访问的地址的访问数量进行计数的第一计数值；
选择等于或大于预定次数的特定计数值或者与其他第一计数值相比相对更高的计数值；以及
提供与所选择的特定计数值或相对更高的计数值相对应的地址作为行锤地址。
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