TW202329100A - 記憶體裝置及操作記憶體裝置的方法 - Google Patents

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Abstract

提供一種列鎚擊控制方法及一種記憶體裝置。所述記憶體裝置監視在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有較高的存取數目的列鎚擊位址以及在第二列鎚擊監視時間框期間在隨機取樣時間點處存取且與所述列鎚擊位址相同的惡意列鎚擊位址，當惡意列鎚擊位址數目超過臨限值時將惡意列鎚擊位址通告給記憶體控制器，並引起對與和惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列實行目標再新。

Description

記憶體裝置及操作記憶體裝置的方法
本發明概念是有關於半導體記憶體裝置，且更具體而言，是有關於一種用於控制針對在特定時間週期期間被集中存取的記憶體胞元的列鎚擊的記憶體裝置及一種操作所述記憶體裝置的方法。 [相關申請案的交叉參考]
本申請案是基於2021年9月24日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0126722號並主張其優先權，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
為了儲存由系統中的主機所使用的資料或指令及/或實行計算操作，使用半導體晶片的系統廣泛使用動態隨機存取記憶體（dynamic random access memory，DRAM）作為系統的操作記憶體或主記憶體。一般而言，DRAM在主機的控制下寫入資料或讀取所寫入的資料。當實行電腦操作時，主機自DRAM擷取指令及/或資料、執行指令及/或使用資料來實行電腦操作。若電腦操作的結果存在，則主機將電腦操作的結果寫回至DRAM。
DRAM胞元大小正在減小，以增大DRAM容量及密度。一些基於DRAM的系統會因工作負載（workload）繁重而經歷間歇性故障（intermittent failure）。該些故障是由對單列記憶體胞元的重複存取（所謂的列鎚擊（row hammer））來示蹤。連接至實體相鄰的記憶體胞元列的記憶體胞元受到列鎚擊的干擾，且可能引發資料毀損（data corruption）。受到列鎚擊影響的記憶體胞元可藉由目標再新操作（target refresh operation）來再新。
為了管理列鎚擊，DRAM可監視在存取位址之中在預設時間內被集中存取的鎚擊位址。DRAM基於鎚擊位址來產生鎚擊再新位址，所述鎚擊再新位址指示與和所述鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列的位址，且連接至與鎚擊再新位址對應的記憶體胞元列的記憶體胞元可經歷目標再新。鎚擊位址的數目可藉由特定時間週期內的歷史存取數目來確定，且此外，可藉由儲存存取數目的存取暫存器的數目來確定。
舉例而言，假定被設定用於管理列鎚擊的存取暫存器的數目是三，並以13、12、11及10的次序對已被集中存取的等於或大於臨限值的記憶體胞元列的特定存取數目進行排序。具有特定存取數目13、12及11的存取位址將被儲存於三個存取暫存器中，並被作為鎚擊位址來管理。然而，特定存取數目為10的存取位址可能是在特定時間點處被集中存取的惡意列鎚擊位址。在此情形中，儘管所述記憶體胞元列是有列鎚擊風險的列，最大存取數目為10的記憶體胞元列亦不被包括於歷史最大存取數目中，且因此不會被作為鎚擊位址來提供，因此存在目標不被再新的問題。
另一方面，若DRAM具有諸多存取暫存器來管理列鎚擊，則即使對於有列鎚擊風險的列，亦可實行目標再新。然而，由存取暫存器的增加引起的晶片大小費用（chip size overhead）可能成為DRAM的負擔。
因此，為了偵測引起惡意列鎚擊的記憶體存取環境並控制列鎚擊及惡意列鎚擊，需要一種能夠使由用於目標再新操作的資源所佔用的面積最小化以及提高目標再新效率的方法。
本發明概念提供一種用於控制針對在特定時間點處接收集中存取的記憶體胞元的惡意列鎚擊的記憶體裝置及一種操作所述記憶體裝置的方法。
根據本發明概念的一態樣，提供一種記憶體裝置，所述記憶體裝置包括：記憶體胞元陣列，包括多個記憶體胞元列；控制邏輯電路，被配置成監視用於記憶體胞元陣列的存取位址，以偵測第一鎚擊位址及第二鎚擊位址；以及再新控制電路，被配置成對與和第一鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新。第一鎚擊位址包括在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址。第二鎚擊位址包括在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同。控制邏輯電路被配置成對惡意列鎚擊位址數目進行計數。再新控制電路被配置成當所計數的惡意列鎚擊位址數目超過臨限值時，對與和惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新。
根據本發明概念的另一態樣，提供一種記憶體裝置，所述記憶體裝置包括：記憶體胞元陣列，包括多個記憶體胞元列；控制邏輯電路，被配置成偵測：在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址以及在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同；以及再新控制電路，被配置成對與和列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新。控制邏輯電路包括：第一暫存器，被配置成儲存在隨機取樣時間點處存取的記憶體胞元列的隨機取樣位址；以及比較器，被配置成對列鎚擊位址與隨機取樣位址進行比較，且當隨機取樣位址中的一者與列鎚擊位址相同時，輸出所述列鎚擊位址作為惡意列鎚擊位址。
根據本發明概念的另一態樣，提供一種操作包括多個記憶體胞元列的記憶體裝置的方法。所述方法包括：藉由監視記憶體胞元列的位址的存取數目來偵測第一鎚擊位址及第二鎚擊位址；將第一鎚擊位址儲存為在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址；將第二鎚擊位址儲存為在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同；對惡意列鎚擊位址數目進行計數；對與和列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列實行再新操作；以及當所計數的惡意列鎚擊位址數目超過臨限值時，對與和惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列實行再新操作。
圖1是示出根據本發明概念實例性實施例的包括用於控制列鎚擊的記憶體裝置的系統的圖。
參照圖1，系統（或記憶體系統）100可包括主機裝置110及記憶體裝置120。主機裝置110可經由記憶體匯流排130以通訊方式連接至記憶體裝置120。
系統100可為例如計算系統，例如電腦、筆記型電腦、伺服器、工作站、可攜式通訊終端、個人數位助理（personal digital assistant，PDA）、可攜式多媒體播放器（portable multimedia player，PMP）、智慧型電話或可穿戴裝置。主機裝置110可為包括於計算系統中的組件的一部分，例如圖形卡（graphics card）。
作為用於在系統100中實行一般電腦操作的功能區塊，主機裝置110可對應於中央處理單元（central processing unit，CPU）、數位訊號處理器（digital signal processor，DSP）、圖形處理單元（graphics processing unit，GPU）或應用處理器（application processor，AP）。主機裝置110可包括記憶體控制器112，其管理去往/來自記憶體裝置120的資料發射/接收。
記憶體控制器112可根據來自主機裝置110的記憶體請求來存取記憶體裝置120。記憶體控制器112可包括用於與記憶體裝置120進行介接（例如，選擇與記憶體位置對應的列及行、向記憶體位置寫入資料或者讀取所寫入的資料）的記憶體實體層介面（physical layer interface，PHY）。一般而言，記憶體實體層介面被稱為記憶體PHY。
記憶體控制器112可藉由向記憶體裝置120提供命令CMD及位址ADDR來控制針對記憶體裝置120的寫入操作或讀取操作。此外，可在記憶體控制器112與記憶體裝置120之間發射/接收用於寫入操作的資料DQ以及所讀取的資料DQ。可經由記憶體PHY及記憶體匯流排130在記憶體控制器112與記憶體裝置120之間實行記憶體存取操作。記憶體PHY可包括為記憶體控制器112與記憶體裝置120之間的高效通訊所需的訊號、頻率、定時、驅動、詳細操作參數及功能性而提供的實體層或電性層以及邏輯層。記憶體PHY可支援電子裝置工程聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準的雙倍資料速率（Double Data Rate，DDR）及/或低功率DDR（Low-Power DDR，LPDDR）協定的特徵。
記憶體控制器112與記憶體裝置120可經由記憶體匯流排130來進行連接。為了使圖式簡潔，儘管示出時脈CK訊號、命令/位址CA訊號、晶片選擇CS訊號及資料DQ經由記憶體控制器112與記憶體裝置120之間的一個訊號線自記憶體匯流排130提供，然而實際上，時脈CK、命令/位址CA、晶片選擇CS及資料DQ可經由多個訊號線或一匯流排來提供。記憶體控制器112與記憶體裝置120之間的訊號線可經由連接件來進行連接。連接件可被實施為接腳（pin）、球（ball）、訊號線或其他硬體組件。
時脈CK訊號可經由記憶體匯流排130的時脈訊號線自記憶體控制器112傳輸至記憶體裝置120。命令/位址CA訊號可經由記憶體匯流排130的命令/位址CA匯流排自記憶體控制器112傳輸至記憶體裝置120。晶片選擇CS訊號可經由記憶體匯流排130的晶片選擇CS線自記憶體控制器112傳輸至記憶體裝置120。在其中晶片選擇CS訊號被激活為邏輯高的狀態下經由命令/位址CA匯流排而傳輸的訊號可指示所述訊號是命令。資料DQ可經由記憶體匯流排130的包括雙向訊號線的資料DQ匯流排自記憶體控制器112傳輸至記憶體裝置120或自記憶體裝置120傳輸至記憶體控制器112。
記憶體裝置120可寫入資料DQ或讀取資料DQ，並在記憶體控制器112的控制下實行再新操作。舉例而言，記憶體裝置120可為雙倍資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory，DDR SDRAM）裝置。然而，本發明概念的範圍不限於此，且記憶體裝置120可為例如LPDDR SDRAM、寬輸入/輸出（input/output，I/O）DRAM、高頻寬記憶體（high bandwidth memory，HBM）、混合記憶體立方（hybrid memory cube，HMC）及類似裝置等揮發性記憶體裝置中的任一者。記憶體裝置120可包括記憶體胞元陣列200及列鎚擊控制電路210。
記憶體胞元陣列200可包括多個字元線及多個位元線以及形成於所述字元線與所述位元線的相交部（intersection）處的多個記憶體胞元。記憶體胞元陣列200的記憶體胞元可為揮發性記憶體胞元，例如DRAM胞元。
列鎚擊控制電路210可偵測記憶體胞元陣列200的存取位址之中被集中存取的第一鎚擊位址及第二鎚擊位址。在本文中，用語「被集中存取」可意指與特定字元線對應的位址在一時間週期內，被存取等於或大於預定次數或者相較於其他位址而言被存取相對較高的次數。根據實施例，列鎚擊控制電路210可在列鎚擊監視時間框期間對與記憶體胞元陣列200的列對應的位址存取數目進行計數，對所計數的位址存取數目進行排序，將具有經排序存取數目的一些位址儲存於第一暫存器中，並將所述一些位址設定為第一鎚擊位址。列鎚擊控制電路210可提供隨機取樣時間點，以在列鎚擊監視時間框期間在特定時間點處對位址存取數目進行計數。列鎚擊控制電路210可在隨機取樣時間點處對與記憶體胞元陣列200的列對應的位址存取數目進行計數，將所計數的存取位址儲存於第二暫存器中，並將所儲存的所計數的存取位址設定為第二鎚擊位址。列鎚擊控制電路210可對第二鎚擊位址與第一鎚擊位址進行比較，且作為比較的結果，將相同鎚擊位址儲存於第二暫存器中，並將所儲存的相同鎚擊位址設定為惡意列鎚擊位址。列鎚擊控制電路210可被配置成將惡意列鎚擊位址通知給記憶體控制器112，以引起對惡意列鎚擊位址實行目標再新。因此，列鎚擊控制電路210可減輕記憶體裝置120的列鎚擊。
圖2是示出根據本發明概念實施例的記憶體裝置的方塊圖。圖2示出利用DRAM實施的圖1所示記憶體裝置120。應注意，圖2中所示DRAM配置是作為實例提供，且未必是實際的DRAM配置。此外，本揭露不限於在圖2中作為實例示出的DRAM配置。
參照圖1及圖2，記憶體裝置120可包括記憶體胞元陣列200、列解碼器202、行解碼器206、輸入/輸出（I/O）閘控電路208、控制邏輯電路220、位址緩衝器230、再新控制電路240、輸入緩衝器260及輸出緩衝器270。儘管圖2中未示出，然而記憶體裝置120可更包括時脈緩衝器、模式暫存器組（mode register set，MRS）、記憶體組控制邏輯（bank control logic）、電壓產生電路及類似組件。
位址緩衝器230可自記憶體控制器112接收包括記憶體組位址、列位址ROW_ADDR及行位址COL_ADDR的位址ADDR。位址緩衝器230可將所接收的記憶體組位址提供至記憶體組控制邏輯，將所接收的列位址ROW_ADDR提供至列解碼器202，並將所接收的行位址COL_ADDR提供至行解碼器206。
記憶體胞元陣列200包括以列及行佈置的矩陣形式提供的多個記憶體胞元。記憶體胞元陣列200包括連接至所述記憶體胞元的多個字元線WL及多個位元線BL。所述多個字元線WL可連接至記憶體胞元列，且所述多個位元線BL可連接至記憶體胞元行。連接至所述多個字元線WL之中被激活的字元線WL的記憶體胞元的資料可被連接至位元線BL的感測放大器所感測及放大。
記憶體胞元陣列200可包括第一記憶體組BANK1至第四記憶體組BANK4。記憶體組控制邏輯因應於記憶體組位址而產生記憶體組控制訊號，且第一記憶體組BANK1至第四記憶體組BANK4之中與一記憶體組位址對應的一記憶體組的列解碼器202及行解碼器206可因應於所述記憶體組控制訊號而被激活。儘管本實施例示出記憶體裝置120的包括四個記憶體組的實例，然而端視實施例而定，記憶體裝置120可包括任意數目的記憶體組。
列解碼器202及行解碼器206可被佈置成對應於第一記憶體組BANK1至第四記憶體組BANK4中的每一者，且連接至與所述記憶體組位址對應的記憶體組的列解碼器202及行解碼器206可被激活。儘管圖2中未示出，然而列解碼器202可包括四個記憶體組列解碼器，以控制第一記憶體組BANK1至第四記憶體組BANK4中的對應記憶體組。列解碼器202可對自位址緩衝器230接收的列位址ROW_ADDR進行解碼，以自所述多個字元線WL之中選擇與列位址ROW_ADDR對應的字元線WL，並連接至激活所選擇字元線WL的字元線驅動器。
行解碼器206可自記憶體胞元陣列200的多個位元線BL之中選擇經設定的位元線BL。儘管圖2中未示出，然而行解碼器206可包括四個記憶體組行解碼器，以控制第一記憶體組BANK1至第四記憶體組BANK4中的對應記憶體組。行解碼器206可藉由對在叢發模式（burst mode）中基於行位址COL_ADDR而逐漸增加一的叢發位址進行解碼來產生行選擇訊號，並將藉由所述行選擇訊號而選擇的位元線BL連接至I/O閘控電路208。叢發位址指代針對讀取及/或寫入命令，可依據叢發長度BL來存取的行位置的位址。
I/O閘控電路208可包括用於儲存藉由行選擇訊號而選擇的位元線BL的讀取資料的讀取資料鎖存器以及用於將寫入資料寫入至記憶體胞元陣列200中的寫入驅動器。儲存於I/O閘控電路208的讀取資料鎖存器中的讀取資料可經由輸出緩衝器270而提供至資料DQ匯流排。寫入資料可經由連接至資料DQ匯流排的輸入緩衝器260且經由I/O閘控電路208的寫入驅動器而施加至記憶體胞元陣列200。
控制邏輯電路220可接收時脈CK訊號及命令CMD，且可產生用於控制記憶體裝置120的操作定時及/或記憶體操作的控制訊號CTL。控制邏輯電路220可向記憶體裝置120的電路提供控制訊號，以如由MRS儲存的操作及控制參數中所設定般進行運作。控制邏輯電路220可使用控制訊號CTL自記憶體胞元陣列200讀取資料並將資料寫入至記憶體胞元陣列200。儘管控制邏輯電路220及位址緩衝器230在圖2中被示出為分離的組件，然而控制邏輯電路220及位址緩衝器230可被實施為一個不可分離的組件。另外，儘管圖2中示出命令CMD及位址ADDR是分別作為分離的訊號來提供，然而位址可被視為包括於在LPDDR標準或類似標準中所提出的命令中。
控制邏輯電路220可被配置成偵測在列鎚擊監視時間框期間被集中存取的列鎚擊位址，並對與和所述列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行目標再新。另外，控制邏輯電路220可被配置成偵測在隨機取樣時間點處被存取且在列鎚擊監視時間框期間被集中存取的惡意列鎚擊位址，藉由將關於惡意列鎚擊位址的資訊傳輸至記憶體控制器112來警告惡意列鎚擊，並對與和所述惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行目標再新。根據實施例，控制邏輯電路220可經由記憶體匯流排130的資料DQ匯流排或者經由專用於通告的訊號線來將關於惡意列鎚擊位址的資訊傳輸至記憶體控制器112。
控制邏輯電路220可包括列鎚擊控制電路210，其在列鎚擊監視時間框期間偵測惡意列鎚擊位址。稍後將參照圖3闡述列鎚擊控制電路210。在以下實施例中，闡述列鎚擊控制電路210控制惡意列鎚擊，但本發明概念的實施例不限於此。舉例而言，可闡述列鎚擊控制電路210對應於設置於控制邏輯電路220中的配置，且控制邏輯電路220控制惡意列鎚擊。
控制邏輯電路220可因應於再新命令CMD而控制再新控制電路240藉由將再新計數器值增加一來實行正常再新操作。此外，控制邏輯電路220可基於包括列鎚擊位址及惡意列鎚擊位址的鎚擊位址HM_ADDR而控制再新控制電路240來實行目標再新操作。再新控制電路240可產生再新位址REF_ADDR，其對應於欲被實行正常再新操作及/或目標再新操作的記憶體胞元列。
圖3是示出根據本發明概念實施例的列鎚擊控制電路的方塊圖。圖4及圖5是示出由圖3所示列鎚擊控制電路中的隨機產生器（randomizer）實施的隨機取樣時間點的圖。圖6及圖7是概念性地闡釋圖3所示列鎚擊控制電路的操作的圖。在下文中，列鎚擊控制電路籠統地指代以硬體、韌體、軟體或其組合實施的用於控制或管理列鎚擊的電路。
參照圖2及圖3，列鎚擊控制電路210可被配置成監視記憶體胞元陣列200內的一或多個記憶體胞元列的列鎚擊，並偵測特定記憶體胞元列的列鎚擊的類型。特定記憶體胞元列指代在所設定時間週期期間具有等於或大於預定次數的存取數目或者相較於其他位址而言具有相對較高的存取數目的記憶體胞元列。在一些實例中，特定記憶體胞元列指代在所設定時間週期期間具有等於或大於預定次數的先用命令數目或者相較於其他記憶體胞元列而言具有相對較高的先用命令數目的記憶體胞元列。如圖4中所示，所設定時間週期可被設定為32毫秒或64毫秒來作為JEDEC標準中所定義的再新窗口（refresh window）tREFw。記憶體控制器112可在適當的時間處發出再新命令。基本要求是記憶體胞元陣列200的每一記憶體胞元可在其保持週期（retention period）（例如再新窗口tREFw）內被再新或存取至少一次。根據實施例，所設定時間週期可被設定為如圖5中所示的再新時間間隔（refresh time interval）tREFi。再新時間間隔tREFi是兩次再新操作之間的實際時間間隔，且是由系統100來確定。再新時間間隔tREFi是兩個再新命令REFRESH之間的時間間隔。再新時間間隔tREFi被定義為例如再新命令REFRESH的數目在32毫秒再新窗口內為近似8K。在下文中，所設定時間週期可被稱為由控制邏輯電路220設定的列鎚擊監視時間框或時間窗口。
列鎚擊控制電路210可偵測在特定時間點處被存取且在列鎚擊監視時間框期間被集中存取的惡意列鎚擊位址。列鎚擊控制電路210包括隨機產生器310、隨機取樣暫存器320、列存取計數器330、列鎚擊位址暫存器340、比較器350及相似性計數器電路360。
隨機產生器310可被配置成在列鎚擊監視時間框期間隨機提供列鎚擊取樣時間點。隨機產生器310可包括線性回饋移位暫存器（linear feedback shift register，LFSR），其基於本原多項式（primitive polynomial）來產生並輸出線性隨機數序列。LFSR可包括如圖6中所示的移位暫存器單元601、回饋常數單元602及線性回饋函數單元603。
參照圖6，移位暫存器單元601包括n個移位暫存器S 0、S 1、...及S n-1，且移位暫存器S 0、S 1、...及S n-1可對線性回饋函數單元603的輸出P進行接收及移位，並將移位暫存器S 0、S 1、...及S n-1的每一級的輸出s 0、s 1、...及s n-1逐一地輸出至回饋常數單元602的每一級。
回饋常數單元602是本原多項式的係數，且取模式0及模式1的值，且是指示與移位暫存器單元601的連接狀態的值C i（C 0=1，i=1、2、....及n-1）。回饋常數單元602可接收移位暫存器單元601的輸出s 0、s 1、...及s n-1，並將所接收的輸出s 0、s 1、...及s n-1連同其常數值C i（C 0=1，i=1、2、....及n-1）一起輸出至線性回饋函數單元603。
線性回饋函數單元603接收回饋常數單元602的輸出（即每一級的移位暫存器601的輸出s 0、s 1、...及s n-1以及其常數值C i（C 0=1，i=1、2、....及n-1）），並藉由方程式1來產生輸出P，以將所產生的輸出P輸出至移位暫存器單元601。 [方程式1]
P= s 0+ C 1 s 1+ ... + C n-1 s n-1
LFSR的操作過程如下。線性回饋函數單元603計算並輸出輸出P。此後，移位暫存器單元601輸出所有位元s 0、s 1、...及s n-1，並對線性回饋函數單元603的輸出P進行接收及移位。移位暫存器S 0、S 1、...及S n-1的輸出s 0、s 1、...及s n-1被輸出至回饋常數單元602。移位暫存器單元601的每當此操作過程被重複實行時均可被輸出的所有位元s 0、s 1、...及s n-1可作為隨機值而輸出。
返回圖3，列鎚擊控制電路210可使用隨機產生器310的輸出作為用於監視列鎚擊的隨機取樣時間點，所述輸出由圖6所示移位暫存器單元601的隨機輸出值指示。每當輸出隨機產生器310的隨機輸出值時，可隨機確定隨機取樣時間點。
作為例示，如圖4中所示，隨機取樣時間點可表現為集中於列鎚擊監視時間框（例如，tREFw）的第一半包（first half CASE）A、第一中間包（first middle CASE）B、第二中間包（second middle CASE）C或第二半包（second half CASE）D中。然而，隨機取樣時間點不限於此，且可在tREFw時間框內的任意時間週期期間集中出現。
作為例示，如圖5中所示，隨機取樣時間點可表現為集中於列鎚擊監視時間框（例如，tREFi）的第一半包1、第一中間包2或第二半包3中。然而，隨機取樣時間點不限於此，且可在tREFi時間框內的任意時間週期期間集中出現。
在圖3中，隨機取樣暫存器320可儲存在圖4或圖5所示隨機取樣時間點處存取的位址。儲存於隨機取樣暫存器320中的位址可被稱為隨機取樣位址RS_ADDR。
列存取計數器330可對在列鎚擊監視時間框期間存取的位址的存取數目進行計數。在所述存取數目之中，列存取計數器330可選擇等於或大於預定次數的特定存取數目或者選擇相較於其他存取位址而言相對較高的存取數目，並將具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的所選擇位址儲存於列鎚擊位址暫存器340中。
在實例性實施例中，在由列存取計數器330選擇的存取位址之中，一些上序存取位址（upper-order access address）可儲存於包括多個有限資源暫存器的列鎚擊位址暫存器340中。儲存於列鎚擊位址暫存器340中的存取位址可被稱為列鎚擊位址RH_ADDR。儲存於列鎚擊位址暫存器340中的列鎚擊位址RH_ADDR意指在列鎚擊監視時間框期間藉由歷史存取數目而確定的存取位址，且可在數目上受限。
比較器350可對儲存於隨機取樣暫存器320中的隨機取樣位址RS_ADDR與儲存於列鎚擊位址暫存器340中的列鎚擊位址RH_ADDR進行比較。比較器350可如圖7中所示判斷隨機取樣位址RS_ADDR是否與列鎚擊位址RH_ADDR相同，並將判斷結果提供至相似性計數器電路360。舉例而言，當比較器350確定出隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR相同時，比較器350可向相似性計數器電路360提供惡意列鎚擊位址MH_ADDR。
作為例示，在圖7中，假定具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的列鎚擊位址RH_ADDR以所選擇次序（例如，A14、A15、…、A20、A1、…、A8及A9）儲存於列鎚擊位址暫存器340中。另外，假定隨機取樣位址RS_ADDR被依序（例如，A2、A3、...、A9、A10、…、A16及A17）儲存於隨機取樣暫存器320中。比較器350逐元素地對隨機取樣位址RS_ADDR A2與列鎚擊位址RH_ADDR A14、A15、…、A20、A1、…、A8及A9進行比較，以判斷其是否相同。
舉例而言，在對列鎚擊位址RH_ADDR A14與隨機取樣位址RS_ADDR A2進行比較之後，比較器350在第一方向701上切換列鎚擊位址暫存器340，並實行依序對列鎚擊位址RH_ADDR A15、…、A20、A1、…、A8及A9進行比較的操作，以判斷其是否相同。在對隨機取樣位址RS_ADDR A2與列鎚擊位址RH_ADDR A14、A15、…、A20、A1、…、A8及A9進行比較之後，比較器350在第二方向702上切換隨機取樣暫存器320，並實行對隨機取樣位址RS_ADDR A3與列鎚擊位址RH_ADDR A14、A15、…、A20、A1、…、A8及A9進行比較的操作，以判斷其是否相同。可將藉由比較器350的逐元素比較操作而被確定為與列鎚擊位址RH_ADDR相同的隨機取樣位址RS_ADDR提供至相似性計數器電路360。等於列鎚擊位址RH_ADDR的隨機取樣位址RS_ADDR可被稱為惡意列鎚擊位址MH_ADDR，其是在隨機取樣時間點處被存取且在列鎚擊監視時間框期間被存取等於或大於預定次數的存取數目或者相較於其他位址而言相對較高的存取數目。
重新參照圖3，相似性計數器電路360可對自比較器350提供的惡意列鎚擊位址MH_ADDR的數目進行計數，並將所計數的值與臨限值THRESHOLD1進行比較。相似性計數器電路360可包括對臨限值THRESHOLD1進行儲存的暫存器362。相似性計數器電路360可將惡意列鎚擊位址MH_ADDR的數目超過臨限值THRESHOLD1通告給記憶體控制器112。此外，若所計數的惡意列鎚擊位址MH_ADDR的數目超過臨限值THRESHOLD1，則相似性計數器電路360可提供惡意列鎚擊位址MH_ADDR。記憶體控制器112可基於惡意列鎚擊位址MH_ADDR的資訊來控制對惡意列鎚擊位址MH_ADDR實行目標再新操作。
圖8A及圖8B是示出根據本發明概念實施例的控制邏輯電路的操作的流程圖。圖8A示出其中用於監視列鎚擊位址的第一列鎚擊監視時間框及用於監視惡意列鎚擊位址的第二列鎚擊監視時間框被設定為等於tREFw的實例。圖8B闡釋其中第一列鎚擊監視時間框與第二列鎚擊監視時間框被不同地設定為tREFw與tREFi的實例，且闡釋其中第二列鎚擊監視時間框tREFi被設定為較第一列鎚擊監視時間框tREFw短的實例。
結合圖1至圖7來參照圖8A，系統100可在操作S810中實行初始化。當系統100被上電時，記憶體控制器112及記憶體裝置120可根據設定方法來實行初始設定操作。可在記憶體裝置120的初始化中設定預設操作參數。舉例而言，可將列存取計數器330的第一計數值CT1及相似性計數器電路360的第二計數值CT2重置為「0」。另外，在記憶體裝置120的初始化中，系統100的供應商或使用者可對列鎚擊監視時間框進行設定，且可對作為用於確定惡意列鎚擊的準則的臨限值THRESHOLD1進行設定。
在操作S821及S822中，控制邏輯電路220可並列地實行監視第一列鎚擊的操作S821與監視第二列鎚擊的操作S822。
在監視第一列鎚擊的操作S821中，控制邏輯電路220可在列鎚擊位址暫存器340中儲存由列存取計數器330選擇的列鎚擊位址RH_ADDR，列存取計數器330對在列鎚擊監視時間框tREFw期間存取的位址的存取次數進行計數。
在監視第二列鎚擊的操作S822中，控制邏輯電路220可在隨機取樣暫存器320中儲存在列鎚擊監視時間框tREFw期間在由隨機產生器310設定的隨機取樣時間點處存取的隨機取樣位址RS_ADDR。
在操作S830中，控制邏輯電路220可確定在操作S822中獲得的隨機取樣位址RS_ADDR與在操作S821中獲得的列鎚擊位址RH_ADDR之間的存取型樣（access pattern）的相似性。控制邏輯電路220可使用逐元素地對隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR進行比較的比較器350將被確定為與列鎚擊位址RH_ADDR相同的隨機取樣位址RS_ADDR確定為相似的存取型樣。相似的存取型樣可表現為惡意列鎚擊位址MH_ADDR，其是在隨機取樣時間點處被存取且在列鎚擊監視時間框tREFw期間被存取等於或大於預定次數的存取數目或者相較於其他位址而言相對較高的存取數目。
若控制邏輯電路220確定出在隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR之間不存在存取型樣的相似性（否），則在操作S850中，控制邏輯電路220可對在操作S821中獲得的列鎚擊位址RH_ADDR實行目標再新操作。
若控制邏輯電路220確定出在隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR之間存在存取型樣的相似性（是），則在操作S860中，控制邏輯電路220可將關於惡意列鎚擊位址MH_ADDR的資訊傳輸至記憶體控制器112以通知所述惡意列鎚擊的存在。此外，在操作S860中，控制邏輯電路220可對在操作S821、S822及S830中獲得的惡意列鎚擊位址MH_ADDR實行目標再新操作。
控制邏輯電路220對在操作S821中獲得的列鎚擊位址RH_ADDR實行目標再新操作S850且對在操作S821、S822及S830中獲得的惡意列鎚擊位址MH_ADDR實行目標再新操作S860，並繼續進行至操作S870。
在操作S860中，控制邏輯電路220可將在操作S821、S822及S830中獲得的關於惡意列鎚擊位址MH_ADDR的資訊傳輸至記憶體控制器112以通告所述惡意列鎚擊的存在，並繼續進行至操作S870。
在操作S870中，控制邏輯電路220可判斷是否已經過列鎚擊監視時間框tREFw。若尚未經過列鎚擊監視時間框tREFw（否），則控制邏輯電路220可繼續進行至操作S821及S822。控制邏輯電路220可對欲在操作S821、S822及S830中獲得的列鎚擊位址RH_ADDR及惡意列鎚擊位址MH_ADDR重複實行列鎚擊監視操作。當已經過列鎚擊監視時間框tREFw（是）時，控制邏輯電路220可繼續進行至操作S810以對記憶體裝置120進行初始化。在此情形中，列存取計數器330的第一計數值CT1及相似性計數器電路360的第二計數值CT2可被重置為「0」。
結合圖1至圖7來參照圖8B，系統100可在操作S810中實行初始化。列存取計數器330的第一計數值CT1及相似性計數器電路360的第二計數值CT2被重置為「0」。另外，在記憶體裝置120的初始化中，系統100的供應商或使用者可將第一列鎚擊監視時間框設定為tREFw，將第二列鎚擊監視時間框設定為tREFi，且對作為用於確定惡意列鎚擊的準則的臨限值THRESHOLD1進行設定。
在操作S821及S822中，控制邏輯電路220可並列地實行監視第一列鎚擊的操作S821及監視第二列鎚擊的操作S822。在監視第一列鎚擊的操作S821中，控制邏輯電路220可在列鎚擊位址暫存器340中儲存由列存取計數器330選擇的列鎚擊位址RH_ADDR，列存取計數器330對在第一列鎚擊監視時間框tREFw期間存取的位址的存取次數進行計數。在監視第二列鎚擊的操作S822中，控制邏輯電路220可在隨機取樣暫存器320中儲存在第二列鎚擊監視時間框tREFi期間在由隨機產生器310設定的隨機取樣時間點處存取的隨機取樣位址RS_ADDR。
在操作S830中，控制邏輯電路220可確定在操作S822中獲得的隨機取樣位址RS_ADDR與在操作S821中獲得的列鎚擊位址RH_ADDR之間的存取型樣的相似性。控制邏輯電路220可偵測惡意列鎚擊位址MH_ADDR，其是在第二列鎚擊監視時間框tREFi期間在隨機取樣時間點處被存取且在第一列鎚擊監視時間框tREFw期間被存取等於或大於預定次數的存取數目或者相較於其他位址而言相對較高的存取數目。
在操作S821、S822及S830中獲得列鎚擊位址RH_ADDR及惡意列鎚擊位址MH_ADDR之後，控制邏輯電路220可繼續進行至操作S840及S860。
在操作S840中，控制邏輯電路220可判斷是否已經過第二列鎚擊監視時間框tREFi。若尚未經過第二列鎚擊監視時間框tREFi（否），則控制邏輯電路220可繼續進行至操作S821及S822。控制邏輯電路220可對欲在操作S821、S822及S830中獲得的列鎚擊位址RH_ADDR及惡意列鎚擊位址MH_ADDR重複實行列鎚擊監視操作。當已經過第二列鎚擊監視時間框tREFi（是）時，控制邏輯電路220可繼續進行至操作S850。
若控制邏輯電路220確定出在隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR之間不存在存取型樣的相似性（否），則在操作S850中，控制邏輯電路220可對在操作S821中獲得的列鎚擊位址RH_ADDR實行目標再新操作。在實行目標再新操作S850之後，控制邏輯電路220可繼續進行至操作S870。
若控制邏輯電路220確定出在隨機取樣位址RS_ADDR與列鎚擊位址RH_ADDR之間存在存取型樣的相似性（是），則在操作S860中，控制邏輯電路220可將關於惡意列鎚擊位址MH_ADDR的資訊傳輸至記憶體控制器112以通知所述惡意列鎚擊的存在。控制邏輯電路220在操作S860中藉由傳輸惡意列鎚擊（例如，惡意列鎚擊位址MH_ADDR）來向記憶體控制器112進行通告，且可繼續進行至操作S870。此外，在操作S860中，控制邏輯電路220可對在操作S821、S822及S830中獲得的惡意列鎚擊位址MH_ADDR實行目標再新操作。
在操作S870中，控制邏輯電路220可判斷是否已經過第一列鎚擊監視時間框tREFw。若尚未經過第一列鎚擊監視時間框tREFw（否），則控制邏輯電路220可繼續進行至操作S821及S822。控制邏輯電路220可對欲在操作S821、S822及S830中獲得的列鎚擊位址RH_ADDR及惡意列鎚擊位址MH_ADDR重複實行列鎚擊監視操作。當已經過第一列鎚擊監視時間框tREFw（是）時，控制邏輯電路220可繼續進行至操作S810以對記憶體裝置120進行初始化。在此情形中，列存取計數器330的第一計數值CT1及相似性計數器電路360的第二計數值CT2可被重置為「0」。
圖9是用於闡釋根據本發明概念實例性實施例的用於控制列鎚擊的記憶體裝置的圖。圖9示出利用HBM實施的圖1所示記憶體裝置120。應注意，圖9中所示HBM配置是作為實例提供，且未必是實際的HBM配置。此外，本揭露不限於在圖9中作為實例示出的HBM配置。在下文中，附加至不同圖式中的相同參考編號的下標（例如，120a中的「a」）用於區分具有相似或相同功能的多個電路。為了方便說明，記憶體裝置120a可與HBM 120a互換使用。
參照圖1及圖9，HBM 120a可藉由JEDEC標準HBM協定連接至主機裝置110。HBM協定是用於三維堆疊式記憶體（例如，DRAM）的高效能隨機存取記憶體（random access memory，RAM）介面。HBM 120a一般以較其他DRAM技術（例如，DDR4、圖形DDR5（Graphics DDR5，GDDR5）等）實質上小的形狀因數達成更寬的頻寬，同時消耗更少的功率。
HBM 120a可藉由包括具有彼此獨立的介面的多個通道CH1至CH8而具有高頻寬。HBM 120a可包括多個晶粒910及920，且例如可包括邏輯晶粒（或緩衝晶粒）910及堆疊於邏輯晶粒910上的一或多個核心晶粒（core die）920。在圖9所示實例中，儘管示出其中在HBM 120a中設置有第一核心晶粒921至第四核心晶粒924的實例，然而核心晶粒920的數目可不同地改變。核心晶粒920可被稱為記憶體晶粒。
第一核心晶粒921至第四核心晶粒924中的每一者可包括一或多個通道。在圖9中，由於第一核心晶粒921至第四核心晶粒924中的每一者包括兩個通道，因此示出其中HBM 120a具有八個通道CH1至CH8的實例。舉例而言，第一核心晶粒921可包括第一通道CH1及第三通道CH3，第二核心晶粒922可包括第二通道CH2及第四通道CH4，第三核心晶粒923可包括第五通道CH5及第七通道CH7，且第四核心晶粒924可包括第六通道CH6及第八通道CH8。
邏輯晶粒910可包括與主機裝置110進行通訊的介面電路911，且可經由介面電路911自主機裝置110接收命令/位址及資料。主機裝置110可經由被佈置成與通道CH1至CH8對應的匯流排130來傳輸命令/位址及資料，且可被形成為使得匯流排130被劃分用於每一通道，或者一些匯流排130可由至少兩個通道所共享。介面電路911可將命令/位址及資料傳輸至供主機裝置110請求記憶體操作或算術處理的通道。此外，根據本發明概念的實例性實施例，核心晶粒920中的每一者可包括記憶體中處理器（processor-in-memory，PIM）電路，或者通道CH1至CH8可與相應的PIM電路通訊。
主機裝置110可提供命令/位址及資料，以使得多個算術任務或內核（kernel）中的至少一些可在HBM 120a中實行，且算術處理可在由主機裝置110指定的通道的PIM電路中實行。作為實例，當所接收的命令/位址指示算術處理時，對應通道的PIM電路可使用自主機裝置110提供的寫入資料及/或自對應通道讀取的資料來實行算術處理。作為另一實例，當經由HBM 120a的對應通道接收的命令/位址指示記憶體操作時，可實行對資料的存取操作。
根據實施例，可為通道CH1至CH8中的每一者準備多個記憶體組，且可在每一通道的PIM電路中設置一或多個處理元件。舉例而言，每一通道中的處理元件的數目可等於記憶體組的數目，或者在處理元件的數目少於記憶體組的數目時，一個處理元件可由至少兩個記憶體組所共享。每一通道的PIM電路可執行由主機裝置110卸載的內核。
根據實施例，可為通道CH1至CH8中的每一者準備參照圖1至圖8B闡述的列鎚擊控制電路。用於通道CH1至CH8中的每一者的列鎚擊控制電路逐元素地對在第一列鎚擊監視時間框tREFw期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的列鎚擊位址RH_ADDR與在第二列鎚擊監視時間框tREFi期間在隨機取樣時間點處存取的隨機取樣位址RS_ADDR進行比較，且作為比較的結果，將被確定為相同的惡意列鎚擊位址MH_ADDR通告給記憶體控制器112，並引起對惡意列鎚擊位址MH_ADDR實行目標再新，以減輕通道CH1至CH8的列鎚擊。
同時，邏輯晶粒910可更包括矽穿孔（through silicon via，TSV）區912、HBM實體層介面（HBM PHY）區913及串列器/解串器（serializer/deserializer，SERDES）區914。TSV區912是其中形成有用於與核心晶粒920進行通訊的TSV的區，且是其中形成有被佈置成與通道CH1至CH8對應的匯流排130的區。當通道CH1至CH8中的每一者具有為128位元的頻寬時，TSV可包括用於為1024位元的資料輸入/輸出的配置。
HBM PHY區913可包括用於與記憶體控制器112及通道CH1至CH8進行通訊的多個輸入/輸出電路，且舉例而言，HBM PHY區913可包括用於將記憶體控制器112連接至通道CH1至CH8的一或多個互連電路。HBM PHY區913可包括為記憶體控制器112與通道CH1至CH8之間的高效通訊所需的訊號、頻率、定時、驅動、詳細操作參數及功能性而提供的實體層或電性層以及邏輯層。HBM PHY區913可實行記憶體介接，例如選擇與對應通道的記憶體胞元對應的列及行、向所述記憶體胞元寫入資料或者讀取所寫入的資料。HBM PHY區913可支援JEDEC標準的HBM協定的特徵。
隨著主機裝置110的處理器112的處理通量增加，且隨著對記憶體頻寬的需求增加，SERDES區914是提供JEDEC標準的SERDES介面的區。SERDES區914可包括SERDES發射機部分、SERDES接收機部分及控制器部分。SERDES發射機部分包括並列至串列電路（parallel-to-serial circuit）及發射機，且能夠接收並列資料串流並對所接收的並列資料串流進行串列化。SERDES接收機部分包括接收機放大器、均衡器、時脈及資料恢復電路以及串列至並列電路（serial-to-parallel circuit），且可接收串列資料串流並對所接收的串列資料串流進行並列化。控制器部分可包括錯誤偵測電路、錯誤校正電路及例如先進先出（First In First Out，FIFO）等暫存器。
圖10是示出根據本發明概念實施例的包括用於控制列鎚擊的記憶體裝置的系統1000的方塊圖。
參照圖10，系統1000可包括照相機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a及1500b、快閃記憶體1600a及1600b、I/O裝置1700a及1700b以及應用處理器AP 1800。系統1000可被實施為膝上型電腦、行動電話、智慧型電話、平板個人電腦、可穿戴裝置、健康照護裝置或物聯網（Internet of Things，IoT）裝置。另外，系統1000可被實施為伺服器或個人電腦。
照相機1100可根據使用者的控制來拍攝靜止影像（still image）或動畫（moving picture）且可儲存所捕獲影像/視訊資料或將所儲存的所捕獲影像/視訊資料傳輸至顯示器1200。音訊處理器1300可對快閃記憶體裝置1600a及1600b或網路的內容中所包含的音訊資料進行處理。數據機1400對用於發射/接收有線/無線資料的訊號進行調變及發射，且可在接收端處將經調變訊號解調以恢復原始訊號。I/O裝置1700a及1700b可包括提供數位輸入功能性及/或數位輸出功能性的裝置，例如通用串列匯流排（Universal Serial Bus，USB）或儲存器、數位照相機、安全數位（Secure Digital，SD）卡、數位多功能碟（Digital Versatile Disc，DVD）、網路配接器、觸控螢幕及類似裝置。
AP 1800可控制系統1000的總體操作。AP 1800可控制顯示器1200，以使得儲存於快閃記憶體1600a及1600b中的內容的一部分顯示於顯示器1200上。當經由I/O裝置1700a及1700b接收到使用者輸入時，AP 1800可實行與所述使用者輸入對應的控制操作。AP 1800可包括作為人工智慧（artificial intelligence，AI）資料操作的專用電路的加速器區塊，或者可包括自AP 1800分離的加速器晶片1820。可另外地向加速器區塊或加速器晶片1820安裝DRAM 1500b。加速器是專業地實行AP 1800的特定功能的功能區塊，且可包括作為專用於處理圖形資料的功能區塊的GPU、作為用於專業地實行AI計算及推斷的區塊的神經處理單元（Neural Processing Unit，NPU）以及作為專用於資料傳送的區塊的資料處理單元（Data Processing Unit，DPU）。
系統1000可包括DRAM 1500a及1500b。AP 1800可藉由滿足JEDEC標準的命令及模式暫存器（mode register，MRS）設定來控制DRAM 1500a及1500b，且藉由對DRAM介面協定進行設定來進行通訊，以使用例如低電壓/高速度/可靠性及循環冗餘檢查（Cyclic Redundancy Check，CRC）/錯誤校正碼（Error Correction Code，ECC）功能等公司特有功能。舉例而言，AP 1800可經由符合JEDEC標準（例如低功率雙倍資料速率4（Low Power Double Data Rate 4，LPDDR4）及LPDDR5）的介面1830與DRAM 1500a進行通訊，且加速器區塊或加速器晶片1820可藉由對新的DRAM介面協定進行設定來進行通訊，以控制作為具有較DRAM 1500a高的頻寬的加速器DRAM的DRAM 1500b。
儘管圖10中僅示出DRAM 1500a及1500b，然而本發明概念並不限於此，且若滿足AP 1800或加速器晶片1820頻寬、反應速度及電壓條件，則可使用任何記憶體，例如相變RAM（phase-change RAM，PRAM）、靜態RAM（SRAM）、磁性RAM（magnetic RAM，MRAM）、磁阻式RAM（resistive RAM，RRAM）、鐵電RAM（ferroelectric RAM，FRAM）或混合RAM。DRAM 1500a及1500b具有較I/O裝置1700a及1700b或快閃記憶體1600a及1600b相對小的潛時（latency）及頻寬。DRAM 1500a及1500b可在系統1000的上電時間點處被初始化，且可用作用於作業系統及應用資料的加載有所述作業系統及應用資料的臨時儲存位置，或者可用作各種軟體代碼的執行空間。
在DRAM 1500a及1500b中，可實行加法/減法/乘法/除法運算、向量運算、位址運算或快速傅立葉變換（Fast Fourier Transform，FFT）運算。另外，在DRAM 1500a及1500b中，可實行用於推斷的功能。此處，可使用人工神經網路在深度學習演算法中實行推斷。深度學習演算法可包括藉由各種資料對模型進行學習的訓練操作及利用所學習的模型對資料進行辨別的推斷操作。作為實施例，對使用者藉由照相機1100捕獲的影像進行訊號處理並將其儲存於DRAM 1500b中，且加速器區塊或加速器晶片1820可實行用於利用儲存於DRAM 1500b中的資料來對資料進行辨別的AI資料操作（AI data operation），且可實行用於推斷的功能。
系統1000可包括具有較DRAM 1500a及1500b大的容量的多個儲存器或快閃記憶體1600a及1600b。加速器區塊或加速器晶片1820可使用快閃記憶體1600a及1600b來實行訓練操作及AI資料操作。在實施例中，快閃記憶體1600a及1600b可使用設置於記憶體控制器1610中的算術裝置來更高效地實行由AP 1800及/或加速器晶片1820實行的訓練操作及推斷AI資料操作。快閃記憶體1600a及1600b可儲存藉由照相機1100而拍攝的圖片或經由資料網路傳輸的資料。舉例而言，可儲存擴增實境/虛擬實境內容、高清晰度（High Definition，HD）內容或超高清晰度（Ultra High Definition，UHD）內容。
在系統1000中，DRAM 1500a及1500b中的每一者可包括參照圖1至圖8B闡述的列鎚擊控制電路。DRAM 1500a及1500b中的每一者逐元素地對在第一列鎚擊監視時間框tREFw期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的列鎚擊位址RH_ADDR與在第二列鎚擊監視時間框tREFi期間在隨機取樣時間點處存取的隨機取樣位址RS_ADDR進行比較，且作為比較的結果，將被確定為相同的惡意列鎚擊位址MH_ADDR通告給控制器1810，並引起對惡意列鎚擊位址MH_ADDR實行目標再新，以減輕DRAM 1500a及1500b的列鎚擊。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
100:系統/記憶體系統 110:主機裝置 112、1610:記憶體控制器 120:記憶體裝置 120a:高頻寬記憶體（HBM） 130:記憶體匯流排/匯流排 200:記憶體胞元陣列 202:列解碼器 206:行解碼器 208:輸入/輸出（I/O）閘控電路 210:列鎚擊控制電路 220:控制邏輯電路 230:位址緩衝器 240:再新控制電路 260:輸入緩衝器 270:輸出緩衝器 310:隨機產生器 320:隨機取樣暫存器 330:列存取計數器 340:列鎚擊位址暫存器 350:比較器 360:相似性計數器電路 362:暫存器 601:移位暫存器單元 602:回饋常數單元 603:線性回饋函數單元 701:第一方向 702:第二方向 910:邏輯晶粒/晶粒/緩衝晶粒 911:介面電路 912:矽穿孔（TSV）區 913:HBM實體層介面（HBM PHY）區 914:串列器/解串器（SERDES）區 920:核心晶粒/晶粒 921:第一核心晶粒 922:第二核心晶粒 923:第三核心晶粒 924:第四核心晶粒 1000:系統 1100:照相機 1200:顯示器 1300:音訊處理器 1400:數據機 1500a、1500b:動態隨機存取記憶體（DRAM） 1600a、1600b:快閃記憶體 1620:快閃記憶體裝置 1700a、1700b:I/O裝置 1800:應用處理器AP 1810:控制器 1820:加速器晶片 1830:介面 ACT CMD:先用命令 ADDR:位址 BANK1:第一記憶體組 BANK2:第二記憶體組 BANK3:第三記憶體組 BANK4:第四記憶體組 BL:位元線/叢發長度 CA:命令/位址 CH1:第一通道/通道 CH2:第二通道/通道 CH3:第三通道/通道 CH4:第四通道/通道 CH5:第五通道/通道 CH6:第六通道/通道 CH7:第七通道/通道 CH8:第八通道/通道 CK:時脈 CMD:命令 COL_ADDR:行位址 CS:晶片選擇 CT1:第一計數值 CT2:第二計數值 CTL:控制訊號 DQ:資料 HM_ADDR:鎚擊位址 MH_ADDR:惡意列鎚擊位址 P:輸出 REF_ADDR:再新位址 RH_ADDR:列鎚擊位址 ROW_ADDR:列位址 RS_ADDR:隨機取樣位址 S 0、S 1～S n-2、S n-1:移位暫存器 s 0、s 1～s n-1、s n-1:輸出/位元 S810、S821、S822、S830、S840、S850、S860、S870:操作 THRESHOLD1:臨限值 tREFi:再新時間間隔/第二列鎚擊監視時間框/列鎚擊監視時間框 tREFw:第一列鎚擊監視時間框/列鎚擊監視時間框/再新窗口 WL:字元線
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是示出根據本發明概念實例性實施例的包括用於控制列鎚擊的記憶體裝置的系統的圖。 圖2是示出根據本發明概念實施例的記憶體裝置的方塊圖。 圖3是示出根據本發明概念實施例的列鎚擊控制電路的方塊圖。 圖4及圖5是示出由圖3所示列鎚擊控制電路中的隨機產生器實施的隨機取樣時間點的圖。 圖6及圖7是概念性地闡釋圖3所示列鎚擊控制電路的操作的圖。 圖8A及圖8B是示出根據本發明概念實施例的控制邏輯電路的操作的流程圖。 圖9是用於闡釋根據本發明概念實例性實施例的用於控制列鎚擊的記憶體裝置的圖。 圖10是示出根據本發明概念實施例的包括用於控制列鎚擊的記憶體裝置的系統的方塊圖。
112:記憶體控制器
210:列鎚擊控制電路
310:隨機產生器
320:隨機取樣暫存器
330:列存取計數器
340:列鎚擊位址暫存器
350:比較器
360:相似性計數器電路
362:暫存器
ACT CMD:先用命令
ADDR:位址
MH_ADDR:惡意列鎚擊位址
RH_ADDR:列鎚擊位址
RS_ADDR:隨機取樣位址
THRESHOLD1:臨限值

Claims (20)

  1. 一種記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列； 控制邏輯電路，被配置成監視用於所述記憶體胞元陣列的存取位址，以偵測第一鎚擊位址及第二鎚擊位址；以及 再新控制電路，被配置成對與和所述第一鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新， 其中所述第一鎚擊位址包括在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址， 其中所述第二鎚擊位址包括在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同， 其中所述控制邏輯電路被配置成對惡意列鎚擊位址數目進行計數，且 其中所述再新控制電路被配置成當所計數的所述惡意列鎚擊位址數目超過臨限值時，對與和所述惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新。
  2. 如請求項1所述的記憶體裝置，其中所述第一列鎚擊監視時間框與所述第二列鎚擊監視時間框被相同地設定。
  3. 如請求項2所述的記憶體裝置，其中所述控制邏輯電路被配置成使用在所述記憶體裝置中設定的再新窗口tREFw作為所述第一列鎚擊監視時間框及所述第二列鎚擊監視時間框。
  4. 如請求項1所述的記憶體裝置，其中所述第一列鎚擊監視時間框較所述第二列鎚擊監視時間框長。
  5. 如請求項1所述的記憶體裝置，其中所述控制邏輯電路被配置成使用在所述記憶體裝置中設定的再新時間間隔tREFi作為所述第二列鎚擊監視時間框。
  6. 如請求項1所述的記憶體裝置，其中所述控制邏輯電路被配置成使用在所述記憶體裝置中設定的再新窗口tREFw作為所述第一列鎚擊監視時間框。
  7. 如請求項1所述的記憶體裝置，其中所述控制邏輯電路被配置成： 儲存第一計數值，所述第一計數值對在所述第一列鎚擊監視時間框期間存取的位址的存取數目進行計數， 在所述第一計數值之中，選擇等於或大於所述預定次數的特定計數值或者相較於其他所述第一計數值而言相對較高的計數值，以及 將與所選擇的所述特定計數值或所述相對較高的計數值對應的位址設定為所述列鎚擊位址。
  8. 如請求項7所述的記憶體裝置，其中所述再新控制電路被配置成產生再新位址訊號，所述再新位址訊號指示與和所述列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列的位址。
  9. 如請求項7所述的記憶體裝置，其中所述控制邏輯電路被配置成在經過所述第一列鎚擊監視時間框之後重置所述第一計數值。
  10. 如請求項1所述的記憶體裝置，其中所述控制邏輯電路包括： 隨機產生器，被配置成在所述第二列鎚擊監視時間框期間提供所述隨機取樣時間點；以及 隨機取樣暫存器，被配置成儲存位址作為在所述隨機取樣時間點處存取的隨機取樣位址。
  11. 如請求項10所述的記憶體裝置，其中所述隨機產生器包括線性回饋移位暫存器，所述線性回饋移位暫存器被配置成輸出多個位元並使用所述線性回饋移位暫存器的所輸出的所述位元來對所述隨機取樣時間點進行設定。
  12. 如請求項10所述的記憶體裝置，其中所述控制邏輯電路包括： 比較器，被配置成對所述隨機取樣位址與所述列鎚擊位址進行比較，且若基於所述比較的結果，所述列鎚擊位址與所述隨機取樣位址相同，則輸出所述列鎚擊位址作為所述惡意列鎚擊位址；以及 相似性計數器電路，被配置成儲存藉由對所述惡意列鎚擊位址數目進行計數而獲得的第二計數值，且當所述第二計數值超過所述臨限值時，將所述惡意列鎚擊位址提供至外部裝置。
  13. 如請求項12所述的記憶體裝置，其中所述再新控制電路被配置成對與和所述惡意列鎚擊位址對應的所述記憶體胞元列實體相鄰的所述記憶體胞元列進行再新。
  14. 如請求項12所述的記憶體裝置，其中所述控制邏輯電路被配置成當所計數的所述惡意列鎚擊位址數目超過所述臨限值時，將關於所述惡意列鎚擊位址的資訊通知給所述外部裝置。
  15. 如請求項12所述的記憶體裝置，其中所述控制邏輯電路被配置成在經過所述第二列鎚擊監視時間框之後重置所述第二計數值。
  16. 一種記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列； 控制邏輯電路，被配置成偵測： 在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址，以及 在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同；以及 再新控制電路，被配置成對與和所述列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新， 其中所述控制邏輯電路包括： 第一暫存器，被配置成儲存在所述隨機取樣時間點處存取的記憶體胞元列的隨機取樣位址； 比較器，被配置成對所述列鎚擊位址與所述隨機取樣位址進行比較，且基於所述比較的結果，當所述隨機取樣位址中的一者與所述列鎚擊位址相同時，輸出所述列鎚擊位址作為所述惡意列鎚擊位址；以及 相似性計數器電路，被配置成對惡意列鎚擊位址數目進行計數，且 其中所述再新控制電路被配置成當所計數的所述惡意列鎚擊位址數目超過臨限值時，對與和所述惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列進行再新。
  17. 如請求項16所述的記憶體裝置，其中所述控制邏輯電路更包括隨機產生器，所述隨機產生器包括線性回饋移位暫存器，所述線性回饋移位暫存器被配置成輸出多個位元並在所述第二列鎚擊監視時間框期間使用所述線性回饋移位暫存器的所輸出的所述位元來對所述隨機取樣時間點進行設定。
  18. 如請求項16所述的記憶體裝置，其中所述控制邏輯電路更包括： 第一計數器，被配置成儲存第一計數值，所述第一計數值對在所述第一列鎚擊監視時間框期間存取的位址的存取數目進行計數；以及 第二暫存器，被配置成在所述第一計數值之中選擇等於或大於所述預定次數的特定計數值或者相較於其他所述第一計數值而言相對較高的計數值，並儲存與所選擇的所述特定計數值或所述相對較高的計數值對應的位址作為所述列鎚擊位址。
  19. 一種操作包括多個記憶體胞元列的記憶體裝置的方法，所述方法包括： 藉由監視所述記憶體胞元列的位址的存取數目來偵測第一鎚擊位址及第二鎚擊位址； 將所述第一鎚擊位址儲存為在第一列鎚擊監視時間框期間具有等於或大於預定次數的存取數目或者相較於其他存取位址而言具有相對較高的存取數目的記憶體胞元列的列鎚擊位址； 將所述第二鎚擊位址儲存為在第二列鎚擊監視時間框期間在隨機取樣時間點處存取的記憶體胞元列的惡意列鎚擊位址，且所述惡意列鎚擊位址與所述列鎚擊位址相同； 對惡意列鎚擊位址數目進行計數； 對與和所述列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列實行再新操作；以及 當所計數的所述惡意列鎚擊位址數目超過臨限值時，對與和所述惡意列鎚擊位址對應的記憶體胞元列實體相鄰的記憶體胞元列實行再新操作。
  20. 如請求項19所述的方法，更包括： 儲存第一計數值，所述第一計數值用於對在所述第一列鎚擊監視時間框期間存取的位址的存取數目進行計數； 選擇等於或大於所述預定次數的特定計數值或者相較於其他所述第一計數值而言相對較高的計數值；以及 提供與所選擇的所述特定計數值或所述相對較高的計數值對應的位址作為所述列鎚擊位址。
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