KR20230076039A - 메모리 - Google Patents

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KR20230076039A
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row
memory
circuit
rows
hammer
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KR1020210178103A
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김웅래
정회주
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에스케이하이닉스 주식회사
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Abstract

메모리는, 메모리 코어; 상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 및 상기 메모리 코어에서 액티브된 로우들 중 로우 해머 공격을 당한 로우들을 해머드 로우로 선별하되, 상기 리스트 저장 회로에 저장된 로우들에 대해서는 상기 해머드 로우로 선별될 가능성을 높이는 로우 해머 공격 감지 회로를 포함할 수 있다.

Description

메모리 {MEMORY}
본 특허 문헌은 메모리에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드라인 사이의 간격이 줄어들고 있다. 워드라인 사이의 간격이 줄어들면서 인접한 워드라인 사이의 커플링 효과가 증가하고 있다.
한편, 메모리 셀에 데이터가 입출력될 때마다 워드라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드라인에 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 로우 해머(Row Hammer)라고 하는데, 워드라인 디스터번스로 인해 메모리 셀이 리프레시되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
도 1은 로우 해머를 설명하기 위한 도면으로 메모리에 포함된 셀 어레이의 일부를 나타낸 도면이다.
도 1에서 'WLL'은 활성화 횟수가 많은 워드라인에 해당하며 'WLL-1', 'WLL+1'은 각각 'WLL'에 인접하게 배치된 워드라인, 즉 활성화 횟수가 워드라인에 인접한 워드라인에 해당한다. 그리고 'CL'은 'WLL'에 연결된 메모리셀, 'CL-1'은 'WLL-1'에 연결된 메모리 셀, 'CL+1'은 'WLL+1'에 연결된 메모리 셀을 나타낸다. 각각의 메모리 셀은 셀 트랜지스터(TL, TL-1, TL+1) 및 셀 캐패시터(CAPL, CAPL-1, CAPL+1)를 포함한다.
도 1에서 'WLL'이 활성화되거나 비활성화되면 'WLL'과 'WLL-1' 및 'WLL+1' 사이에 발생하는 커플링 현상으로 인해 'WLL-1' 및 'WLL+1'의 전압이 상승하거나 하강하면서 셀 캐패시터(CL-1, CL+1)의 전하량에도 영향을 미친다. 따라서 'WLL'의 활성화가 빈번하게 일어나서 'WLL'이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 'CL-1' 및 'CL+1'에 포함된 셀 캐패시터(CAPL-1, CAPL+1)에 저장된 전하의 양의 변화가 증가하고 메모리 셀의 데이터가 열화될 수 있다.
또한 워드라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출 시킴으로써 데이터를 손상시킨다.
로우 해머를 해결하기 위한 방법으로는, 여러 번 액티브된 로우(워드라인)를 찾고 여러 번 액티브된 로우의 주변 로우들을 리프레시하는 방법이 주로 사용된다.
본 발명의 실시예들은, 메모리의 로우 해머링 공격 방어 능력을 높이는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 메모리 코어; 상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 및 상기 메모리 코어에서 액티브된 로우들 중 로우 해머 공격을 당한 로우들을 해머드 로우로 선별하되, 상기 리스트 저장 회로에 저장된 로우들에 대해서는 상기 해머드 로우로 선별될 가능성을 높이는 로우 해머 공격 감지 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리는, 메모리 코어; 상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 상기 메모리 코어의 액티브 동작들에 사용된 액티브 어드레스들의 일부를 샘플링해 저장하는 샘플링 회로; 및 스마트 리프레시 동작시마다, 상기 샘플링 회로에 샘플링된 어드레스들 중 하나를 설정된 순서대로 해머드 로우 어드레스로 선택하되, 상기 샘플링된 어드레스들 중 상기 리스트 저장 회로에 저장된 로우에 대응하는 어드레스가 존재하는 경우에는 해당 로우 어드레스를 해머드 로우 어드레스로 선택하는 선택 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리는, 메모리 코어; 상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 상기 메모리 코어의 로우들의 액티브 회수에 기반해 해머드 로우를 선정하되, 상기 리스트 저장 회로에 저장된 로우에 대응하는 어드레스에 대응하는 로우들에 대해서는 더 높은 가산점을 부여하는 로우 해머 공격 감지 회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리는, 메모리 코어; 상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 상기 메모리 코어의 액티브 동작들에 사용된 액티브 어드레스들의 일부를 샘플링해 저장하되, 상기 액티브 어드레스들 중 상기 리스트 저장 회로에 저장된 로우들에 대응하는 액티브 어드레스의 경우에는 샘플링 확률을 높이는 샘플링 회로; 및 스마트 리프레시 동작시마다, 상기 샘플링 회로에 샘플링된 어드레스들 중 하나를 설정된 순서대로 해머드 로우 어드레스로 선택하는 선택 회로를 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리의 로우 해머링 공격 방어 능력을 높일 수 있다.
도 1은 로우 해머를 설명하기 위한 도면으로 메모리에 포함된 셀 어레이의 일부를 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도.
도 3은 도 2의 로우 해머 공격 감지 회로(257)의 제1실시예 구성도.
도 4는 도 2의 로우 해머 공격 감지 회로(257)의 제2실시예 구성도.
도 5는 도 2의 로우 해머 공격 감지 회로(257)의 제3실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도이다.
도 2를 참조하면, 메모리 시스템(200)은 메모리 콘트롤러(210)와 메모리(250)를 포함할 수 있다.
메모리 콘트롤러(210)는 호스트(HOST)의 요청에 따라 메모리(250)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등이 있을 수 있다. 메모리 콘트롤러(210)는 호스트 인터페이스(211), 스케쥴러(213), 커맨드 생성기(215), 에러 정정 회로(217) 및 메모리 인터페이스(219)를 포함할 수 있다. 메모리 콘트롤러(210)가 CPU, GPU, AP 등에 포함될 수도 있는데, 이 경우 호스트(HOST)는 이들 구성에서 메모리 콘트롤러(210) 이외의 구성을 의미할 수 있다. 예를 들어, 메모리 콘트롤러(210)가 CPU에 포함된 경우 도면의 호스트(HOST)는 CPU에서 메모리 콘트롤러(210)를 제외한 나머지 구성들을 나타낼 수 있다.
호스트 인터페이스(211)는 메모리 콘트롤러(210)와 호스트(HOST) 간의 인터페이스를 위한 것일 수 있다.
스케쥴러(213)는 호스트(HOST)로부터의 요청들 중 메모리(250)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(213)는 메모리(250)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리(250)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리(250)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
커맨드 생성기(215)는 스케쥴러(213)에 의해 정해진 동작의 순서에 맞게 메모리(250)로 인가할 커맨드를 생성할 수 있다.
에러 정정 회로(217)는 메모리(250)에 저장된 데이터의 에러를 감지 및 정정할 수 있다. 에러 정정 회로(217)는 메모리(250)의 라이트(write) 동작시에는 메모리(250)에 라이트될 데이터를 이용해 에러 정정 코드(ECC, Error Correction Code)를 생성할 수 있다. 에러 정정 회로(217)에 의해 생성된 에러 정정 코드는 라이트 데이터와 함께 메모리(250)에 저장될 수 있다. 에러 정정 회로(217)는 메모리(250)의 리드(read) 동작시에는 메모리(250)로부터 리드된 에러 정정 코드를 이용해 메모리(250)로부터 리드된 데이터의 에러를 감지하고, 에러가 발견된 경우에 이를 정정할 수 있다.
메모리 인터페이스(219)는 메모리 콘트롤러(210)와 메모리(250) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(219)를 통해 메모리 콘트롤러(210)로부터 메모리(250)로 커맨드와 어드레스(CA)가 전달되고, 데이터(DATA)가 송/수신될 수 있다. 메모리 인터페이스(219)를 PHY 인터페이스라고도 한다.
메모리(250)는 메모리 콘트롤러(210)에 의해 지시되는 동작을 수행할 수 있다. 메모리(250)는 리프레시 동작이 필요한 메모리일 수 있다. 예를 들어, 메모리(250)는 DRAM일 수 있으며, 리프레시 동작이 요구되는 다른 종류의 메모리일 수도 있다.
메모리(250)는 메모리 코어(251), 제어 회로(253), 리스트 저장 회로(255) 및 로우 해머 공격 감지 회로(257)를 포함할 수 있다.
제어 회로(253)는 메모리(250)의 전반적인 동작을 제어할 수 있다. 제어 회로(253)는 커맨드와 어드레스(CA)에 의해 지시된 동작들, 예를 들어 액티브(active) 동작, 프리차지(precharge) 동작, 리드(read) 동작, 라이트(write) 동작 및 리프레시(refresh) 동작, 을 메모리(250)가 수행할 수 있도록 메모리(250) 내부의 구성들을 제어할 수 있다. 또한, 제어 회로(253)는 메모리 콘트롤러(210)로부터 스마트 리프레시(smart refresh) 동작이 지시된 경우에는 로우 해머 공격 감지 회로(257)에 의해 해머드 로우(hammered row)로 선정된 로우의 인접 로우들이 리프레시되도록 메모리(250) 내부의 구성들을 제어할 수 있다.
메모리 코어(251)는 다수의 로우들과 다수의 컬럼들로 배열된 다수의 메모리 셀들을 포함할 수 있다. 또한, 메모리 코어(251)는 메모리 셀들에 데이터를 라이트하고, 메모리 셀들로부터 데이터를 리드하기 위한 회로들을 포함할 수 있다.
리스트 저장 회로(255)는 메모리 코어(251)의 로우들 중 로우 해머 공격에 취약한 로우들의 리스트를 저장할 수 있다. 메모리 코어(251)의 로우들의 로우 해머 공격에 대한 저항력은 모두 동일하지 않다. 동일한 로우 해머 공격이 있었을때, 대부분의 로우들의 데이터는 유실되지 않지만 취약한 특정한 로우들의 데이터는 쉽게 유실될 수 있다. 리스트 저장 회로(255)는 이와 같이 로우 해머 공격에 취약한 로우들의 리스트를 저장할 수 있다. 예를 들어, 5번 로우가 과도하게 액티브되는 경우에 4번 로우와 6번 로우의 데이터가 유실되기 쉬운 경우에, 리스트 저장 회로(255)에는 5번 로우의 로우 어드레스가 저장될 수 있다. 리스트 저장 회로(255)는 메모리(250)의 전원이 오프되더라도 저장된 정보를 유지해야 하므로, 이-퓨즈 어레이(e-fuse array)와 같은 비휘발성 메모리 회로를 포함할 수 있다. 리스트 저장 회로(255)에 저장되는 정보, 즉 로우 해머 공격에 취약한 로우들의 리스트는, 메모리(250)의 제조 과정에서 수행되는 테스트에 의해 얻어지고 리스트 저장 회로(255)에 기록될 수 있다. 실시예에 따라 리스트 저장 회로(255)가 단순히 로우 해머 공격에 취약한 로우들을 저장하지 않고, 로우 해머 공격에 취약한 정도를 세분화하여 로우들에 대한 정보를 저장할 수도 있다.
로우 해머 공격 감지 회로(257)는 메모리 코어(251)에서 액티브된 로우들 중 로우 해머 공격을 당한 로우들, 즉 과도하게 여러번 액티브된 로우들,을 해머드 로우(hammered row)로 선별할 수 있다. 로우 해머 공격 감지 회로(257)는 리스트 저장 회로(255)에 저장된 로우들, 즉 로우 해머 공격에 취약한 로우들, 에 대해서는 다른 로우들에 비해 해머드 로우로 선별될 가능성을 높일 수 있다. 이는 일반적인 로우가 로우 해머 공격을 받는 경우보다 리스트 저장 회로(255)에 저장된 로우가 로우 해머 공격을 받는 경우에 데이터의 유실 가능성이 더 높기 때문이다. 로우 해머 공격 감지 회로(257)는 다양한 방식으로 해머드 로우를 선정할 수 있는데, 이에 대해서는 도 3 내지 도 5에서 자세히 알아보기로 한다.
도 3은 도 2의 로우 해머 공격 감지 회로(257)의 제1실시예 구성도이다.
도 3을 참조하면, 로우 해머 공격 감지 회로(257)는 샘플링 회로(310) 및 선택 회로(320)를 포함할 수 있다.
샘플링 회로(310)는 메모리 코어(251)의 액티브 동작들에서 사용된 어드레스들의 일부를 샘플링해 저장할 수 있다. 샘플링 회로(310)는 랜덤 펄스 발생기(311)와 레지스터 회로(313)를 포함할 수 있다.
랜덤 펄스 발생기(311)는 랜덤하게 활성화되는 랜덤 펄스(RANDOM_PULSE)를 생성할 수 있다.
레지스터 회로(313)는 랜덤 펄스(RANDOM_PULSE)의 활성화 구간과 액티브 신호(ACT)의 활성화 구간이 겹치는 경우에, 즉 랜덤 펄스(RANDOM_PULSE)와 액티브 신호(ACT)가 동시에 활성화되는 경우에, 액티브 동작에 사용되는 어드레스(ROW_ADD)를 입력받아 저장할 수 있다. 액티브 신호(ACT)는 메모리(250)의 액티브 동작시에 활성화되는 신호일 수 있다. 레지스터 회로(313)는 액티브 신호(ACT)가 활성화되더라도 랜덤 펄스(RANDOM_PULSE)가 활성화되지 않으면 어드레스(ROW_ADD)를 저장하지 않고, 액티브 신호(ACT)와 랜덤 펄스(RANDOM_PULSE)가 동시에 활성화된 경우에만 어드레스(ROW_ADD)를 저장하므로, 액티브 동작에 사용된 어드레스들 중 일부의 어드레스들만 입력받아 저장할 수 있다. 즉, 레지스터 회로(313)는 액티브 동작에 사용된 수많은 어드레스들 중 일부의 어드레스들만 샘플링해 저장할 수 있다. 레지스터 회로(313)로부터 출력되는 SAMPLE_ADD_0~SAMPLE_ADD_N은 레지스터 회로(313)에 의해 샘플링된 어드레스들이다.
선택 회로(320)는 스마트 리프레시 신호(SMART_REF)가 활성화되는 스마트 리프레시 동작시마다 샘플링된 어드레스들(SAMPLE_ADD_0~SAMPLE_ADD_N) 중 하나를 설정된 순서대로 선택해 해머드 로우(HAMMER_ROW_ADD)로 출력할 수 있다. 예를 들어, 스마트 리프레시 신호(SMART_REF)가 첫번째 활성화될 때에는 샘플링된 어드레스(SAMPLE_ADD_0)를 해머드 로우(HAMMER_ROW_ADD)로 선택하고, 스마트 리프레시 신호(SMART_REF)가 두번째 활성화될 때에는 샘플링된 어드레스(SAMPLE_ADD_1)를 해머드 로우(HAMMER_ROW_ADD)로, 즉 순차적으로, 선택할 수 있다.
선택 회로(320)는 샘플링된 어드레스들(SAMPLE_ADD_0~SAMPLE_ADD_N) 중 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)과 동일한 어드레스가 존재하는 경우에는 스마트 리프레시 신호(SMART_REF)가 활성화 될때에, 순서와 상관 없이 해당 로우 어드레스를 해머드 로우(HAMMER_ROW_ADD)로 선정할 수 있다. 예를 들어, 샘플링된 어드레스(SAMPLE_ADD_3)가 취약 로우 리스트에 포함된 어드레스들(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M) 중 하나와 동일한 경우에, 선택 회로(320)는 다른 샘플링된 어드레스들에 우선하여 샘플링된 어드레스(SAMPLE_ADD_3)를 선택해 해머드 로우(HAMMER_ROW_ADD)로 선정할 수 있다. 샘플링된 어드레스들(SAMPLE_ADD_0~SAMPLE_ADD_N) 중 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)와 동일한 어드레스가 2개 이상 존재하는 경우에, 선택 회로(320)는 스마트 리프레시 신호(SMART_REF)가 활성화될 때마다 해당 어드레스들을 설정된 순서대로, 예를 들어 순차적으로, 하나씩 선택해 해머드 로우(HAMMER_ROW_ADD)로 선정할 수 있다.
스마트 리프레시 동작시에 선택 회로(320)에 의해 선정된 해머드 로우(HAMMER_ROW_ADD)의 인접 로우들이 리프레시될 수 있다.
도 3의 로우 해머 공격 감지 회로(257)에서는 선택 회로(320)가 샘플링된 어드레스(SAMPLE_ADD_0~SAMPLE_ADD_N)들 중 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)와 동일한 어드레스를 우선적으로 해머드 로우(HAMMER_ROW_ADD)로 선정하므로, 메모리 코어(251)에서 로우 해머 공격에 취약한 로우들이 다른 로우들에 비해 해머드 로우(HAMMER_ROW_ADD)로 선별될 가능성이 높아질 수 있다.
도 4는 도 2의 로우 해머 공격 감지 회로(257)의 제2실시예 구성도이다.
도 4를 참조하면, 로우 해머 공격 감지 회로(257)는, 카운팅 회로(410), 카운팅 결과 저장 회로(420) 및 비교 회로(430)를 포함할 수 있다.
카운팅 회로(410)는 메모리 코어(250)의 로우들의 액티브 동작의 회수를 카운팅할 수 있다. 카운팅 회로(410)는 액티브 신호(ACT)와 어드레스(ROW_ADD)를 이용해 메모리 코어(250)의 로우들이 몇번씩 액티브되었는지를 카운팅할 수 있다. 카운팅 회로(410)는 모든 액티브 동작을 카운팅하는 풀카운팅(full counting) 방식을 사용할 수도 있고, 액티브 동작들 중 랜덤하게 샘플링된 일부 액티브 동작들만을 샘플링해 카운팅하는 방식을 사용할 수도 있다.
카운팅 회로(410)는 메모리 코어(250)의 로우들이 액티브될 때마다 해당 로우의 카운팅 값을 +1씩 증가시킬 수 있다. 예를 들어, 100번 로우의 카운팅 값이 3인데, 100번 로우에 대한 액티브 동작이 수행되는 경우에, 카운팅 회로(410)는 100번 로우의 카운팅 값을 4로 +1만큼 증가시킬 수 있다. 그러나 카운팅 회로(410)는 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_M)에 대응하는 로우에 대해서는 카운팅에 가중치를 부여할 수 있다. 즉, 리스트(WEAK_ROW_ADD_0~WEAK_ROW_M)에 대응하는 로우들이 액티브될 때에는 해당 로우의 카운팅 값을 +X씩(X는 2이상의 정수) 증가시킬 수 있다. 예를 들어, 50번 로우가 리스트에 대응하는 취약 로우이고 카운팅 값이 4인데, 50번 로우에 대한 액티브 동작이 수행되는 경우에, 카운팅 회로(410)는 50번 로우의 카운팅 값을 6으로 +2만큼 증가시킬 수 있다.
카운팅 회로(410)의 로우별 카운팅 결과는 카운팅 결과 저장 회로(420)에 저장될 수 있다.
비교 회로(430)는 스마트 리프레시 신호(SMART_REF)가 활성화될 때마다 카운팅 결과 저장 회로(420)에 저장된 로우들 중 카운팅 결과값을 비교하고, 카운팅 결과값이 가장 큰 로우를 해머드 로우(HAMMER_ROW_ADD)로 선정해 출력할 수 있다. 예를 들어, 카운팅 결과 저장 회로(420)에 저장된 카운팅 결과가 하기의 표 1과 같은 경우에 비교 회로는 카운팅 결과 값이 가장 큰 10번 로우를 해머드 로우(HAMMER_ROW_ADD)로 선택할 수 있다.
로우 카운팅 값
3번 150
10번 900
76번 50
... ...
101번 200
도 4의 로우 해머 공격 감지 회로(257)에서는 카운팅 회로(410)가 액티브 회수를 카운팅할 때 리스트에 대응하는 로우의 경우에는 가중치를 부여해 카운팅하므로, 메모리 코어(251)에서 로우 해머 공격에 취약한 로우들이 다른 로우들에 비해 해머드 로우로 선별될 가능성이 높아질 수 있다.
도 5는 도 2의 로우 해머 공격 감지 회로(257)의 제3실시예 구성도이다.
도 5를 참조하면, 로우 해머 공격 감지 회로(257)는 샘플링 회로(510)와 선택 회로(520)를 포함할 수 있다.
샘플링 회로(510)는 메모리 코어(251)의 액티브 동작들에 사용된 어드레스들의 일부를 샘플링해 저장할 수 있다. 샘플링 회로(510)는 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하는 어드레스들의 경우에는 그렇지 않은 어드레스들보다 샘플링 확률을 높일 수 있다.
샘플링 회로(510)는 제1랜덤 펄스 발생기(511), 제2랜덤 펄스 발생기(513) 및 레지스터 회로(515)를 포함할 수 있다.
제1랜덤 펄스 발생기(511)는 랜덤하게 활성화되는 제1랜덤 펄스(RANDOM_PULSE_0)를 생성할 수 있다. 제2랜덤 펄스 발생기(513)는 랜덤하게 활성화되는 제2랜덤 펄스(RANDOM_PULSE_1)를 생성할 수 있다. 제2랜덤 펄스(RANDOM_PULSE_1)는 제1랜덤 펄스(RANDOM_PULSE_0)보다 더 자주 활성화될 수 있다.
레지스터 회로(515)는 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하지 않는 경우에는 제1랜덤 펄스(RANDOM_PULSE_0)를 사용해 어드레스(ROW_ADD)를 샘플링해 저장하고, 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하는 경우에는 제2랜덤 펄스(RANDOM_PULSE_1)를 사용해 어드레스(ROW_ADD)를 샘플링해 저장할 수 있다.
상세하게, 레지스터 회로(515)는 제1랜덤 펄스(RANDOM_PULSE_0)와 액티브 신호(ACT)가 모두 활성화되고 어드레스(ROW_ADD)가 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하지 않는 경우에, 어드레스(ROW_ADD)를 입력받아 저장할 수 있다. 또한, 레지스터 회로(515)는 제2랜덤 펄스(RANDOM_PULSE_1)와 액티브 신호(ACT)가 모두 활성화되고 어드레스(ROW_ADD)가 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하는 경우에, 어드레스(ROW_ADD)를 입력받아 저장할 수 있다.
선택 회로(520)는 스마트 리프레시 신호(SMART_REF)가 활성화되는 스마트 리프레시 동작시마다 샘플링된 어드레스들(SAMPLE_ADD_0~SAMPLE_ADD_N) 중 하나를 설정된 순서대로 선택해 해머드 로우(HAMMER_ROW_ADD)로 출력할 수 있다. 예를 들어, 스마트 리프레시 신호(SMART_REF)가 첫번째 활성화될 때에는 샘플링된 어드레스(SAMPLE_ADD_0)를 해머드 로우(HAMMER_ROW_ADD)로 선택하고, 스마트 리프레시 신호(SMART_REF)가 두번째 활성화될 때에는 샘플링된 어드레스(SAMPLE_ADD_1)를 해머드 로우(HAMMER_ROW_ADD)로 선택할 수 있다.
도 5의 로우 해머 공격 감지 회로(257)의 샘플링 회로(510)는 액티브 동작의 수행시에 일반적인 로우들의 경우에는 낮은 확률로 샘플링하고, 리스트 저장 회로(255)에 저장된 로우들의 경우에는 높은 확률르 샘플링한다. 따라서 메모리 코어(251)에서 로우 해머 공격에 취약한 로우들이 다른 로우들에 비해 해머드 로우로 선별될 가능성이 높아질 수 있다.
샘플링 회로(510)의 변형 예로, 하나의 랜덤 펄스 발생기(예, 511)만을 사용하는 경우도 있을 수 있다. 이 경우, 레지스터 회로(515)는 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하는 경우에는 랜덤 펄스(RANDOM_PULSE_0)의 활성화를 X회 중 1회 빈도로 사용하고, 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하지 않는 경우에는 랜덤 펄스(RANDOM_PULSE_0)의 활성화를 Y회(Y>X) 중 1회 빈도로 사용할 수 있다. 예를 들어, X는 1이고 Y는 2인 경우에, 레지스터 회로(515)는 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하는 경우에는 랜덤 펄스(RANDOM_PULSE_0)를 그대로 사용하고, 액티브 동작에 사용된 어드레스(ROW_ADD)가 리스트 저장 회로(255)에 저장된 리스트(WEAK_ROW_ADD_0~WEAK_ROW_ADD_M)에 대응하지 않는 경우에는 랜덤 펄스(RANDOM_PULSE_0)를 2회 중 1회 비율로 사용해 어드레스를 샘플링할 수 있다. 이러한 동작을 통해 샘플링 회로(510)는 액티브 동작의 수행시에 일반적인 로우들의 경우에는 낮은 확률로 샘플링하고, 리스트 저장 회로(255)에 저장된 로우들의 경우에는 보다 높은 확률로 샘플링할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여아 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 메모리 시스템
210: 메모리 콘트롤러
250: 메모리
251: 메모리 코어
253: 제어 회로
255: 리스트 저장 회로
257: 공격 감지 회로

Claims (14)

  1. 메모리 코어;
    상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로; 및
    상기 메모리 코어에서 액티브된 로우들 중 로우 해머 공격을 당한 로우들을 해머드 로우로 선별하되, 상기 리스트 저장 회로에 저장된 로우들에 대해서는 상기 해머드 로우로 선별될 가능성을 높이는 로우 해머 공격 감지 회로
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 메모리의 스마트 리프레시 동작시에,
    상기 로우 해머 공격 감지 회로에 의해 선정된 해머드 로우의 인접 로우들이 리프레시되는
    메모리.
  3. 메모리 코어;
    상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로;
    상기 메모리 코어의 액티브 동작들에 사용된 액티브 어드레스들의 일부를 샘플링해 저장하는 샘플링 회로; 및
    스마트 리프레시 동작시마다, 상기 샘플링 회로에 샘플링된 어드레스들 중 하나를 설정된 순서대로 해머드 로우 어드레스로 선택하되, 상기 샘플링된 어드레스들 중 상기 리스트 저장 회로에 저장된 로우에 대응하는 어드레스가 존재하는 경우에는 해당 로우 어드레스를 해머드 로우 어드레스로 선택하는 선택 회로
    를 포함하는 메모리.
  4. 제 3항에 있어서,
    상기 샘플링 회로는
    랜덤 펄스를 발생시키는 랜덤 펄스 발생기; 및
    상기 랜덤 펄스의 활성화 구간에 액티브 신호가 활성화되면, 로우 어드레스를 샘플링해 저장하기 위한 레지스터 회로를 포함하는
    메모리.
  5. 제 3항에 있어서,
    상기 선택 회로는
    상기 샘플링된 어드레스들 중 상기 리스트 저장 회로에 저장된 로우에 대응하는 어드레스가 다수개 존재하는 경우에는 상기 스마트 리프레시 동작시마다 해당 어드레스들 중 하나를 설정된 순서대로 해머드 로우 어드레스로 선택하는
    메모리.
  6. 제 3항에 있어서,
    상기 메모리의 스마트 리프레시 동작시에,
    상기 선택 회로에 의해 선택된 해머드 로우의 인접 로우들이 리프레시되는
    메모리.
  7. 메모리 코어;
    상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로;
    상기 메모리 코어의 로우들의 액티브 회수에 기반해 해머드 로우를 선정하되, 상기 리스트 저장 회로에 저장된 로우에 대응하는 어드레스에 대응하는 로우들에 대해서는 더 높은 가산점을 부여하는 로우 해머 공격 감지 회로
    를 포함하는 메모리.
  8. 제 7항에 있어서,
    상기 로우 해머 공격 감지 회로는
    상기 메모리 코어의 로우들의 액티브 회수를 카운팅하기 위한 카운팅 회로;
    상기 카운팅 회로의 카운팅 결과를 저장하기 위한 카운팅 결과 저장 회로; 및
    상기 카운팅 결과 저장 회로에 저장된 로우들 중 카운팅 결과값이 가장 큰 로우를 해머드 로우로 선정하기 위한 비교 회로를 포함하고,
    상기 카운팅 회로는 상기 메모리 코어의 로우들이 액티브될 때마다 해당 로우의 카운팅 값을 +1 증가시키되, 상기 리스트 저장 회로에 저장된 로우가 액티브될 때에는 해당 로우의 카운팅 값을 +X (X는 2이상의 정수)만큼 증가시키는
    메모리.
  9. 제 8항에 있어서,
    상기 카운팅 회로는
    상기 메모리 코어에서 액티브되는 로우들 중 일부 로우들을 샘플링해 카운팅하는
    메모리.
  10. 제 7항에 있어서,
    상기 메모리의 스마트 리프레시 동작시에,
    상기 로우 해머 공격 감지 회로에 의해 선택된 해머드 로우의 인접 로우들이 리프레시되는
    메모리.
  11. 메모리 코어;
    상기 메모리 코어에서 로우 해머 공격에 취약한 로우들의 리스트를 저장하는 리스트 저장 회로;
    상기 메모리 코어의 액티브 동작들에 사용된 액티브 어드레스들의 일부를 샘플링해 저장하되, 상기 액티브 어드레스들 중 상기 리스트 저장 회로에 저장된 로우들에 대응하는 액티브 어드레스의 경우에는 샘플링 확률을 높이는 샘플링 회로; 및
    스마트 리프레시 동작시마다, 상기 샘플링 회로에 샘플링된 어드레스들 중 하나를 설정된 순서대로 해머드 로우 어드레스로 선택하는 선택 회로
    를 포함하는 메모리.
  12. 제 11항에 있어서,
    상기 샘플링 회로는
    제1랜덤 펄스를 발생시키는 제1랜덤 펄스 발생기;
    상기 제1랜덤 펄스보다 더 자주 활성화되는 제2랜덤 펄스를 생성하는 제2랜덤 펄스 발생기; 및
    상기 제1랜덤 펄스의 활성화 구간에 액티브 신호가 활성화되고 로우 어드레스가 상기 리스트 저장 회로에 저장된 로우들 중 하나에 대응하지 않는 경우에 상기 로우 어드레스를 샘플링해 저장하고, 상기 제2랜덤 펄스의 활성화 구간에 상기 액티브 신호가 활성화되고 상기 로우 어드레스가 상기 리스트 저장 회로에 저장된 로우들 중 하나에 대응하는 경우에 상기 로우 어드레스를 샘플링해 저장하는 레지스터 회로를 포함하는
    메모리.
  13. 제 11항에 있어서,
    상기 메모리의 스마트 리프레시 동작시에,
    상기 선택 회로에 의해 선택된 해머드 로우의 인접 로우들이 리프레시되는
    메모리.
  14. 제 11항에 있어서,
    상기 샘플링 회로는
    랜덤 펄스 신호를 발생시키는 랜덤 펄스 발생기; 및
    상기 랜덤 펄스 신호를 이용해 액티브 동작에 사용된 로우 어드레스를 샘플링해 저장하되, 상기 로우 어드레스가 상기 리스트 저장 회로에 저장된 로우들 중 하나에 대응하는 경우에 상기 랜덤 펄스 신호의 활성화를 X회(X는 1이상의 정수) 중 1회 빈도로 사용하고, 상기 로우 어드레스가 상기 리스트 저장 회로에 저장된 로우들 중 하나에 대응하지 않는 경우에 상기 랜덤 펄스 신호의 활성화를 Y회(Y>X인 정수) 중 1회 빈도로 사용하는 레지스터 회로를 포함하는
    메모리.
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