KR20230069567A - 메모리 장치 및 그의 동작 방법 - Google Patents

메모리 장치 및 그의 동작 방법 Download PDF

Info

Publication number
KR20230069567A
KR20230069567A KR1020210155701A KR20210155701A KR20230069567A KR 20230069567 A KR20230069567 A KR 20230069567A KR 1020210155701 A KR1020210155701 A KR 1020210155701A KR 20210155701 A KR20210155701 A KR 20210155701A KR 20230069567 A KR20230069567 A KR 20230069567A
Authority
KR
South Korea
Prior art keywords
row
data
hammer
address
adjacent
Prior art date
Application number
KR1020210155701A
Other languages
English (en)
Inventor
김웅래
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210155701A priority Critical patent/KR20230069567A/ko
Priority to US17/685,054 priority patent/US11967354B2/en
Priority to CN202210441740.3A priority patent/CN116129958A/zh
Publication of KR20230069567A publication Critical patent/KR20230069567A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명의 실시예에 따른 메모리 장치는, 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터 및 상기 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터를 저장하는 메모리 셀 영역; 및 액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우로부터 독출된 상기 제 1 데이터를 토대로 샘플링 어드레스를 선정하고, 리프레쉬 커맨드가 입력되면, 상기 샘플링 어드레스에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 상기 타겟 로우의 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들의 리프레쉬를 결정하는 리프레쉬 제어 회로를 포함한다.

Description

메모리 장치 및 그의 동작 방법 {MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 타겟 리프레쉬 동작을 수행하는 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
최근에는 다수의 로우를 순차적으로 리프레쉬하는 노멀 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 로우(이하, “타겟 로우”이라 한다)의 메모리 셀에 대하여 추가 리프레쉬 동작(이하, “타겟 리프레쉬 동작”이라 한다)을 수행하고 있다. 로우 해머링 현상이란 특정 로우가 높은 활성화 횟수로 인하여 타겟 로우 또는 인접한 로우들에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 이와 같은 로우 해머 링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 타겟 로우 또는 타겟 로우의 인접한 로우들에 대하여 타겟 리프레쉬 동작을 수행하고 있다.
본 발명의 실시예들은, 메모리 셀 영역의 다수의 로우들과 각각 연결된 로-해머 셀들을 배치하고, 각 로우의 로-해머 셀들에 해당 로우의 액세스 횟수를 카운팅한 카운팅값 및 해당 로우로부터의 물리적 거리에 따라 구분되는 인접 로우들의 리프레쉬 여부를 저장하고, 저장된 로-해머 셀들의 데이터에 따라 타겟 리프레쉬 동작을 수행할 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터 및 상기 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터를 저장하는 메모리 셀 영역; 및 액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우로부터 독출된 상기 제 1 데이터를 토대로 샘플링 어드레스를 선정하고, 리프레쉬 커맨드가 입력되면, 상기 샘플링 어드레스에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 상기 타겟 로우의 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들의 리프레쉬를 결정하는 리프레쉬 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 n번째 해당 로우의 액세스 횟수를 저장하는 다수의 카운팅 셀들, 상기 해당 로우의 n±2 인접 로우들의 리프레쉬 여부를 알리는 제 1 플래그 셀 및 상기 해당 로우의 n±3 인접 로우들의 리프레쉬 여부를 알리는 제 2 플래그 셀을 포함하는 메모리 셀 영역; 액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우의 상기 카운팅 셀들의 데이터를 토대로 샘플링 어드레스를 선정하고, 상기 샘플링 어드레스를 토대로 제 1 내지 제 3 인접 어드레스를 산출하고, 타겟 리프레쉬 커맨드가 입력되면, 상기 제 1 및 제 2 플래그 셀들의 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하여 로-해머 어드레스로 출력하는 리프레쉬 제어 회로; 및 상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응되는 로우를 리프레쉬하는 로우 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치의 동작 방법은, 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터 및 상기 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터를 저장하는 단계; 액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우로부터 독출된 상기 제 1 데이터를 토대로 샘플링 어드레스를 선정하는 단계; 타겟 리프레쉬 커맨드가 입력되면, 상기 샘플링 어드레스에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 상기 타겟 로우의 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들의 리프레쉬를 결정하여 로-해머 어드레스를 출력하는 단계; 및 상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응되는 로우를 리프레쉬하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 각 로우의 액세스 횟수를 카운팅한 카운팅값 및 각 로우로부터의 물리적 거리에 따라 구분되는 인접 로우들의 리프레쉬 여부를 메모리 셀 영역에 저장하고, 저장된 셀 데이터에 따라 로-해머 어드레스를 선정함으로써 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다. 또한, 로-해머 어드레스에 따라 타겟 리프레쉬 동작을 수행함으로써 리프레쉬 동작의 정확도 및 리프레쉬 효율을 향상시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 메모리 장치의 블록도 이다.
도 2 는 도 1 의 메모리 셀 영역 및 컬럼 제어 회로의 상세 구성도 이다.
도 3 은 도 1 의 리프레쉬 제어 회로의 상세 블록도 이다.
도 4a 및 도 4b 는 도 3 의 로-해머 분석 회로의 상세 구성도 및 동작을 설명하기 위한 블록도 및 테이블 이다.
도 5 는 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도 이다.
도 6 은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1 은 본 발명의 실시예에 따른 메모리 장치(100)의 블록도 이다.
도 1 을 참조하면, 메모리 장치(100)는, 메모리 셀 영역(110), 로우 제어 회로(120), 컬럼 제어 회로(130), 리프레쉬 제어 회로(150), 커맨드 입력부(172), 어드레스 입력부(174), 및 커맨드 디코더(176)를 포함할 수 있다.
메모리 셀 영역(110)에는, 다수의 워드 라인들(WL)(이하, 로우들) 및 다수의 비트 라인들(BL)(이하, 컬럼들)과 연결된 다수의 메모리 셀들(MC, RHC)이 어레이 형태로 배치될 수 있다. 실시예에 따라, 메모리 셀 영역(110)은, 다수의 뱅크들(미도시)로 구분될 수 있다. 뱅크들의 개수 또는 메모리 셀들(MC, RHC)의 개수는 메모리 장치(200)의 용량에 따라 결정될 수 있다. 다수의 로우들(WL)은, 제 1 방향(예를 들어, 로우 방향)으로 연장되어 제 2 방향(예를 들어, 컬럼 방향)으로 순차적으로 배치될 수 있다. 한편, 본 발명의 실시예에서, 특정 로우의 컬럼 방향으로 물리적으로 최인접한 로우들을 제 1 인접 로우들로 정의하고, 제 1 인접 로우들을 제외한 차인접한 로우들을 제 2 인접 로우들로 정의할 수 있다. 예를 들어, 다수의 로우들(WL) 중 k번째 로우인 경우, 물리적으로 최인접한 위쪽의 k-1 번째 로우 및 아래쪽의 k+1 번째 로우를 제 1 인접 로우들로 정의하고, 물리적으로 인접한 k-2, k-3, k-4, … 번째 로우 및 k+2, k+3, k+4, … 번째 로우를 제 2 인접 로우들로 정의할 수 있다.
본 발명의 실시예에서, 메모리 셀 영역(110)은, 노멀 셀 영역(110_1) 및 로-해머 셀 영역(110_2)으로 구분될 수 있다. 노멀 셀 영역(110_1)에는, 다수의 노멀 셀들(MC)이 어레이 형태로 배치되고, 로-해머 셀 영역(110_2)에는, 다수의 로-해머 셀들(RHC)이 어레이 형태로 배치될 수 있다. 다수의 로우들(WL) 각각에는 다수의 노멀 셀들(MC) 및 다수의 로-해머 셀들(RHC)이 배치될 수 있다. 다수의 노멀 셀들(MC)은, 유저 데이터를 포함하는 노멀 데이터를 저장할 수 있다. 다수의 로-해머 셀들(RHC)은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터(CNT<0:m>) 및 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터(FN#)를 저장할 수 있다. 메모리 셀 영역(110)의 상세 구성에 대해서는 도 2 에서 자세히 설명하기로 한다.
커맨드 입력부(172)는, 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD)를 입력받고, 어드레스 입력부(174)는 외부 장치로부터 어드레스(ADD)를 입력받을 수 있다. 어드레스 입력부(174)는 어드레스(ADD)를 입력받아 입력 어드레스(IADD)를 출력할 수 있다. 커맨드(CMD) 및 어드레스(ADD) 각각은 멀티 비트의 신호들을 포함할 수 있다. 커맨드 디코더(176)는 커맨드 입력부(172)를 통해 입력된 커맨드 신호들(CMD)을 디코딩해 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 노멀 리프레쉬 커맨드(REF), 타겟 리프레쉬 커맨드(TREF), 리드 커맨드(RD), 라이트 커맨드(WT) 등을 생성할 수 있다. 이외에도, 커맨드 디코더(176)는 입력된 커맨드 신호들(CMD)을 디코딩해 모드 레지스터 커맨드도 생성할 수 있지만, 본 발명의 일 실시예에 따른 메모리와 직접적인 관련이 없으므로, 여기서는 도시 및 설명을 생략하기로 한다.
리프레쉬 제어 회로(150)는, 액티브 커맨드(ACT)가 입력되면, 입력 어드레스(IADD)에 대응하는 로우로부터 독출된 제 1 데이터(CNT<0:m>)를 토대로 샘플링 어드레스(도 3 의 SAM_ADD)를 선정할 수 있다. 또한, 리프레쉬 제어 회로(150)는, 액티브 커맨드(ACT)가 입력되면, 입력 어드레스(IADD)에 대응하는 로우로부터 제 1 데이터(CNT<0:m>) 및 제 2 데이터(FN#)를 독출하고, 독출된 제 1 데이터(CNT<0:m>) 및 제 2 데이터(FN#)를 업데이트하여 제 3 데이터(CNTD<0:m>) 및 제 4 데이터(FN#D)로 각각 저장하고, 업데이트된 제 3 데이터(CNTD<0:m>) 및 제 4 데이터(FN#D)가 해당 로우의 로-해머 셀들(RHC)에 라이트 되도록 제어할 수 있다.
리프레쉬 제어 회로(150)는, 노멀 리프레쉬 커맨드(REF)가 입력되면, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 저장된 제 2 데이터(FN#)(즉, 제 4 데이터(FN#D))를 토대로 타겟 로우의 제 2 인접 로우들의 리프레쉬를 결정하여 로-해머 어드레스(RH_ADD)를 출력할 수 있다. 리프레쉬 제어 회로(150)는, 노멀 리프레쉬 커맨드(REF)가 입력될 때마다 +1씩 증가하는 카운팅 어드레스(CADD)를 생성할 수 있다. 보다 자세하게, 리프레쉬 제어 회로(150)는, 노멀 리프레쉬 커맨드(REF)가 소정 횟수 입력되면, 타겟 리프레쉬 커맨드(TREF)를 발행할 수 있다. 리프레쉬 제어 회로(150)는, 타겟 리프레쉬 커맨드(TREF)가 발행되면, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 제 1 인접 로우들에 리프레쉬 동작이 수행되고, 저장된 제 2 데이터(FN#)(즉, 제 4 데이터(FN#D))를 토대로 타겟 로우의 제 2 인접 로우들에 선택적으로 리프레쉬 동작이 수행되도록 제어할 수 있다. 리프레쉬 제어 회로(150)는, 제 2 인접 로우들에 선택적으로 리프레쉬 동작을 수행한 후, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 로-해머 셀들(RHC)에 특정 값(예를 들어, 올-제로)을 라이트되도록 제어하여 로-해머 셀들(RHC)을 초기화시킬 수 있다.
한편, 리프레쉬 제어 회로(150)는, 액티브 커맨드(ACT)가 입력되면 내부 리드 신호(IRD) 및 내부 라이트 신호(IWT)를 순차적으로 발행할 수 있다. 또는, 리프레쉬 제어 회로(150)는, 타겟 로우의 로-해머 셀들(RHC)을 초기화시키기 위해 내부 라이트 신호(IWT)를 발행할 수 있다. 리프레쉬 제어 회로(150)의 상세 구성에 대해서는 도 3 내지 4b 에서 상세히 설명하기로 한다.
로우 제어 회로(120)는, 다수의 로우들(WL)을 통해 노멀 셀 영역(110_1)의 노멀 셀들(MC)과 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)과 각각 연결될 수 있다. 로우 제어 회로(120)는, 액티브 커맨드(ACT)가 활성화되면 입력 어드레스(IADD)에 대응하는 로우를 액티브하고, 프리차지 커맨드(PCG)가 활성화되면 액티브된 로우를 프리차지할 수 있다. 로우 제어 회로(120)는, 노멀 리프레쉬 커맨드(REF)에 따라 카운팅 어드레스(CADD)에 대응되는 다수의 로우들(WL)을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작을 수행할 수 있다. 로우 제어 회로(120)는, 타겟 리프레쉬 커맨드(TREF)에 따라 로-해머 어드레스(RH_ADD)에 대응하는 하나 이상의 인접 로우들을 리프레쉬하는 타겟 리프레쉬 동작을 수행할 수 있다.
컬럼 제어 회로(130)는, 노멀 셀 영역(110_1)에 대응되는 제 1 컬럼 제어 회로(132) 및 로-해머 셀 영역(110_2)에 대응되는 제 2 컬럼 제어 회로(134)를 포함할 수 있다. 제 1 컬럼 제어 회로(132) 및 제 2 컬럼 제어 회로(134)는 각각 구분되는 컬럼들(BL, RH_BL)을 통해 노멀 셀 영역(110_1)의 노멀 셀들(MC)과 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)과 각각 연결될 수 있다.
제 1 컬럼 제어 회로(132)는, 입력 어드레스(IADD)에 따라 다수의 컬럼들(BL) 중 일부 컬럼들을 선택하고, 리드 커맨드(RD)에 따라 노멀 셀들(MC)로부터 선택된 컬럼들을 통해 노멀 데이터를 독출하고, 라이트 커맨드(WT)에 따라 외부에서 제공되는 노멀 데이터를 선택된 컬럼들을 통해 노멀 셀들(MC)에 라이트할 수 있다. 제 1 컬럼 제어 회로(132)는 데이터 패드(DQ)와 연결되어 외부 장치와 노멀 데이터를 송수신할 수 있다.
제 2 컬럼 제어 회로(134)는, 내부 리드 신호(IRD)에 따라, 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)로부터 제 1 데이터(CNT<0:m>) 및 제 2 데이터(FN#)를 독출하고, 내부 라이트 신호(IWT)에 따라 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)에 제 3 데이터(CNTD<0:m>) 및 제 4 데이터(FN#D)를 라이트할 수 있다. 컬럼 제어 회로(130)의 상세 구성에 대해서는 도 2 에서 자세히 설명하기로 한다.
상기와 같이, 제안 발명의 실시예에서, 메모리 장치(100)는, 메모리 셀 영역(110)에 별도의 로-해머 셀 영역(110_2)을 배치하고, 각 로우의 액세스 횟수를 카운팅한 카운팅값(즉, 제 1 데이터(CNT<0:m>)) 및 해당 로우로부터의 물리적 거리에 따라 구분되는 인접 로우들의 리프레쉬 여부를 알리는 플래그 비트들(즉, 제 2 데이터(FN#))을 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)에 저장할 수 있다. 메모리 장치(100)는, 액티브 커맨드(ACT)가 입력되면, 해당 로우의 카운팅값(CNT<0:m>)을 토대로 샘플링 어드레스(SAM_ADD)를 선정하고, 카운팅값(CNT<0:m>) 및 플래그 비트들(FN#)을 업데이트할 수 있다. 또한, 메모리 장치(100)는, 타겟 리프레쉬 커맨드(TREF)가 발행되면, 샘플링 어드레스(SAM_ADD)에 대응되는 타겟 로우의 최인접 로우들을 리프레쉬하고, 나머지 차인접 로우들의 리프레쉬는 플래그 비트들(FN#)에 따라 선택적으로 수행할 수 있다. 즉, 로-해머 어드레스에 따라 인접 로우들에 타겟 리프레쉬 동작을 선택적으로 수행함으로써 리프레쉬 동작의 정확도 및 리프레쉬 효율을 향상시킬 수 있다. 또한, 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다.
이하, 도 2 내지 도 4b 를 참조하여 본 발명의 실시예에 따른 메모리 장치(100)의 구체적인 구성에 대해 설명하기로 한다. 이하에서는, 제안 발명의 일실시예로 제 1 데이터(CNT<0:4>)가 5-비트로 구성되고, 제 2 데이터(FN#)가 제 1 및 제 2 플래그 비트(FN1, FN2)로 구성된 경우를 예로 들어 설명하기로 한다.
도 2 는 도 1 의 메모리 셀 영역(110) 및 컬럼 제어 회로(130)의 상세 구성도 이다.
도 2 를 참조하면, 메모리 셀 영역(110)의 노멀 셀 영역(110_1)에는, 다수의 노멀 셀들(MC)이 어레이 형태로 배치되고, 로-해머 셀 영역(110_2)에는, 다수의 로-해머 셀들(RHC)이 어레이 형태로 배치될 수 있다. 다수의 로우들(WL) 각각에는 다수의 노멀 셀들(MC) 및 다수의 로-해머 셀들(RHC)이 배치될 수 있다. 한편, 도 2 에는 노멀 셀들(MC) 및 로-해머 셀들(RHC)이 동일한 로우에 연결되어 로우를 공유하는 경우가 도시되어 있다. 하지만, 제안 발명은 이에 한정되지 않으며, 노멀 셀 영역(110_1) 및 로-해머 셀 영역(110_2)은 서로 구분되는 로우들에 각각 연결되어 동작할 수 있다.
다수의 노멀 셀들(MC)은, 다수의 로우들(WL) 및 다수의 컬럼들(BL)과 사이에 연결되어, 유저 데이터를 포함하는 노멀 데이터를 저장할 수 있다. 다수의 노멀 셀들(MC)은 다수의 컬럼들(BL)을 통해 제 1 컬럼 제어 회로(132)와 연결될 수 있다.
제 1 컬럼 제어 회로(132)는, 컬럼 선택 회로(1322), 제 1 입력 구동 회로(1324) 및 제 1 출력 구동 회로(1326)를 포함할 수 있다. 컬럼 선택 회로(1322)는, 입력 어드레스(IADD)를 디코딩하여 다수의 컬럼들(BL) 중 일부 컬럼들을 선택할 수 있다. 제 1 입력 구동 회로(1324)는, 라이트 커맨드(WT)에 따라 데이터 패드(DQ)를 통해 외부 장치로부터 전달되는 노멀 데이터를 선택된 컬럼들에 제공할 수 있다. 이에 따라, 제 1 컬럼 제어 회로(132)는, 라이트 동작 시 노멀 데이터를 노멀 셀들(MC)에 라이트할 수 있다. 제 1 입력 구동 회로(1324)는, 공지된 라이트 드라이버로 구현될 수 있다. 제 1 출력 구동 회로(1326)는, 리드 커맨드(RD)에 따라 선택된 컬럼들을 통해 독출된 노멀 데이터를 데이터 패드(DQ)를 통해 외부 장치로 출력할 수 있다. 이에 따라, 제 1 컬럼 제어 회로(132)는, 리드 동작 시 노멀 셀들(MC)로부터 노멀 데이터를 독출할 수 있다. 제 1 출력 구동 회로(1326)는, 공지된 입출력 센스앰프로 구현될 수 있다.
다수의 로-해머 셀들(RHC)은, 다수의 로우들(WL) 및 다수의 컬럼들(RH_BL)과 사이에 연결되어, 제 1 데이터(CNT<0:m>) 및 제 2 데이터(FN1, FN2)를 저장할 수 있다. 다수의 로-해머 셀들(RHC)은, 다수의 카운팅 셀들(CC1~CC5), 제 1 플래그 셀(F1) 및 제 2 플래그 셀(F2)을 포함할 수 있다. 예를 들어, n번째 로우(WLn)의 경우, 다수의 로-해머 셀들(RHC)은 해당 n번째 로우(WLn)의 액세스 횟수를 저장하는 제 1 내지 제 5 카운팅 셀들(CC1~CC5), 해당 로우(WLn)의 n±2 인접 로우들(WLn+2, WLn-2)의 리프레쉬 여부를 알리는 제 1 플래그 셀(F1) 및 해당 로우(WLn)의 n±3 인접 로우들(WLn+3, WLn-3)의 리프레쉬 여부를 알리는 제 2 플래그 셀(F2)을 포함할 수 있다. 제 1 내지 제 5 카운팅 셀들(CC1~CC5)로부터 제 1 데이터(CNT<0:4>)가 출력되고, 제 1 플래그 셀(F1) 및 제 2 플래그 셀(F2)로부터 제 2 데이터(FN1, FN2)가 출력될 수 있다. 다수의 로-해머 셀들(RHC)은, 다수의 컬럼들(RH_BL)을 통해 제 2 컬럼 제어 회로(134)와 연결될 수 있다.
제 2 컬럼 제어 회로(134)는, 제 2 입력 구동 회로(1342) 및 제 2 출력 구동 회로(1344)를 포함할 수 있다. 제 2 입력 구동 회로(1342)는, 내부 라이트 신호(IWT)에 따라, 리프레쉬 제어 회로(150)로부터 제공되는 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)를 다수의 로-해머 셀들(RHC)에 라이트할 수 있다. 제 2 입력 구동 회로(1342)는, 공지된 라이트 드라이버로 구현될 수 있다. 제 2 출력 구동 회로(1344)는, 내부 리드 신호(IRD)에 따라, 다수의 로-해머 셀들(RHC)로부터 출력되는 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)를 리프레쉬 제어 회로(150)에 제공할 수 있다. 제 2 출력 구동 회로(1344)는, 공지된 입출력 센스앰프로 구현될 수 있다.
도 3 은 도 1 의 리프레쉬 제어 회로(150)의 상세 블록도 이다. 도 4a 및 도 4b 는 도 3 의 로-해머 분석 회로(280)의 상세 구성도 및 동작을 설명하기 위한 블록도 및 테이블 이다.
도 3 을 참조하면, 리프레쉬 제어 회로(150)는, 커맨드 생성 회로(210), 리프레쉬 카운터(220), 래치 회로(230), 래치 제어 회로(240), 업데이트 회로(250) 및 로-해머 분석 회로(280)를 포함할 수 있다.
커맨드 생성 회로(210)는, 노멀 리프레쉬 커맨드(REF)가 소정 횟수 입력되면 타겟 리프레쉬 커맨드(TREF)를 생성하고, 액티브 커맨드(ACT) 및 로-해머 리셋 신호(RH_RST)에 따라 내부 리드 신호(IRD) 및 내부 라이트 신호(IWT)를 생성할 수 있다. 커맨드 생성 회로(210)는, 제 1 커맨드 발행 회로(212) 및 제 2 커맨드 발행 회로(214)를 포함할 수 있다. 제 1 커맨드 발행 회로(212)는, 노멀 리프레쉬 커맨드(REF)의 입력 횟수를 카운팅하여, 소정 횟수에 도달할 때마다 타겟 리프레쉬 커맨드(TREF)를 생성할 수 있다. 제 2 커맨드 발행 회로(214)는, 액티브 커맨드(ACT) 및 로-해머 리셋 신호(RH_RST)에 따라 내부 리드 신호(IRD) 및 내부 라이트 신호(IWT)를 생성할 수 있다. 제 2 커맨드 발행 회로(214)는, 액티브 커맨드(ACT)가 입력되면, 내부 리드 신호(IRD) 및 내부 라이트 신호(IWT)를 순차적으로 생성하고, 로-해머 리셋 신호(RH_RST)가 활성화되면 내부 라이트 라이트 신호(IWT)를 생성할 수 있다.
리프레쉬 카운터(220)는, 노멀 리프레쉬 커맨드(REF)가 입력될 때마다 순차적으로 증가하는 카운팅 어드레스(CADD)를 생성할 수 있다.
래치 회로(230)는, 래치 인에이블 신호(LAT_EN)에 따라 입력 어드레스(IADD) 및 제 1 데이터(CNT<0:4>)를 샘플링 어드레스(SAM_ADD) 및 최대 카운팅 데이터(MAX_CNT<0:4>)로 각각 저장할 수 있다. 참고로, 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)는, 액티브 커맨드(ACT)와 함께 입력되는 입력 어드레스(IADD)에 대응되는 로우로부터 제 2 출력 구동 회로(1344)를 통해 제공될 수 있다. 래치 회로(230)는, 타겟 리프레쉬 커맨드(TREF)에 따라 저장된 샘플링 어드레스(SAM_ADD)를 로-해머 분석 회로(280)로 출력할 수 있다. 보다 자세하게, 래치 회로(230)는, 어드레스 래치(232) 및 카운팅 래치(234)를 포함할 수 있다. 어드레스 래치(232)는, 래치 인에이블 신호(LAT_EN)에 따라 입력 어드레스(IADD)를 저장하고, 타겟 리프레쉬 커맨드(TREF)에 따라 저장된 샘플링 어드레스(SAM_ADD)를 출력할 수 있다. 카운팅 래치(234)는, 래치 인에이블 신호(LAT_EN)에 따라 제 1 데이터(CNT<0:4>)를 최대 카운팅 데이터(MAX_CNT<0:4>)로 저장할 수 있다.
래치 제어 회로(240)는, 제 1 데이터(CNT<0:4>)와 최대 카운팅 데이터(MAX_CNT<0:4>)를 비교하여 래치 인에이블 신호(LAT_EN)를 생성할 수 있다. 래치 제어 회로(240)는, 제 1 데이터(CNT<0:4>)의 값이 최대 카운팅 데이터(MAX_CNT<0:4>)의 값 보다 크거나 같은 경우, 래치 인에이블 신호(LAT_EN)를 활성화시킬 수 있다. 실시예에 따라, 래치 제어 회로(240)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>)와 최대 카운팅 데이터(MAX_CNT<0:4>)를 비교하여 래치 인에이블 신호(LAT_EN)를 생성할 수 있다.
업데이트 회로(250)는, 로-해머 리셋 신호(RH_RST)에 따라 초기화될 수 있다. 업데이트 회로(250)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)를 업데이트할 수 있다. 업데이트 회로(250)는, 업데이트된 데이터를 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)로 각각 저장할 수 있다. 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)는, 도 2 의 제 2 입력 구동 회로(1342)에 제공될 수 있다.
보다 자세하게, 업데이트 회로(250)는, 카운팅 조절 회로(252), 제 1 비교 판단 회로(254) 및 제 2 비교 판단 회로(256)를 포함할 수 있다.
카운팅 조절 회로(252)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>)를 +1 증가시켜 제 3 데이터(CNTD<0:4>)로 출력할 수 있다.
제 1 비교 판단 회로(254)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>)가 제 1 임계값 이상인지를 확인하여 제 2 데이터(FN1, FN2)의 제 1 플래그 비트(FN1)를 업데이트하여 제 4 데이터(FN1D, FN2D)의 제 1 플래그 비트(FN1D)로 저장할 수 있다. 예를 들어, 제 1 비교 판단 회로(254)는, 제 1 임계값을 300으로 설정하고, 제 1 데이터(CNT<0:4>)의 값이 300 보다 크거나 같은 경우에 제 1 플래그 비트(FN1D)를 하이 비트로 설정 및 저장할 수 있다. 반면, 제 1 비교 판단 회로(254)는, 제 1 플래그 비트(FN1)가 하이 비트인 경우, 제 1 데이터(CNT<0:4>)에 상관없이 제 1 플래그 비트(FN1D)를 하이 비트로 출력할 수 있다.
제 2 비교 판단 회로(256)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>)가 제 2 임계값 이상인지를 확인하여 제 2 데이터(FN1, FN2)의 제 2 플래그 비트(FN2)를 업데이트하여 제 4 데이터(FN1D, FN2D)의 제 2 플래그 비트(FN2D)로 저장할 수 있다. 바람직하게, 제 2 임계값은 제 1 임계값 보다 클 수 있다. 예를 들어, 제 2 비교 판단 회로(256)는, 제 2 임계값을 400으로 설정하고, 제 1 데이터(CNT<0:4>)의 값이 400 보다 크거나 같은 경우에 제 2 플래그 비트(FN2D)를 하이 비트로 설정 및 저장할 수 있다. 반면, 제 2 비교 판단 회로(256)는, 제 2 플래그 비트(FN2)가 하이 비트인 경우, 제 1 데이터(CNT<0:4>)에 상관없이 제 2 플래그 비트(FN2D)를 하이 비트로 출력할 수 있다.
한편, 카운팅 조절 회로(252), 제 1 비교 판단 회로(254) 및 제 2 비교 판단 회로(256)는, 로-해머 리셋 신호(RH_RST)에 따라 초기화될 수 있다. 즉, 카운팅 조절 회로(252), 제 1 비교 판단 회로(254) 및 제 2 비교 판단 회로(256)는, 로-해머 리셋 신호(RH_RST)가 활성화되면, 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)를 모두 특정 레벨(예를 들어, “0”)으로 초기화시킬 수 있다.
로-해머 분석 회로(280)는, 샘플링 어드레스(SAM_ADD)를 토대로 제 1 내지 제 3 인접 어드레스(도 4 의 ADJ_ADD1~ADJ_ADD3)를 산출할 수 있다. 참고로, 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)는, 샘플링 어드레스(SAM_ADD)에 대응되는 타겟 로우의 인접 로우들을 지정하기 위한 어드레스로, 예를 들어, 제 1 인접 어드레스(ADJ_ADD1)는 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들)을 지정하기 위한 어드레스이고, 제 2 인접 어드레스(ADJ_ADD2)는 n±2 인접 로우들(즉, 제 2 인접 로우들)을 지정하기 위한 어드레스이고, 제 3 인접 어드레스(ADJ_ADD3)는 n±3 인접 로우들(즉, 제 2 인접 로우들)을 지정하기 위한 어드레스일 수 있다. 제 1 인접 어드레스(ADJ_ADD1)는 도 1 에서 설명된 제 1 인접 로우들을 지정하기 위한 어드레스이고, 제 2 및 제 3 인접 어드레스(ADJ_ADD2, ADJ_ADD3)는 도 1 에서 설명된 제 2 인접 로우들을 지정하기 위한 어드레스일 수 있다. 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)를 토대로 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)를 스케쥴링하여 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 로-해머 분석 회로(280)는, 로-해머 어드레스(RH_ADD)가 출력된 후 로-해머 리셋 신호(RH_RST)를 활성화시킬 수 있다.
도 4a 를 참조하면, 로-해머 분석 회로(280)는, 인접 어드레스 산출 회로(282) 및 로-해머 어드레스 출력 회로(284)를 포함할 수 있다.
인접 어드레스 산출 회로(282)는, 샘플링 어드레스(SAM_ADD)를 토대로 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)를 산출할 수 있다. 예를 들어, 인접 어드레스 산출 회로(282)는, 제 1 내지 제 3 산출 회로(2822~2826)를 포함할 수 있다. 제 1 산출 회로(2822)는, 샘플링 어드레스(SAM_ADD)를 +1 증가 및/또는 감소시켜 적어도 하나의 제 1 인접 어드레스(ADJ_ADD1)를 산출할 수 있다. 제 2 산출 회로(2824)는, 샘플링 어드레스(SAM_ADD)를 +2 증가 및/또는 감소시켜 적어도 하나의 제 2 인접 어드레스(ADJ_ADD2)를 산출할 수 있다. 제 3 산출 회로(2826)는, 샘플링 어드레스(SAM_ADD)를 +3 증가 및/또는 감소시켜 적어도 하나의 제 3 인접 어드레스(ADJ_ADD3)를 산출할 수 있다. 실시예에 따라, 인접 어드레스 산출 회로(282)는, 타겟 리프레쉬 커맨드(TREF)에 따라 활성화될 수 있다.
로-해머 어드레스 출력 회로(284)는, 제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)를 토대로 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)를 스케쥴링하고, 타겟 리프레쉬 커맨드(TREF)에 따라 스케쥴링된 인접 어드레스들을 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 로-해머 어드레스 출력 회로(284)는, 스케쥴링된 인접 어드레스들을 로-해머 어드레스(RH_ADD)로 출력한 후 로-해머 리셋 신호(RH_RST)를 활성화시킬 수 있다. 로-해머 어드레스 출력 회로(284)는, 로-해머 리셋 신호(RH_RST)를 활성화키는 동시에 샘플링 어드레스(SAM_ADD)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다.
도 4b 를 참조하면, 제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)가 모두 로우 비트인 경우, 로-해머 어드레스 출력 회로(284)는, 타겟 리프레쉬 커맨드(TREF)에 따라 제 1 인접 어드레스(ADJ_ADD1)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들)만이 리프레쉬될 수 있다.
제 1 플래그 비트(FN1D)는 로직 하이 비트이고, 제 2 플래그 비트(FN2D)는 로우 비트인 경우, 로-해머 어드레스 출력 회로(284)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 1 인접 어드레스(ADJ_ADD1) 및 제 2 인접 어드레스(ADJ_ADD2)를 순차적으로 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들) 및 n±2 인접 로우들(즉, 제 2 인접 로우들)이 리프레쉬될 수 있다. 이 후, 로-해머 어드레스 출력 회로(284)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 로-해머 리셋 신호(RH_RST)를 활성화키는 동시에 샘플링 어드레스(SAM_ADD)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 로-해머 셀들(RHC)에 특정 값(예를 들어, 올-제로)이 라이트되어 로-해머 셀들(RHC)이 초기화될 수 있다.
제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)가 모두 하이 비트인 경우, 로-해머 어드레스 출력 회로(284)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 1 인접 어드레스(ADJ_ADD1), 제 2 인접 어드레스(ADJ_ADD2) 및 제 3 인접 어드레스(ADJ_ADD3)를 순차적으로 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들), n±2 인접 로우들(즉, 제 2 인접 로우들) 및 n±3 인접 로우들(즉, 제 2 인접 로우들)이 모두 리프레쉬될 수 있다. 이 후, 로-해머 어드레스 출력 회로(284)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 로-해머 리셋 신호(RH_RST)를 활성화키는 동시에 샘플링 어드레스(SAM_ADD)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 로-해머 셀들(RHC)에 특정 값(예를 들어, 올-제로)이 라이트되어 로-해머 셀들(RHC)이 초기화될 수 있다.
이하, 도 1 내지 도 6 을 참조하여, 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기로 한다.
도 5 및 도 6 은 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 순서도 이다.
도 5 를 참조하면, 액티브 커맨드(ACT)가 입력된 경우 메모리 장치(100)의 동작이 도시되어 있다.
액티브 커맨드(ACT)가 입력되면(S510), 제 2 커맨드 발행 회로(214)는, 내부 리드 신호(IRD)를 먼저 생성할 수 있다. 제 2 컬럼 제어 회로(134)는, 내부 리드 신호(IRD)에 따라, 입력 어드레스(IADD)에 대응되는 로우의 로-해머 셀들(RHC)로부터 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)를 독출할 수 있다(S520). 래치 제어 회로(240)는, 제 1 데이터(CNT<0:4>)와 최대 카운팅 데이터(MAX_CNT<0:4>)를 비교하여 래치 인에이블 신호(LAT_EN)를 생성할 있다(S530).
제 1 데이터(CNT<0:4>)의 값이 최대 카운팅 데이터(MAX_CNT<0:4>)의 값보다 크거나 같은 경우(S540의 YES), 래치 제어 회로(240)는 래치 인에이블 신호(LAT_EN)를 활성화시키고, 래치 회로(230)는, 래치 인에이블 신호(LAT_EN)에 따라 입력 어드레스(IADD) 및 제 1 데이터(CNT<0:4>)를 샘플링 어드레스(SAM_ADD) 및 최대 카운팅 데이터(MAX_CNT<0:4>)로 각각 저장할 수 있다(S550). 제 1 데이터(CNT<0:4>)의 값이 최대 카운팅 데이터(MAX_CNT<0:4>)의 값 보다 작은 경우(S540의 NO), 래치 제어 회로(240)는 래치 인에이블 신호(LAT_EN)를 비활성화시키고, 래치 회로(230)의 샘플링 어드레스(SAM_ADD) 및 최대 카운팅 데이터(MAX_CNT<0:4>)는 이전 값을 유지할 수 있다.
업데이트 회로(250)는, 내부 리드 신호(IRD)가 입력되면 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)를 업데이트할 수 있다(S560). 보다 자세하게, 카운팅 조절 회로(252)는, 제 1 데이터(CNT<0:4>)를 +1 증가시켜 제 3 데이터(CNTD<0:4>)로 출력할 수 있다. 제 1 비교 판단 회로(254)는, 제 1 데이터(CNT<0:4>)가 제 1 임계값 이상인지를 확인하여 제 1 플래그 비트(FN1)를 업데이트하여 제 1 플래그 비트(FN1D)로 저장할 수 있다. 제 2 비교 판단 회로(256)는, 제 1 데이터(CNT<0:4>)가 제 2 임계값 이상인지를 확인하여 제 2 플래그 비트(FN2)를 업데이트하여 제 2 플래그 비트(FN2D)로 저장할 수 있다.
소정 시간 후, 제 2 커맨드 발행 회로(214)는, 내부 라이트 신호(IWT)를 생성할 수 있다. 제 2 컬럼 제어 회로(134)는, 내부 라이트 신호(IWT)에 따라, 리프레쉬 제어 회로(150)로부터 제공되는 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)를 입력 어드레스(IADD)에 대응되는 로우의 로-해머 셀들(RHC)에 라이트할 수 있다(S570).
도 6 을 참조하면, 리프레쉬 커맨드(REF)가 입력된 경우 메모리 장치(100)의 동작이 도시되어 있다.
노멀 리프레쉬 커맨드(REF)가 입력되면(S610), 리프레쉬 카운터(220)는, +1 증가된 카운팅 어드레스(CADD)를 생성할 수 있다. 노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달하지 못한 경우(S620의 NO), 로우 제어 회로(120)는, 노멀 리프레쉬 커맨드(REF)에 따라 카운팅 어드레스(CADD)에 대응되는 다수의 로우들(WL)을 순차적으로 리프레쉬하는 노멀 리프레쉬 동작을 수행할 수 있다(S630).
노멀 리프레쉬 커맨드(REF)의 입력 횟수가 소정 횟수에 도달할 때마다(S620의 YES), 제 1 커맨드 발행 회로(212)는 타겟 리프레쉬 커맨드(TREF)를 생성할 수 있다(S640).
래치 회로(230)는, 타겟 리프레쉬 커맨드(TREF)에 따라 저장된 샘플링 어드레스(SAM_ADD)를 로-해머 분석 회로(280)로 출력할 수 있다(S650).
로-해머 분석 회로(280)는, 샘플링 어드레스(SAM_ADD)를 토대로 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)를 산출할 수 있다(S660). 로-해머 분석 회로(280)는, 샘플링 어드레스(SAM_ADD)를 +1 증가 및/또는 감소시켜 적어도 하나의 제 1 인접 어드레스(ADJ_ADD1)를 산출하고, 샘플링 어드레스(SAM_ADD)를 +2 증가 및/또는 감소시켜 적어도 하나의 제 2 인접 어드레스(ADJ_ADD2)를 산출하고, 샘플링 어드레스(SAM_ADD)를 +3 증가 및/또는 감소시켜 적어도 하나의 제 3 인접 어드레스(ADJ_ADD3)를 산출할 수 있다.
로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)를 토대로 제 1 내지 제 3 인접 어드레스(ADJ_ADD1~ADJ_ADD3)를 스케쥴링하여 로-해머 어드레스(RH_ADD)로 출력할 수 있다.
보다 자세하게, 제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)가 모두 로우 비트인 경우(S672의 YES), 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)에 따라 제 1 인접 어드레스(ADJ_ADD1)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다(S674). 로우 제어 회로(120)는, 타겟 리프레쉬 커맨드(TREF)에 따라 로-해머 어드레스(RH_ADD)에 대응하는 하나 이상의 인접 로우들을 리프레쉬하는 타겟 리프레쉬 동작을 수행할 수 있다. 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들)만이 리프레쉬될 수 있다(S676).
제 1 플래그 비트(FN1D)는 로직 하이 비트이고, 제 2 플래그 비트(FN2D)는 로우 비트인 경우(S682의 YES), 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 1 인접 어드레스(ADJ_ADD1) 및 제 2 인접 어드레스(ADJ_ADD2)를 순차적으로 로-해머 어드레스(RH_ADD)로 출력할 수 있다(S684). 로우 제어 회로(120)는, 타겟 리프레쉬 커맨드(TREF)에 따라 로-해머 어드레스(RH_ADD)에 대응하는 하나 이상의 인접 로우들을 리프레쉬하는 타겟 리프레쉬 동작을 수행할 수 있다. 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들) 및 n±2 인접 로우들(즉, 제 2 인접 로우들)이 리프레쉬될 수 있다(S686). 이 후, 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 로-해머 리셋 신호(RH_RST)를 활성화키는 동시에 샘플링 어드레스(SAM_ADD)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 제 2 커맨드 발행 회로(214)는, 로-해머 리셋 신호(RH_RST)가 활성화되면 내부 라이트 라이트 신호(IWT)를 생성할 수 있다. 또한, 카운팅 조절 회로(252), 제 1 비교 판단 회로(254) 및 제 2 비교 판단 회로(256)는, 로-해머 리셋 신호(RH_RST)가 활성화되면, 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)를 모두 특정 레벨(예를 들어, “0”)으로 초기화시킬 수 있다. 제 2 컬럼 제어 회로(134)는, 내부 라이트 신호(IWT)에 따라, 리프레쉬 제어 회로(150)로부터 제공되는 초기화된 제 3 데이터(CNTD<0:4>) 및 제 4 데이터(FN1D, FN2D)를 샘플링 어드레스(SAM_ADD)에 대응되는 타겟 로우의 로-해머 셀들(RHC)에 라이트할 수 있다(S688). 이에 따라, 샘플링 어드레스(SAM_ADD)에 대응되는 타겟 로우의 로-해머 셀들(RHC)이 초기화될 수 있다.
제 1 플래그 비트(FN1D) 및 제 2 플래그 비트(FN2D)가 모두 하이 비트인 경우(S682의 NO), 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력될 때마다 제 1 인접 어드레스(ADJ_ADD1), 제 2 인접 어드레스(ADJ_ADD2) 및 제 3 인접 어드레스(ADJ_ADD3)를 순차적으로 로-해머 어드레스(RH_ADD)로 출력할 수 있다(S692). 이에 따라 n 번째 타겟 로우의 n±1 최인접 로우들(즉, 제 1 인접 로우들), n±2 인접 로우들(즉, 제 2 인접 로우들) 및 n±3 인접 로우들(즉, 제 2 인접 로우들)이 모두 리프레쉬될 수 있다(S694). 이 후, 로-해머 분석 회로(280)는, 타겟 리프레쉬 커맨드(TREF)가 입력되면, 로-해머 리셋 신호(RH_RST)를 활성화키는 동시에 샘플링 어드레스(SAM_ADD)를 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 이에 따라, 샘플링 어드레스(SAM_ADD)에 대응하는 타겟 로우의 로-해머 셀들(RHC)이 초기화될 수 있다(S696).
상기와 같이, 제안 발명의 실시예에서, 메모리 장치(100)는, 메모리 셀 영역(110)에 별도의 로-해머 셀 영역(110_2)을 배치하고, 각 로우의 액세스 횟수를 카운팅한 제 1 데이터(CNT<0:4>) 및 해당 로우로부터의 물리적 거리에 따라 리프레쉬 레이트가 다르게 설정된 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터(FN1, FN2))을 로-해머 셀 영역(110_2)의 로-해머 셀들(RHC)에 저장할 수 있다. 메모리 장치(100)는, 액티브 커맨드(ACT)가 입력되면, 입력 어드레스(IADD)에 대응되는 로우의 제 1 데이터(CNT<0:4>)를 토대로 샘플링 어드레스(SAM_ADD)를 선정하고, 제 1 데이터(CNT<0:4>) 및 제 2 데이터(FN1, FN2)를 입력 어드레스(IADD)에 대응되는 로우의 로-해머 셀들(RHC)에 업데이트할 수 있다. 또한, 메모리 장치(100)는, 샘플링 어드레스(SAM_ADD)을 토대로 다수의 인접 어드레스들을 산출하고, 타겟 리프레쉬 커맨드(TREF)가 발행되면, 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터(FN1, FN2)에 따라 인접 어드레스들을 스케쥴링하여 로-해머 어드레스(RH_ADD)로 출력할 수 있다. 로-해머 어드레스(RH_ADD)에 따라 타겟 리프레쉬 동작을 인접 로우들에 서로 다른 레이트로 수행함으로써 리프레쉬 동작의 정확도 및 리프레쉬 효율을 향상시킬 수 있다. 또한, 로-해머 방어 능력을 최적화하고 소모 전력을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (26)

  1. 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터 및 상기 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터를 저장하는 메모리 셀 영역; 및
    액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우로부터 독출된 상기 제 1 데이터를 토대로 샘플링 어드레스를 선정하고, 리프레쉬 커맨드가 입력되면, 상기 샘플링 어드레스에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 상기 타겟 로우의 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들의 리프레쉬를 결정하는 리프레쉬 제어 회로
    를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 로우들은 컬럼 방향으로 순차적으로 배치되고,
    상기 타겟 로우가 n 번째 로우인 경우,
    상기 제 1 인접 로우들은, 상기 타겟 로우와 물리적으로 최인접한 n±1 번째 로우들이고,
    상기 제 2 인접 로우들은, 상기 타겟 로우와 물리적으로 인접한 n±k (k는 2보다 크거나 같은 자연수) 로우들인 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 액티브 커맨드가 입력되면,
    상기 입력 어드레스에 대응하는 상기 로우로부터 상기 제 1 데이터 및 상기 제 2 데이터를 독출하고, 독출된 상기 제 1 데이터 및 상기 제 2 데이터를 업데이트하여 상기 로우의 상기 로-해머 셀들에 라이트 되도록 제어하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 리프레쉬 커맨드가 소정 횟수 입력되면, 타겟 리프레쉬 커맨드를 발행하고,
    상기 타겟 리프레쉬 커맨드가 발행되면, 상기 샘플링 어드레스에 대응하는 상기 타겟 로우의 상기 제 1 인접 로우들에 리프레쉬 동작이 수행되고, 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들에 선택적으로 리프레쉬 동작이 수행되도록 제어하는
    메모리 장치.
  5. 제 1 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 제 2 인접 로우들의 리프레쉬를 결정한 후, 상기 샘플링 어드레스에 대응하는 상기 타겟 로우의 로-해머 셀들에 특정 값이 라이트 되도록 제어하여 초기화시키는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 리프레쉬 커맨드가 소정 횟수 입력되면 타겟 리프레쉬 커맨드를 생성하고, 상기 액티브 커맨드 및 로-해머 리셋 신호에 따라 내부 리드 신호 및 내부 라이트 신호를 생성하는 커맨드 생성 회로;
    래치 인에이블 신호에 따라 상기 입력 어드레스와 상기 제 1 데이터를 상기 샘플링 어드레스 및 최대 카운팅 데이터로 각각 저장하는 래치 회로;
    상기 제 1 데이터와 상기 최대 카운팅 데이터를 비교하여 상기 래치 인에이블 신호를 생성하는 래치 제어 회로; 및
    상기 샘플링 어드레스를 토대로 다수의 인접 어드레스들을 산출하고, 상기 타겟 리프레쉬 커맨드가 입력되면, 상기 제 2 데이터를 토대로 상기 다수의 인접 어드레스들을 스케쥴링하여 로-해머 어드레스로 출력한 후 상기 로-해머 리셋 신호를 활성화시키는 로-해머 분석 회로
    를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응되는 로우를 리프레쉬하는 로우 제어 회로; 및
    상기 내부 리드 신호에 따라 상기 다수의 로-해머 셀들로부터 데이터를 독출하고, 상기 내부 라이트 신호에 따라 상기 다수의 로-해머 셀들에 데이터를 라이트하기 위한 컬럼 제어 회로
    를 더 포함하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 제 1 데이터를 +1 증가시키는 카운팅 조절 회로; 및
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 제 1 데이터가 임계값 이상인지를 확인하여 상기 제 2 데이터를 업데이트하는 비교 판단 회로
    를 더 포함하는 메모리 장치.
  9. 제 6 항에 있어서,
    상기 로-해머 분석 회로는,
    상기 샘플링 어드레스를 토대로 상기 다수의 인접 어드레스들을 산출하는 인접 어드레스 산출 회로; 및
    상기 제 2 데이터를 토대로 상기 다수의 인접 어드레스들을 스케쥴링하고, 상기 타겟 리프레쉬 커맨드에 따라 상기 스케쥴링된 인접 어드레스들을 상기 로-해머 어드레스로 출력한 후 상기 로-해머 리셋 신호를 활성화시키는 로-해머 어드레스 출력 회로
    를 포함하는 메모리 장치.
  10. 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 n번째 해당 로우의 액세스 횟수를 저장하는 다수의 카운팅 셀들, 상기 해당 로우의 n±2 인접 로우들의 리프레쉬 여부를 알리는 제 1 플래그 셀 및 상기 해당 로우의 n±3 인접 로우들의 리프레쉬 여부를 알리는 제 2 플래그 셀을 포함하는 메모리 셀 영역;
    액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우의 상기 카운팅 셀들의 데이터를 토대로 샘플링 어드레스를 선정하고, 상기 샘플링 어드레스를 토대로 제 1 내지 제 3 인접 어드레스를 산출하고, 타겟 리프레쉬 커맨드가 입력되면, 상기 제 1 및 제 2 플래그 셀들의 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하여 로-해머 어드레스로 출력하는 리프레쉬 제어 회로; 및
    상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응되는 로우를 리프레쉬하는 로우 제어 회로
    를 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 샘플링 어드레스를 ±1하여 상기 제 1 인접 어드레스를 산출하고,
    상기 샘플링 어드레스를 ±2하여 상기 제 2 인접 어드레스를 산출하고,
    상기 샘플링 어드레스를 ±3하여 상기 제 3 인접 어드레스를 산출하는
    메모리 장치.
  12. 제 10 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 타겟 리프레쉬 커맨드가 입력되면, 상기 제 1 인접 어드레스를 상기 로-해머 어드레스로 출력하고, 상기 제 1 플래그 셀의 데이터에 따라 상기 제 2 인접 어드레스를 상기 로-해머 어드레스로 선택적으로 출력하고, 상기 제 2 플래그 셀의 데이터에 따라 상기 제 3 인접 어드레스를 상기 로-해머 어드레스로 선택적으로 출력하는
    메모리 장치.
  13. 제 10 항에 있어서,
    상기 리프레쉬 제어 회로는,
    리프레쉬 커맨드가 소정 횟수 입력되면 상기 타겟 리프레쉬 커맨드를 생성하는 제 1 커맨드 발행 회로;
    래치 인에이블 신호에 따라 상기 입력 어드레스와 상기 카운팅 셀들의 데이터를 상기 샘플링 어드레스 및 최대 카운팅 데이터로 각각 저장하는 래치 회로;
    상기 카운팅 셀들의 데이터와 상기 최대 카운팅 데이터를 비교하여 상기 래치 인에이블 신호를 생성하는 래치 제어 회로; 및
    상기 샘플링 어드레스를 토대로 상기 제 1 내지 제 3 인접 어드레스를 산출하고, 상기 타겟 리프레쉬 커맨드가 입력되면, 상기 제 1 및 제 2 플래그 셀들의 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하여 상기 로-해머 어드레스로 출력하고, 로-해머 리셋 신호를 생성하는 로-해머 분석 회로
    를 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 로-해머 분석 회로는,
    상기 샘플링 어드레스를 토대로 상기 제 1 내지 제 3 인접 어드레스를 각각 산출하는 인접 어드레스 산출 회로; 및
    상기 제 1 및 제 2 플래그 셀들의 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하고, 상기 타겟 리프레쉬 커맨드에 따라 상기 스케쥴링된 인접 어드레스를 상기 로-해머 어드레스로 출력한 후 상기 로-해머 리셋 신호를 활성화시키고 상기 샘플링 어드레스를 상기 로-해머 어드레스로 출력하는 로-해머 어드레스 출력 회로
    를 포함하는 메모리 장치.
  15. 제 13 항에 있어서,
    상기 리프레쉬 제어 회로는,
    상기 액티브 커맨드 및 상기 로-해머 리셋 신호에 따라 내부 리드 신호 및 내부 라이트 신호를 생성하는 제 2 커맨드 발행 회로; 및
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 카운팅 셀들 및 상기 제 1 및 제 2 플래그 셀들의 데이터를 업데이트하는 업데이트 회로
    를 더 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 업데이트 회로는,
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 카운팅 셀들의 데이터를 +1 증가시키는 카운팅 조절 회로;
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 카운팅 셀들의 데이터가 제 1 임계값 이상인지를 확인하여 상기 제 1 플래그 셀의 데이터를 업데이트하는 제 1 비교 판단 회로; 및
    상기 로-해머 리셋 신호에 따라 초기화되고, 상기 내부 리드 신호가 입력되면 상기 카운팅 셀들의 데이터가 제 2 임계값 이상인지를 확인하여 상기 제 2 플래그 셀의 데이터를 업데이트하는 제 2 비교 판단 회로
    를 포함하는 메모리 장치.
  17. 제 15 항에 있어서,
    상기 내부 리드 신호에 따라 상기 다수의 로-해머 셀들로부터 데이터를 독출하는 출력 구동 회로; 및
    상기 내부 라이트 신호에 따라 상기 다수의 로-해머 셀들에 데이터를 라이트하기 위한 입력 구동 회로
    를 더 포함하는 메모리 장치.
  18. 다수의 로우들 각각에 배치된 다수의 노멀 셀들 및 다수의 로-해머 셀들을 포함하며, 상기 다수의 로-해머 셀들은 해당 로우의 액세스 횟수를 저장하는 제 1 데이터 및 상기 해당 로우의 제 2 인접 로우들의 리프레쉬 여부를 알리는 제 2 데이터를 저장하는 단계;
    액티브 커맨드가 입력되면, 입력 어드레스에 대응하는 로우로부터 독출된 상기 제 1 데이터를 토대로 샘플링 어드레스를 선정하는 단계;
    타겟 리프레쉬 커맨드가 입력되면, 상기 샘플링 어드레스에 대응하는 타겟 로우의 제 1 인접 로우들의 리프레쉬를 결정하고, 상기 타겟 로우의 상기 제 2 데이터를 토대로 상기 타겟 로우의 상기 제 2 인접 로우들의 리프레쉬를 결정하여 로-해머 어드레스를 출력하는 단계; 및
    상기 타겟 리프레쉬 커맨드에 따라 상기 로-해머 어드레스에 대응되는 로우를 리프레쉬하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 다수의 로우들은 컬럼 방향으로 순차적으로 배치되고,
    상기 타겟 로우가 n 번째 로우인 경우,
    제 1 인접 로우들은, 상기 타겟 로우와 물리적으로 최인접한 n±1 번째 로우들이고,
    상기 제 2 인접 로우들은, 상기 타겟 로우와 물리적으로 인접한 n±k (k는 2보다 크거나 같은 자연수) 로우들인 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 액티브 커맨드가 입력되면,
    상기 입력 어드레스에 대응하는 상기 로우로부터 상기 제 1 데이터 및 상기 제 2 데이터를 독출하고, 독출된 상기 제 1 데이터 및 상기 제 2 데이터를 업데이트하여 상기 로우의 상기 로-해머 셀들에 라이트하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 데이터 및 상기 제 2 데이터를 업데이트하는 단계는,
    상기 독출된 제 1 데이터를 +1 증가시켜 상기 로우의 상기 로-해머 셀들에 라이트하는 단계; 및
    상기 독출된 제 1 데이터가 임계값 이상인지를 확인하여 상기 제 2 데이터를 업데이트하여 상기 로우의 상기 로-해머 셀들에 라이트하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  22. 제 18 항에 있어서,
    상기 로-해머 어드레스로 출력한 후, 상기 샘플링 어드레스에 대응하는 상기 타겟 로우의 로-해머 셀들에 특정 값을 라이트하여 초기화시키는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  23. 제 18 항에 있어서,
    상기 각 로우에 배치된 상기 로-해머 셀들은,
    n번째 로우의 액세스 횟수를 상기 제 1 데이터로 저장하는 다수의 카운팅 셀들;
    상기 제 2 인접 로우들 중 n±2 인접 로우들의 리프레쉬 여부를 알리는 상기 제 2 데이터를 저장하는 제 1 플래그 셀; 및
    상기 제 2 인접 로우들 중 n±3 인접 로우들의 리프레쉬 여부를 알리는 상기 제 2 데이터를 저장하는 제 2 플래그 셀
    을 포함하는 메모리 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 로-해머 어드레스를 출력하는 단계는,
    상기 샘플링 어드레스를 토대로 제 1 내지 제 3 인접 어드레스를 산출하는 단계; 및
    상기 타겟 리프레쉬 커맨드가 입력되면, 상기 제 2 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하여 상기 로-해머 어드레스로 출력하는 단계
    를 포함하는
  25. 제 24 항에 있어서,
    상기 샘플링 어드레스를 토대로 제 1 내지 제 3 인접 어드레스를 산출하는 단계는,
    상기 샘플링 어드레스를 ±1하여 상기 제 1 인접 어드레스를 산출하는 단계;
    상기 샘플링 어드레스를 ±2하여 상기 제 2 인접 어드레스를 산출하는 단계; 및
    상기 샘플링 어드레스를 ±3하여 상기 제 3 인접 어드레스를 산출하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  26. 제 24 항에 있어서,
    상기 제 2 데이터를 토대로 상기 제 1 내지 제 3 인접 어드레스를 스케쥴링하여 상기 로-해머 어드레스로 출력하는 단계는,
    상기 제 1 인접 어드레스를 상기 로-해머 어드레스로 출력하는 단계;
    상기 제 1 플래그 셀의 제 2 데이터에 따라 상기 제 2 인접 어드레스를 상기 로-해머 어드레스로 출력하는 단계; 및
    상기 제 2 플래그 셀의 제 2 데이터에 따라 상기 제 3 인접 어드레스를 상기 로-해머 어드레스로 출력하는 단계
    를 포함하는 메모리 장치의 동작 방법.
KR1020210155701A 2021-11-12 2021-11-12 메모리 장치 및 그의 동작 방법 KR20230069567A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210155701A KR20230069567A (ko) 2021-11-12 2021-11-12 메모리 장치 및 그의 동작 방법
US17/685,054 US11967354B2 (en) 2021-11-12 2022-03-02 Memory device and operating method for target refresh operation based on number of accesses
CN202210441740.3A CN116129958A (zh) 2021-11-12 2022-04-25 存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210155701A KR20230069567A (ko) 2021-11-12 2021-11-12 메모리 장치 및 그의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230069567A true KR20230069567A (ko) 2023-05-19

Family

ID=86299595

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210155701A KR20230069567A (ko) 2021-11-12 2021-11-12 메모리 장치 및 그의 동작 방법

Country Status (3)

Country Link
US (1) US11967354B2 (ko)
KR (1) KR20230069567A (ko)
CN (1) CN116129958A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230022710A (ko) * 2021-08-09 2023-02-16 에스케이하이닉스 주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 이를 포함하는 반도체 메모리 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348577B1 (ko) * 1999-09-30 2002-08-13 동부전자 주식회사 강유전체 메모리
KR102014834B1 (ko) 2012-05-14 2019-08-27 삼성전자주식회사 메모리 장치, 메모리 시스템 및 그 동작방법
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
KR20230043618A (ko) * 2021-09-24 2023-03-31 삼성전자주식회사 로우 해머 제어 방법 및 메모리 장치
KR20230059630A (ko) * 2021-10-26 2023-05-03 삼성전자주식회사 로우 해머 제어 방법 및 메모리 장치
US20230141789A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
US11967354B2 (en) 2024-04-23
US20230154521A1 (en) 2023-05-18
CN116129958A (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
US11935576B2 (en) Semiconductor device performing row hammer refresh operation
US6614689B2 (en) Non-volatile memory having a control mini-array
KR101980314B1 (ko) 메모리 장치 및 이의 동작방법
US8395950B2 (en) Memory device having a clock skew generator
KR20150064953A (ko) 반도체 메모리 장치
US11468936B2 (en) Semiconductor memory device capable of performing target refresh operation on active command basis and refresh command basis, and operating method thereof
US11942138B2 (en) Memory system including semiconductor memory device and operation method thereof
JP5599977B2 (ja) 半導体記憶装置
JP5101222B2 (ja) 半導体集積回路装置
KR20230069567A (ko) 메모리 장치 및 그의 동작 방법
US8315118B2 (en) Precharge method of semiconductor memory device and semiconductor memory device using the same
US11651812B2 (en) Semiconductor memory device for performing target refresh operation and hidden refresh operation in response to normal refresh command and determining row hammer risk level
KR20140081162A (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US20230215484A1 (en) Semiconductor memory device and operating method thereof
JP5794072B2 (ja) 半導体記憶装置及び半導体集積回路
US20240119986A1 (en) Memory device and memory system
US20230215483A1 (en) Semiconductor memory device and memory system including the same
US20240096398A1 (en) Memory device and precharging method thereof
KR20240041808A (ko) 타겟 리프레쉬 동작을 수행하는 메모리 장치 및 그의 동작 방법
KR20230108676A (ko) 메모리 장치 및 그것의 동작 방법
KR20220082702A (ko) 반도체 메모리 장치를 포함하는 메모리 시스템
KR20240069284A (ko) 타겟 리프레쉬 동작을 수행하는 메모리 장치 및 그의 동작 방법
JP2005174437A (ja) 記憶装置のリフレッシュ方式
JP2015191676A (ja) 半導体装置
JP2013101733A (ja) 半導体装置