JPH0394182A - 試験パターン発生器 - Google Patents
試験パターン発生器Info
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- JPH0394182A JPH0394182A JP2154710A JP15471090A JPH0394182A JP H0394182 A JPH0394182 A JP H0394182A JP 2154710 A JP2154710 A JP 2154710A JP 15471090 A JP15471090 A JP 15471090A JP H0394182 A JPH0394182 A JP H0394182A
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- 230000015654 memory Effects 0.000 claims abstract description 108
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- 238000010586 diagram Methods 0.000 description 6
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路を試験するために用いられる
試験パターンを発生ずる試験パターン発生器に関する。
試験パターンを発生ずる試験パターン発生器に関する。
試験パターン発生器装置は半導体■cを試験をするため
の ■Cテスタの一部を構威し、被試験ICに印加すべ
き試験パターンと、被試験ICからの応答と比較するた
めの期待値パターンとを発生するためのものであり、通
常これらの2つのパターンを合わせて単に試験パターン
と呼んでいる。
の ■Cテスタの一部を構威し、被試験ICに印加すべ
き試験パターンと、被試験ICからの応答と比較するた
めの期待値パターンとを発生するためのものであり、通
常これらの2つのパターンを合わせて単に試験パターン
と呼んでいる。
従来の試験パターン発生器を第1図に示す。パターン発
生用クロックPCKとスタート信号Sがアドレス発生回
路■1へ供給され、アドレス発生回路11から発生した
アドレスで、試験パターンが記憶された試験パターンメ
モリ12が読み出される。この試験パターンメモリ12
はSRAM (スタティックRAM)で構威されていた
。
生用クロックPCKとスタート信号Sがアドレス発生回
路■1へ供給され、アドレス発生回路11から発生した
アドレスで、試験パターンが記憶された試験パターンメ
モリ12が読み出される。この試験パターンメモリ12
はSRAM (スタティックRAM)で構威されていた
。
被試験回路の集積度が上ったり、コンピュータ(5)上
記試験パターンメモリ手段は上記アドレスと上記読出し
制御信号と、上記リフレッシュ制御信号とが共通に与え
られるN個、Nは2以上の整数,のDRAMを含み、上
記FiFoメモリ手段は上記N個のDRAMから読出さ
れた試験パターンがそれぞれ供給され、共通に与えられ
た上記書込みクロックによりそれらを試験パターンを書
込むN個のFiFoメモリと、上記N個のFiFoメモ
リから読出された試験パターンを順次切替えて出力する
マルチプレクサ手段とを含む請求項1記載の試験パター
ン発生器。
記試験パターンメモリ手段は上記アドレスと上記読出し
制御信号と、上記リフレッシュ制御信号とが共通に与え
られるN個、Nは2以上の整数,のDRAMを含み、上
記FiFoメモリ手段は上記N個のDRAMから読出さ
れた試験パターンがそれぞれ供給され、共通に与えられ
た上記書込みクロックによりそれらを試験パターンを書
込むN個のFiFoメモリと、上記N個のFiFoメモ
リから読出された試験パターンを順次切替えて出力する
マルチプレクサ手段とを含む請求項1記載の試験パター
ン発生器。
(6)上記制御手段は上記パターン発生用クロックに同
期して順次循環的に上記N個のFiFoメモリを読出す
ためのN個の読出しクロックを発生ずる読出しクロック
発生手段と、上記パターン発生用クロックに同期して上
記マルチプレクサ手段を順次循環的に切替えるための選
択信号を発生ずる選択信号発生手段とを含む請求項5記
戦の試験パターン発生器。
期して順次循環的に上記N個のFiFoメモリを読出す
ためのN個の読出しクロックを発生ずる読出しクロック
発生手段と、上記パターン発生用クロックに同期して上
記マルチプレクサ手段を順次循環的に切替えるための選
択信号を発生ずる選択信号発生手段とを含む請求項5記
戦の試験パターン発生器。
3.発明の詳細な説明
による自動試験パターン発生などにより、試験パターン
が長大化しているため、大容量な試験パターンメモリが
必要となっている。従来においてはSRAMを用いて大
容量の試験パターンメモリを実現していたため高価にな
っていた。
が長大化しているため、大容量な試験パターンメモリが
必要となっている。従来においてはSRAMを用いて大
容量の試験パターンメモリを実現していたため高価にな
っていた。
1記憶素子を構或するのに必要なトランジスタの数はS
RAM4よ4〜6個であるが、DRAM (ダイナミッ
クIIAM)は1個であるため、同一ルールのパターニ
ングプロセスで同一チップ面積のICメモリを製造した
場合、DRAMの方がSRAMに対し、大容量であり、
1ビット当りの単価が安い。従って試験パターンメモリ
をDRAMで構戒すれば安価になる。しかしDRAMA
よ一定時間間隔で記憶保持動作(リフレシュと云われて
いる)を行わないと、記憶内容が消えてしまい、このリ
フレシュの間は試験パターンの読み出しが停止されるの
で高速なパターン発生ができず、このため従来において
は試験パターンメモリにDRAMは使用されていなかっ
た。
RAM4よ4〜6個であるが、DRAM (ダイナミッ
クIIAM)は1個であるため、同一ルールのパターニ
ングプロセスで同一チップ面積のICメモリを製造した
場合、DRAMの方がSRAMに対し、大容量であり、
1ビット当りの単価が安い。従って試験パターンメモリ
をDRAMで構戒すれば安価になる。しかしDRAMA
よ一定時間間隔で記憶保持動作(リフレシュと云われて
いる)を行わないと、記憶内容が消えてしまい、このリ
フレシュの間は試験パターンの読み出しが停止されるの
で高速なパターン発生ができず、このため従来において
は試験パターンメモリにDRAMは使用されていなかっ
た。
この発明はDRAMを使って安価に構威し、しかも高速
に試験パターンを発生ずることができる試験パターン発
生器を提供することである。
に試験パターンを発生ずることができる試験パターン発
生器を提供することである。
この発明によればシステムクロックで動作する制御回路
が、スタート信号とフルフラグとにより制御されて制御
回路よりアドレス発生クロックと、読み出し制御信号と
、書き込みクロックとが発生されると共に、この制御回
路からリフレシュ制御信号が周期的に発生され、その制
御回路からのアドレス発生クロックにより制御されてア
ドレス発生回路からアドレスが発生され、DRAMによ
り構威され、試験パターンが記憶された試験パターンメ
モリがアドレス発生回路からのアドレスと制御回路から
の読み出し制御信号とによって読み出されると共に制御
回路からのリフレシュ制御信号により記憶保持動作を行
い、その試験パターンメモリから読み出された試験パタ
ーンは制御回路からの書き込みクロックによりFiFo
メモリに書き込まれ、FiFoメモリは試験パターンが
充満するとフルフラグを制御回路へ出力し、またパター
ン発生用クロックに同期して試験パターンが読み出され
る。パ実施例を示す。この発明による試験パターン発生
器は制御回路21と、FiFoメモリ22と、アドレス
発生回路31と、試験パターンメモリとしてのDRAM
32とから構威され、ICテスタの制御部(図示せず)
からシステムクロックSCK、パターン発生用クロック
PCK、及びスター1・信号Sが与えられて試験パタ
ーンの発生動作を行う。制御回路21はシステムクロッ
クSCKに同期してリフレシュ制御信号 REF,アド
レス発生クロックACK、読み出し制御信号RC及び書
き込みクロックWCKをそれぞれ決められた周期で発生
するが、リフレシュ制御信号REF発生中、及びFiF
oメモリ22からフルフラグFFが人力されている間は
アドレス発生クロック、読み出し制御信号、及び書き込
みクロックの各発生を中止する。
が、スタート信号とフルフラグとにより制御されて制御
回路よりアドレス発生クロックと、読み出し制御信号と
、書き込みクロックとが発生されると共に、この制御回
路からリフレシュ制御信号が周期的に発生され、その制
御回路からのアドレス発生クロックにより制御されてア
ドレス発生回路からアドレスが発生され、DRAMによ
り構威され、試験パターンが記憶された試験パターンメ
モリがアドレス発生回路からのアドレスと制御回路から
の読み出し制御信号とによって読み出されると共に制御
回路からのリフレシュ制御信号により記憶保持動作を行
い、その試験パターンメモリから読み出された試験パタ
ーンは制御回路からの書き込みクロックによりFiFo
メモリに書き込まれ、FiFoメモリは試験パターンが
充満するとフルフラグを制御回路へ出力し、またパター
ン発生用クロックに同期して試験パターンが読み出され
る。パ実施例を示す。この発明による試験パターン発生
器は制御回路21と、FiFoメモリ22と、アドレス
発生回路31と、試験パターンメモリとしてのDRAM
32とから構威され、ICテスタの制御部(図示せず)
からシステムクロックSCK、パターン発生用クロック
PCK、及びスター1・信号Sが与えられて試験パタ
ーンの発生動作を行う。制御回路21はシステムクロッ
クSCKに同期してリフレシュ制御信号 REF,アド
レス発生クロックACK、読み出し制御信号RC及び書
き込みクロックWCKをそれぞれ決められた周期で発生
するが、リフレシュ制御信号REF発生中、及びFiF
oメモリ22からフルフラグFFが人力されている間は
アドレス発生クロック、読み出し制御信号、及び書き込
みクロックの各発生を中止する。
制御回路21は第3図に示すようにタイミング発生回路
23と、フルフラグ立上がり検出回路24Rと、フルフ
ラグ立下がり検出回路24Fと、フリップフロップ25
と、ANDゲート26〜29とから構威されている。タ
イごング発生回路29 ターン発生用クロックよりもアドレス発生クロックの方
が高速とされる。
23と、フルフラグ立上がり検出回路24Rと、フルフ
ラグ立下がり検出回路24Fと、フリップフロップ25
と、ANDゲート26〜29とから構威されている。タ
イごング発生回路29 ターン発生用クロックよりもアドレス発生クロックの方
が高速とされる。
(作用〕
FiFoメモリが充満した状態でFiFoメモリから試
験パターンの読み出しが開始され、FjFoメモリのフ
ルフラグがなくなるとアドレス発生クロック、読み出し
制御信号、書き込みクロックが発生され、試験パターン
メモリの読み出しが行われ、その読み出された試験パタ
ーンがFiFoメモリへ書き込まれ、リフレシュ制御信
号が発生し試験パターンメモリが記憶保持動作を行って
いる間も、FiFoメモリから試験パターンの読み出し
が継続され、記憶保持動作が終了すると、試験パターン
メモリの読み出しが再開し、その読み出された試験パタ
ーンがFiFoメモリに書き込まれる。従って試験パタ
ーンメモリに対するリフレシュに影響されることな(
FiFoメモリから連続的に、従って高速に試験パター
ンを得ることができる。
験パターンの読み出しが開始され、FjFoメモリのフ
ルフラグがなくなるとアドレス発生クロック、読み出し
制御信号、書き込みクロックが発生され、試験パターン
メモリの読み出しが行われ、その読み出された試験パタ
ーンがFiFoメモリへ書き込まれ、リフレシュ制御信
号が発生し試験パターンメモリが記憶保持動作を行って
いる間も、FiFoメモリから試験パターンの読み出し
が継続され、記憶保持動作が終了すると、試験パターン
メモリの読み出しが再開し、その読み出された試験パタ
ーンがFiFoメモリに書き込まれる。従って試験パタ
ーンメモリに対するリフレシュに影響されることな(
FiFoメモリから連続的に、従って高速に試験パター
ンを得ることができる。
(実施例]
第2図にこの発明による試験パターン発生器の3はそれ
ぞれ決められた周期でシステムクロックSCKに同期し
てアドレス発生クロックACK、読出し制御信号RC、
書込みクロックWCK及びリフレッシュ制御信号REF
を発生し、前者3つの信号をそれぞれANDゲート27
〜29の一方の入力に与え、リフレッシュ制iB R
E Fを禁止信号としてANDゲート26に与えると共
に試験パターンメモリ32に仇給する。フリップフロッ
プ25はスタート信号SによりセットされてそのQ出力
がHレベルとなりANDゲート26を通してイネーブル
信号ENとしてANDゲート27〜29の他方の入力に
与えられ、これらのゲートを開き、アドレス発生クロッ
クACK、読出し制御信号RC、書込みクロックWCK
がそれぞれゲートを通して出力される。フルフラグFF
がFiFoメモリ22から与えられると、その前端縁が
立上り検出回路24Rにより検出されてその検出出力に
よりフリップフロップ25がリセットされるのでイネー
ブル信号ENはLレヘルとなり、ゲート27〜29ガ閉
しられ、アドレス発生クロックACK,10 読出し制御信号RC及び書込みクロックWCKの出力が
停止される。フルフラグFFが立下がると、その後端縁
が立下がり検出回路24Fによって、検出され、その検
出出力によりフリップフロップ25がセットされるので
イネーブル信号ENが再びHレベルとなり前記2つの信
号が再び出力される。フリップフロップ25のQ出力が
Hレベルの期間においてリフレッシュ制御信号REFが
発生するとゲート26は閉じられるので信号REFがH
レベルの間イネーブル信号ENはLレベルとされ、ゲー
ト27〜29が閉じられる。
ぞれ決められた周期でシステムクロックSCKに同期し
てアドレス発生クロックACK、読出し制御信号RC、
書込みクロックWCK及びリフレッシュ制御信号REF
を発生し、前者3つの信号をそれぞれANDゲート27
〜29の一方の入力に与え、リフレッシュ制iB R
E Fを禁止信号としてANDゲート26に与えると共
に試験パターンメモリ32に仇給する。フリップフロッ
プ25はスタート信号SによりセットされてそのQ出力
がHレベルとなりANDゲート26を通してイネーブル
信号ENとしてANDゲート27〜29の他方の入力に
与えられ、これらのゲートを開き、アドレス発生クロッ
クACK、読出し制御信号RC、書込みクロックWCK
がそれぞれゲートを通して出力される。フルフラグFF
がFiFoメモリ22から与えられると、その前端縁が
立上り検出回路24Rにより検出されてその検出出力に
よりフリップフロップ25がリセットされるのでイネー
ブル信号ENはLレヘルとなり、ゲート27〜29ガ閉
しられ、アドレス発生クロックACK,10 読出し制御信号RC及び書込みクロックWCKの出力が
停止される。フルフラグFFが立下がると、その後端縁
が立下がり検出回路24Fによって、検出され、その検
出出力によりフリップフロップ25がセットされるので
イネーブル信号ENが再びHレベルとなり前記2つの信
号が再び出力される。フリップフロップ25のQ出力が
Hレベルの期間においてリフレッシュ制御信号REFが
発生するとゲート26は閉じられるので信号REFがH
レベルの間イネーブル信号ENはLレベルとされ、ゲー
ト27〜29が閉じられる。
第2図の説明に戻って、制御回路21からのアドレス発
生クロックACKはアドレス発生回路31へ供給され、
アドレス発生回路31はアドレス発生クロックACKが
人力するごとにアドレスA.,A,,A2・・・を順次
発生する。このアドレスと制御回路21からの読み出し
制御信号RCとにより試験パターンメモリ32から試験
パターンP0,P+ ,P2・・・が読み出される。試
験パターンメモリ32はDRAMで構威され、試験パタ
ーンを11 リフレシュを行なうものとすると、次式mXT+ >m
XTz +Tr − − − (1)なる関係
が成立するようにT2を選定する。
生クロックACKはアドレス発生回路31へ供給され、
アドレス発生回路31はアドレス発生クロックACKが
人力するごとにアドレスA.,A,,A2・・・を順次
発生する。このアドレスと制御回路21からの読み出し
制御信号RCとにより試験パターンメモリ32から試験
パターンP0,P+ ,P2・・・が読み出される。試
験パターンメモリ32はDRAMで構威され、試験パタ
ーンを11 リフレシュを行なうものとすると、次式mXT+ >m
XTz +Tr − − − (1)なる関係
が成立するようにT2を選定する。
制御回路21に第4図に示すようにスタート信号Sが入
力されると、フリップフロップ25がセットされてイネ
ーブル信号ENがHレベルとなるのでゲート27〜29
が開き、アドレス発生クロックACKの出力が開始され
る。これによりアドレス発生回路31からアドレスA。
力されると、フリップフロップ25がセットされてイネ
ーブル信号ENがHレベルとなるのでゲート27〜29
が開き、アドレス発生クロックACKの出力が開始され
る。これによりアドレス発生回路31からアドレスA。
,A+ ,A2・・・が順次発生し、これと共に制御回
路21から読み出し制御信号RCの発生が開始され、試
験パターンメモリ32から試験パターンPo,PzPz
・・・が順次読み出され、これら試験パターンは書き込
みクロックWCKにより次々とFiFoメモリ22に書
き込まれる。FiFoメモリ22が充満するとフルフラ
グFFが立上り、その立上りでフリップフロップ25が
リセットされてイネーブル信号ENはLレベルとなり、
ゲート27,28.29でそれぞれアドレス発生クロッ
クACK,読出し制御信号RC及び書き込みクロックW
CKの通過が禁止13 記憶しており、制御回路21からリフレシュ制御信号R
EFが人力されると記憶保持動作(リフレシュ)を行う
。
路21から読み出し制御信号RCの発生が開始され、試
験パターンメモリ32から試験パターンPo,PzPz
・・・が順次読み出され、これら試験パターンは書き込
みクロックWCKにより次々とFiFoメモリ22に書
き込まれる。FiFoメモリ22が充満するとフルフラ
グFFが立上り、その立上りでフリップフロップ25が
リセットされてイネーブル信号ENはLレベルとなり、
ゲート27,28.29でそれぞれアドレス発生クロッ
クACK,読出し制御信号RC及び書き込みクロックW
CKの通過が禁止13 記憶しており、制御回路21からリフレシュ制御信号R
EFが人力されると記憶保持動作(リフレシュ)を行う
。
試験パターンメモリ32から読み出された試験パターン
P。,P.,P2・・・は制御回路21からの書き込み
クロックWCKによりFiFoメモリ22に書き込まれ
る。FiFoメモリ22は試験パターンが充満するとフ
ルフラグFFを発生して制御回路2lへ供給する。一般
のFiFoメモリはフルフラグ発生機能をもっている。
P。,P.,P2・・・は制御回路21からの書き込み
クロックWCKによりFiFoメモリ22に書き込まれ
る。FiFoメモリ22は試験パターンが充満するとフ
ルフラグFFを発生して制御回路2lへ供給する。一般
のFiFoメモリはフルフラグ発生機能をもっている。
FiFoメモリ22はパターン発生用クロックPCKと
同期して読み出される。
同期して読み出される。
FiFoメモリにおいては読み出しは古いデータから順
に行われる。パターン発生用クロックPCKの速度(レ
ー1・)よりアドレス発生クロックACKの速度を大き
くしておく。更に詳しくはパターン発生用クロックPC
Kの周期をT1、試験パターンメモリ32の読み出し周
期(アドレス発生クロックACKの周期)をT2、試験
パターンメモリ32のリフレシュに要する時間をTrと
し、試験パターンメモリ32からm回読出しを行なう毎
に12 され、試験パターンメモリ32の読み出しが中止し、ま
たFiFoメモリ22への書き込みも中止する。
に行われる。パターン発生用クロックPCKの速度(レ
ー1・)よりアドレス発生クロックACKの速度を大き
くしておく。更に詳しくはパターン発生用クロックPC
Kの周期をT1、試験パターンメモリ32の読み出し周
期(アドレス発生クロックACKの周期)をT2、試験
パターンメモリ32のリフレシュに要する時間をTrと
し、試験パターンメモリ32からm回読出しを行なう毎
に12 され、試験パターンメモリ32の読み出しが中止し、ま
たFiFoメモリ22への書き込みも中止する。
従ってアドレス発生回路3lはその時発生していたアド
レスA5による試験パターンメモリ32の読出しは実行
されず、アドレスA,は保持される。
レスA5による試験パターンメモリ32の読出しは実行
されず、アドレスA,は保持される。
一方この状態でパターン発生用クロックPCKが入力さ
れ、これに同期してFiFoメモリ22が読み出され、
試験パターンP。,P+,Pz・・・が出力される。F
iFoメモリ22の読み出しが開始されるとフルフラグ
FFは立下り、その立下りによりフリップフロップ25
がセットされその結果、イネーブル信号ENが再びHレ
ベルとなり保持されていたアドレスA,により試験パタ
ーンメモリ32の読み出しが再開され、またFiFoメ
モリ22への書き込みも再開される。
れ、これに同期してFiFoメモリ22が読み出され、
試験パターンP。,P+,Pz・・・が出力される。F
iFoメモリ22の読み出しが開始されるとフルフラグ
FFは立下り、その立下りによりフリップフロップ25
がセットされその結果、イネーブル信号ENが再びHレ
ベルとなり保持されていたアドレスA,により試験パタ
ーンメモリ32の読み出しが再開され、またFiFoメ
モリ22への書き込みも再開される。
制御回路21からリフレシュ制御信号REFが試験パタ
ーンメモリ32へ供給されると、試験パターンメモリ3
2は記憶保持動作(リフレシュ)を行い、この間はゲー
ト26が閉しるのでイネーフル信号Lレベルとなり、ゲ
ート27,28.2914 でそれぞれアドレス発生クロックACK、読出し制御信
号RC及び書き込みクロックWCKの通過が禁止されて
アドレス発生回路31はその時発生していたアドレスA
、を保持し、またFiFoメモリ22への書き込みも中
止されるが、パターン発生用クロツクPCKによる F
iFoメモリ22の読み出しは継続して行われ、出力試
験パターンは連続的に得られる。試験パターンメモリ3
2のリフレシュが終了すると、ゲート26が開きアドレ
スA4により試験パターンメモリ32の読み出しが再開
され、FiFoメモリ22への書き込みが再開される。
ーンメモリ32へ供給されると、試験パターンメモリ3
2は記憶保持動作(リフレシュ)を行い、この間はゲー
ト26が閉しるのでイネーフル信号Lレベルとなり、ゲ
ート27,28.2914 でそれぞれアドレス発生クロックACK、読出し制御信
号RC及び書き込みクロックWCKの通過が禁止されて
アドレス発生回路31はその時発生していたアドレスA
、を保持し、またFiFoメモリ22への書き込みも中
止されるが、パターン発生用クロツクPCKによる F
iFoメモリ22の読み出しは継続して行われ、出力試
験パターンは連続的に得られる。試験パターンメモリ3
2のリフレシュが終了すると、ゲート26が開きアドレ
スA4により試験パターンメモリ32の読み出しが再開
され、FiFoメモリ22への書き込みが再開される。
リフレッシュ期間を含む試験パターンメモリ32の平均
読み出し速度はFiFoメモリ22の読み出し速度より
速いため、次にリフレシュ制御信号REFが発生するま
でにFiFoメモリ22は充満する。
読み出し速度はFiFoメモリ22の読み出し速度より
速いため、次にリフレシュ制御信号REFが発生するま
でにFiFoメモリ22は充満する。
従ってFiFoメモリ22から試験パターンを連続的に
読み出すことができる。
読み出すことができる。
FiFoメモリ22の所望の読み出し速度(1 / T
+ )に対し、試験パターンメモリ32の読み出し速
度l5 満足するように決められる。
+ )に対し、試験パターンメモリ32の読み出し速
度l5 満足するように決められる。
また第6図に示すようにN個の試験パターンメモリ32
−1 〜32−NとN個のFiFoメモリ221〜22
−Nとの組み合せを設け、これらを共通のアドレス、続
出制御信号RC、リフレッシュ制御信号REF、書込み
クロックWCKにより同時に動作させ、そのN個のFi
Foメモリからそれぞれ読出しクロックRCK−1〜R
CK−Nにより読み出された試験パターンをマルチプレ
クサ33により順次循環的に取出すことにより高速の試
験パターンを得るようにすることもできる。この場合制
御回路21〜1は第3図に示すものと同じでよい。制御
回路21−2は第7図に示すようにN進カウンタ2LA
と、デコーダ21Bと及びN個のフリップフロンブ21
C−1〜2 I C−Nとから威る。N進カウンタ21
Aとフリップフロップ2IC−1〜2 I C−Nはス
タート信号Sによりリセットされる,,N進カウンタ2
1Aはパターン発生用クロックPCKを0からN−1ま
で繰返して計数する。デコーダはN個の出力端子を有し
、17 を(1/T2)を前弐(1)の条件が満たされるように
速くすることができない場合は、第5図に示すように1
つのFiFoメモリ22に対しN個(Nは2以上の整数
)の試験パターンメモリ32−l〜31−Nを設け、こ
れらN個の試験パターンメモリを共通のアドレスA.,
A,・・・と、読出し制御信号RCと、リフレッシュ制
御信号REFにより同時に動作させ、これら読み出され
た試験パターンをマルチプレクサ33により順次循環的
に取出してFiFoメモリ22へ書き込んでもよい。こ
の場合、制御回路2lば第3図のタイミング発生回路2
3において周期T2のシステムクロックSCKをN進カ
ウンタによりOからN−1まで繰返して計数し、その計
数値を順次選択信号S E Lとして出力すると共に、
前記N進カウンタの所望の計数値をデコーダにより検出
して得た周”Ji N×Tzの所望の位相の信号をそ
れぞれアドレス発生クロックACK、読出し制御信号R
C及び書込みクロックWCKとして出力するように構或
すればよい。システムクロックSCKの周期T2は前述
の式(1)を16 カウンク21Aの計数内容が0からN−1まで順次変化
するにつれ出力端子1からNに順次Hレヘルを出力ずる
。デコーダ21Bの出力はそれぞれパターン発生用クロ
ックPCKに同期してフリンプフロップ21C−1〜2
1 C−Hに取込まれ、それらのQ出力が順次クロッ
クPCKの1サイクル期間ずつHレへになり、これらの
フリップフロンブのQ出力がFzFoメモリ22−1〜
22一Nの読出しクロンクRCK−1〜RCK−Nとし
て使用される。一方カウンタ21Aの計数内容は選択信
号SELとしてマルチプレクサ33に与えられる。
−1 〜32−NとN個のFiFoメモリ221〜22
−Nとの組み合せを設け、これらを共通のアドレス、続
出制御信号RC、リフレッシュ制御信号REF、書込み
クロックWCKにより同時に動作させ、そのN個のFi
Foメモリからそれぞれ読出しクロックRCK−1〜R
CK−Nにより読み出された試験パターンをマルチプレ
クサ33により順次循環的に取出すことにより高速の試
験パターンを得るようにすることもできる。この場合制
御回路21〜1は第3図に示すものと同じでよい。制御
回路21−2は第7図に示すようにN進カウンタ2LA
と、デコーダ21Bと及びN個のフリップフロンブ21
C−1〜2 I C−Nとから威る。N進カウンタ21
Aとフリップフロップ2IC−1〜2 I C−Nはス
タート信号Sによりリセットされる,,N進カウンタ2
1Aはパターン発生用クロックPCKを0からN−1ま
で繰返して計数する。デコーダはN個の出力端子を有し
、17 を(1/T2)を前弐(1)の条件が満たされるように
速くすることができない場合は、第5図に示すように1
つのFiFoメモリ22に対しN個(Nは2以上の整数
)の試験パターンメモリ32−l〜31−Nを設け、こ
れらN個の試験パターンメモリを共通のアドレスA.,
A,・・・と、読出し制御信号RCと、リフレッシュ制
御信号REFにより同時に動作させ、これら読み出され
た試験パターンをマルチプレクサ33により順次循環的
に取出してFiFoメモリ22へ書き込んでもよい。こ
の場合、制御回路2lば第3図のタイミング発生回路2
3において周期T2のシステムクロックSCKをN進カ
ウンタによりOからN−1まで繰返して計数し、その計
数値を順次選択信号S E Lとして出力すると共に、
前記N進カウンタの所望の計数値をデコーダにより検出
して得た周”Ji N×Tzの所望の位相の信号をそ
れぞれアドレス発生クロックACK、読出し制御信号R
C及び書込みクロックWCKとして出力するように構或
すればよい。システムクロックSCKの周期T2は前述
の式(1)を16 カウンク21Aの計数内容が0からN−1まで順次変化
するにつれ出力端子1からNに順次Hレヘルを出力ずる
。デコーダ21Bの出力はそれぞれパターン発生用クロ
ックPCKに同期してフリンプフロップ21C−1〜2
1 C−Hに取込まれ、それらのQ出力が順次クロッ
クPCKの1サイクル期間ずつHレへになり、これらの
フリップフロンブのQ出力がFzFoメモリ22−1〜
22一Nの読出しクロンクRCK−1〜RCK−Nとし
て使用される。一方カウンタ21Aの計数内容は選択信
号SELとしてマルチプレクサ33に与えられる。
以上述べたようにこの発明によればDRAMAこより構
成された試験パターンメモリから読み出した試験パター
ンをFiFoメモリに書き込み、そのFiFoメモリを
パターン発生用クロックで読み出すように構威したので
DI?AFIの、リフレシュ動作時においてもFiFo
メモリから連続的に試験パターンが得られる。試験パタ
ーンメモリはDRAMで構威されている18 ため、長大な試験パターンでも安価な装置で発生させる
ことができる。
成された試験パターンメモリから読み出した試験パター
ンをFiFoメモリに書き込み、そのFiFoメモリを
パターン発生用クロックで読み出すように構威したので
DI?AFIの、リフレシュ動作時においてもFiFo
メモリから連続的に試験パターンが得られる。試験パタ
ーンメモリはDRAMで構威されている18 ため、長大な試験パターンでも安価な装置で発生させる
ことができる。
第1図は従来の試験パターン発生器を示すブロック図で
あり、第2図はこの発明の実施例を示すブロック図であ
り、第3図はその制御回路21の具体例を示す回路図で
あり、第4図はこの発明の動作例を示すタイムチャート
であり、第5図はこの発明の変形実施例を示すブロック
図であり、第6図はもう1つの変形実施例を示すブロッ
ク図であり、第7図は第6図における制御回路21−2
の具体例を示す回路図である。
あり、第2図はこの発明の実施例を示すブロック図であ
り、第3図はその制御回路21の具体例を示す回路図で
あり、第4図はこの発明の動作例を示すタイムチャート
であり、第5図はこの発明の変形実施例を示すブロック
図であり、第6図はもう1つの変形実施例を示すブロッ
ク図であり、第7図は第6図における制御回路21−2
の具体例を示す回路図である。
Claims (6)
- (1)与えられたシステムクロックで動作し、スタート
信号とフルフラグによって制御され、アドレス発生クロ
ック、読み出し制御信号及び書き込みクロックを発生す
ると共に、リフレシュ制御信号を周期的に発生する制御
手段と、 その制御手段からのアドレス発生クロックによりアドレ
スを発生するアドレス発生回路と、少くとも1つのDR
AMを有し、試験パターンを記憶してあり、上記制御手
段からの読み出し制御信号と上記アドレス発生回路から
のアドレスとにより試験パターンが読み出され、上記制
御手段からのリフレシュ制御信号により記憶保持動作を
行う試験パターンメモリ手段と、 上記制御手段からの書き込みクロックにより、上記試験
パターンメモリ手段から読み出された試験パターンが書
き込まれ、与えられたパターン発生用クロックに同期し
て試験パターンが読出され、試験パターンで充満すると
上記フルフラグを出力するFiFoメモリ手段、 とを含む試験パターン発生器。 - (2)上記パターン発生用クロックの周期をT_1、上
記試験パターンメモリ手段の読出し周期をT_2、上記
リフレッシュに要する時間をT_rとし、上記試験パタ
ーンメモリからm回読出しを行なう毎に上記リフレッシ
ュを行なうものとすると、次式 m×T_1>m×T_2+T_r が成立するように上記周期T_1とT_2が選ばれてい
る請求項1記載の試験パターン発生器。 - (3)上記制御手段は上記システムクロックに同期に上
記アドレス発生クロックと、上記読出し制御信号と、上
記書込みクロックとを同じ上記周期T_2でそれぞれ発
生し、上記リフレッシュ制御信号を周期m×T_2+T
_rで発生するタイミング発生手段と、上記アドレス発
生クロックと上記読出し制御信号と及び上記書込みクロ
ックの通過をそれぞれ制御するゲート手段と、上記スタ
ート信号に応答して上記ゲート手段を開けるイネーブル
信号を発生するイネーブル信号発生手段と、上記フルフ
ラッグの前縁を検出して上記イネーブル信号発生手段の
上記イネーブル信号の発生を停止させるフルフラグ検出
手段と、上記フルフラグの後縁を検出して上記イネーブ
ル信号発生手段に上記イネーブル信号を発生させるフル
フラグ終了検出手段と、上記リフレッシュ制御信号に応
答して上記イネーブル信号を上記ゲート手段に供給する
のを禁止するイネーブル禁止手段とを含む請求項2記載
の試験パターン発生器。 - (4)上記試験パターンメモリ手段は上記アドレスと、
上記読出し制御信号と、上記リフレッシュ制御信号とが
共通に与えられるN個、Nは2以上の整数、のDRAM
と上記N個のDRAMから読出された試験パターンを順
次切替えて出力し上記FiFoメモリ手段に供給するマ
ルチプレクサ手段とを含む請求項1記載の試験パターン
発生器。 - (5)上記試験パターンメモリ手段は上記アドレスと上
記読出し制御信号と、上記リフレッシュ制御信号とが共
通に与えられるN個、Nは2以上の整数、のDRAMを
含み、上記FiFoメモリ手段は上記N個のDRAMか
ら読出された試験パターンがそれぞれ供給され、共通に
与えられた上記書込みクロックによりそれらを試験パタ
ーンを書込むN個のFiFoメモリと、上記N個のFi
Foメモリから読出された試験パターンを順次切替えて
出力するマルチプレクサ手段とを含む請求項1記載の試
験パターン発生器。 - (6)上記制御手段は上記パターン発生用クロックに同
期して順次循環的に上記N個のFiFoメモリを読出す
ためのN個の読出しクロックを発生する読出しクロック
発生手段と、上記パターン発生用クロックに同期して上
記マルチプレクサ手段を順次循環的に切替えるための選
択信号を発生する選択信号発生手段とを含む請求項5記
載の試験パターン発生器。
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- 1990-06-13 JP JP15471090A patent/JP2936547B2/ja not_active Expired - Fee Related
- 1990-06-13 EP EP90909374A patent/EP0429673B1/en not_active Expired - Lifetime
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WO1990015999A1 (en) | 1990-12-27 |
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