JPH1173765A

JPH1173765A - 半導体記憶装置

Info

Publication number: JPH1173765A
Application number: JP9234448A
Authority: JP
Inventors: Hiroyuki Taguchi; 宏幸田口; Isamu Kurihara; 勇栗原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】ＤＲＡＭのデータ複写の高速化に関する。【解決手段】データを転送する複数のビット線BLと、
複数のワード線WLと、これらに接続する複数のメモリセ
ルと、ビット線BLにより転送されるデータを一時保持し
て入出力するためのラッチ回路13とを有する半導体記憶
装置であって、ワード線に書き込まれた全てのデータ
を、他のワード線にそのまま複写するような場合には、
複写元のワード線WL1 を立ち上げ、次にビット線BLを立
ち上げ、次いでビット線BLを立ち上げたまま複写先のワ
ード線WL2 を立ち上げることにより、複写元のワード線
WL1 のデータを複写先のワード線WL2 に複写すること。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、さらに詳しくいえば、ＤＲＡＭ（Dynamic Random A
ccess Memory）のデータ複写の高速化に関する。

【０００２】

【従来の技術】以下で、従来のＤＲＡＭについて図面を
参照しながら説明する。従来のＤＲＡＭは、図８に示す
ように、複数のワード線ＷＬ1〜ＷＬ3，ビット線ＢＬが
格子状に配置され、その交点のそれぞれに、ＭＯＳトラ
ンジスタＭ1及びキャパシタＣ1からなるメモリセルが配
置されている。そしてビット線ＢＬの各々には読み出し
／書き込みに用いるラッチ回路３が設けられている。こ
のラッチ回路３は出力回路２に接続している。また、入
出力回路２はＩ／Ｏポート１に接続しており、このＩ／
Ｏポート１を介して外部機器とのデータのやりとりをし
ている。

【０００３】通常このＤＲＡＭでデータの読み出し／書
き込み動作をする際には、次のようにしている。すなわ
ち、書き込みの際には、まずビット線ＢＬ，ワード線Ｗ
Ｌ1を立ち上げ、ＭＯＳトランジスタＭ1をＯＮさせ、外
部回路からＩ／Ｏポート１，入出力回路２を介して、ラ
ッチ回路３に一時保持されていた電荷をキャパシタＣ1
に注入する。

【０００４】また、読み出しの際には、キャパシタＣ1
に注入されていた電荷を取り出してラッチ回路３に一時
保持し、入出力回路２，Ｉ／Ｏポート１を介して外部の
不図示のメモリ等に出力することにより行っている。こ
のような従来のＤＲＡＭにおいて、例えばワード線ＷＬ
1に書き込まれたデータをそのまま別のワード線ＷＬ2に
複写するような場合が考えられる。このとき、従来では
複写元のデータを一旦通常の読み出しサイクルで読み出
したのち、改めて複写先のワード線に書き込むという手
法をとっていた。

【０００５】このときのタイミングチャートを図９に示
す。まず複写元のワード線ＷＬ1を立ち上げ、ビット線
ＢＬを立ち上げる。すると、ＷＬ1に書き込まれたデー
タは一旦ラッチ回路３を介して読み出され、入出力回路
２からＩ／Ｏポート１を介して不図示の外部メモリに出
力される。次いで、ビット線ＢＬを立ち下げる。

【０００６】その後ワード線ＷＬ2を立ち上げ、これに
同期して再びビット線ＢＬを立ち上げる。するとワード
線ＷＬ2に接続しているＭＯＳトランジスタＭ2はＯＮす
る。このとき、既に不図示の外部メモリからＩ／Ｏポー
ト１，入出力回路２を介してラッチ回路３に、先程ワー
ド線ＷＬ1から読み出されたデータが転送されて一旦こ
こで保持されているので、ラッチ回路３からＷＬ1のデ
ータが、ビット線ＢＬ，ＭＯＳトランジスタＭ2を介し
てキャパシタＣ2に書き込まれることになる。

【０００７】以上のような動作を経て、ＷＬ1からＷＬ2
へのデータの複写を行っていた。

【０００８】

【発明が解決しようとする課題】上記従来の半導体記憶
装置によれば、ワード線のデータをそっくり他のワード
線に複写する際には、一旦読み出し／書き込みをしてお
り、そのたび外部メモリにアクセスしなければならなか
ったので、データの複写に要する時間が長くなってしま
うという問題があった。

【０００９】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、請求項１に記載した本発明の半
導体記憶装置は、データを転送する複数のビット線と、
複数のワード線と、前記ビット線及び前記ワード線に接
続する複数のメモリセルと、前記ビット線により転送さ
れるデータを一時保持して入出力するためのラッチ回路
とを有する半導体記憶装置であって、前記ワード線に書
き込まれた全てのデータを、他のワード線にそのまま複
写するような場合には、複写元のワード線を立ち上げ、
次にビット線を立ち上げ、次いでビット線を立ち上げた
まま複写先のワード線を立ち上げることにより、前記複
写元のワード線のデータを前記複写先のワード線に複写
することを特徴とするものである。

【００１０】また、請求項２に記載した本発明の半導体
記憶装置は、前記複写先のワード線を複数有し、１本の
複写元のワード線に書き込まれたデータを、複数の複写
先のワード線に複写することを特徴とするものである。
更に、請求項３に記載した本発明の半導体記憶装置は、
前記複数の複写先のワード線に複写する際には、まず複
写元のワード線を立ち上げ、ビット線を立ち上げたのち
に、ビット線を立ち上げたまま複写先のワード線を全て
一時に立ち上げて複写することを特徴とするものであ
る。

【００１１】また、請求項４に記載した本発明の半導体
記憶装置は、前記ビット線，前記ワード線，前記メモリ
セル及び前記ラッチ回路を備えたメモリセルアレイを複
数有する本発明に係る半導体記憶装置において、少なく
とも前記ワード線の全データを一括して他のワード線に
複写する場合には、前記メモリセルアレイの行アドレス
の制御を、前記メモリセルアレイの中でいずれのワード
線を選択するかを示すワード線選択アドレスと、前記メ
モリセルアレイのうち何れのメモリセルアレイを選択す
るかを示し、該メモリセルアレイを活性化するセンスア
ンプ活性化信号とで別々に制御することを特徴とするも
のである。

【００１２】更に、請求項５に記載した本発明の半導体
記憶装置は、前記複写元のワード線は複数であって、前
記複数の複写元のワード線のデータを、複数の複写先の
ワード線に複写することを特徴とするものである。

【００１３】

【発明の実施の形態】

（１）第１の実施形態以下で、本発明の第１の実施形態に係る半導体記憶装置
について図面を参照しながら説明する。図１は第１の実
施形態の半導体記憶装置の構成の主要部を説明する図で
あり、図２は第１の実施形態の半導体記憶装置の複写モ
ードにおける動作を説明するタイミングチャートであ
る。

【００１４】本実施形態に係る半導体記憶装置は、図１
に示すような構造のシンクロナスＤＲＡＭである。この
ＤＲＡＭは、図１に示すように複数のワード線ＷＬ1〜
ＷＬ3、ビット線ＢＬが格子状に配置され、その交点の
それぞれに、ＭＯＳトランジスタＭ11及びキャパシタＣ
11からなるメモリセルが配置されている。そしてビット
線ＢＬの各々には読み出し／書き込みに用いるラッチ回
路１３が設けられている。このラッチ回路１３は入出力
回路１２に接続している。また、入出力回路１２はＩ／
Ｏポート１１に接続しており、このＩ／Ｏポート１１を
介して外部機器とのデータのやりとりをしている。

【００１５】通常の読み書き動作においては、従来のＤ
ＲＡＭと動作は同じであるため、説明を省略する。以下
では、本実施形態に係るＤＲＡＭの特徴的動作である、
ワード線ＷＬ１に書き込まれたデータをそのまま別のワ
ード線ＷＬ２に複写するような場合（以下で複写モード
と称する）における動作について説明する。図２は本実
施形態のＤＲＡＭにおける複写モードにおいて、ワード
線ＷＬ1からワード線ＷＬ2へのデータの複写を行う場合
の動作を説明するタイミングチャートである。

【００１６】まず不図示のＲＡＳが立ち上がったのち
に、図２に示すようにワード線ＷＬ1を立ち上げ、ビッ
ト線ＢＬを立ち上げる。すると、ＷＬ1に書き込まれた
データは一旦ラッチ回路１３に保持される。従来では、
図８に示すように続いてビット線ＢＬを立ち下げていた
が、本実施形態ではビット線ＢＬは立ち上げたままにし
ておく。

【００１７】次いで、ビット線ＢＬが立ち上がったまま
の状態で、ＷＬ1を立ち下げるのと同期して、ワード線
ＷＬ2を立ち上げる。すると、ビット線ＢＬが既に立ち
上がっており、ワード線ＷＬ2にそれまで書き込まれた
データは全てリセットされ、代わりにラッチ回路１３に
保持されていたデータがＷＬ2に書き込まれ、ＷＬ1から
ＷＬ2へのデータの複写を行うことができる。

【００１８】従って、従来のように入出力回路２からＩ
／Ｏポート１を介して外部のメモリに一旦複写すべきＷ
Ｌ1のデータを読み出しておき、その後改めてＷＬ2に書
き込むという動作を行う必要なくなり、複写に要する時
間を大幅に短縮することが可能になる。このように、一
本のワード線に書き込まれた全てのデータを他のワード
線に一括して複写する用途というのは、特に画像処理に
おいて有効である。例えば表示画面上で一つの画像（キ
ャラクタ等）が上から下へと単純にスクロールするよう
な場合などには、処理速度が向上することで、高速なス
クロールが可能になるので有効である。

【００１９】ところで、以上のような複写モードにおけ
る動作、すなわち、一本のワード線に書き込まれたデー
タを他のワード線にコピーする場合には、通常のＤＲＡ
Ｍの動作と異なる動作をするため、従来と同じ回路構成
では上記の動作を達成できない。以下で本実施形態のＤ
ＲＡＭにおける回路上の特徴について説明する。従来の
ＤＲＡＭは、図８に示すようなメモリセルアレイを複数
有するものが一般的であって、図１０に示すように、第
１のセルアレイ２１，第２のセルアレイ２２，ローデコ
ーダ２３，ローデコーダ２４，第１のアドレスバッファ
２５，第２のアドレスバッファ２６を有している。

【００２０】第１のセルアレイ２１にはローデコーダ２
３が、第２のセルアレイ２２にはローデコーダ２４がそ
れぞれ付属しており、第１のアドレスバッファ２５はロ
ーデコーダ２３に、第２のアドレスバッファ２６はロー
デコーダ２４に、それぞれ接続されている。第１のアド
レスバッファ２５は、各メモリセルにおけるワード線選
択アドレス用のアドレスバッファであって、第２のアド
レスバッファ２６は、各メモリセルのうち何れを選択す
るかを示すセル選択アドレス用のアドレスバッファであ
る。

【００２１】従来のＤＲＡＭにおいては、図１０に示す
ように、第１，第２のアドレスバッファ２５，２６を制
御するための信号Ｒ０を共通にしていた。従って、第
１，第２のアドレスバッファ２５，２６をリセットする
ような場合には同じ信号Ｒ０で行うことになる。これは
通常の動作モードでは何ら問題ないが、本実施形態です
でに説明した複写モードは、この方法では実現できない
ことになる。本実施形態ではメモリセルの如何に関ら
ず、ワード線のみを単独でリセット（ビット線が立ち上
がった状態で複写元、複写先のワード線を立ち上げてデ
ータをリセットすること）する必要があるからである。

【００２２】このため、図１０に示すような回路構成で
は、上記の複写モードにおける動作を実現することがで
きなかった。そこで、本実施形態では、図３に示すよう
に、第１のアドレスバッファ３５には第１の制御信号Ｒ
１を、第２のアドレスバッファ３６には第２の制御信号
Ｒ２を、それぞれ別々に供給して、これらを別々に制御
している。

【００２３】これにより、ワード線選択アドレスとセン
スアンプ活性化信号を別々に制御することができ、メモ
リセルの如何に関らず自由にワード線をリセットするこ
とができるので、複写モードの実施が可能になる。ま
た、通常の読み書き動作時には、第１の制御信号Ｒ１と
第２の制御信号Ｒ２とを同じ信号にしておけば、従来と
同様に見掛け上一つの信号に基づいて制御しているのと
同じことになる。従って、モードに応じて第１，第２の
制御信号Ｒ１，Ｒ２を変化させることで容易に上記の動
作を実施することができることになる。

【００２４】（２）第２の実施形態以下で本発明の第２の実施形態について図面を参照しな
がら説明する。本発明のＤＲＡＭにおいては、第１の実
施形態で説明した複写モードにおいて、複写元のワード
線１本のデータを、複数の他のワード線に複写すること
も可能である。

【００２５】図４は複写モードにおけるワード線のデー
タの複写される状態について説明する図である。すなわ
ち、図５に示すようにワード線ＷＬ1に書き込まれたデ
ータＤ0を、ワード線ＷＬ2，ＷＬ3，ＷＬ4，ＷＬ5，Ｗ
Ｌ6，ＷＬ7に複写することも可能である。このような場
合には、図５に示すようなタイミングチャートに従って
複写するものがある。

【００２６】すなわち、複写元のワード線ＷＬｏを立ち
上げ、ビット線ＢＬを立ち上げた後に、まず複写先の１
本目のワード線ＷＬnを立ち上げてこれに複写する。次
にＷＬnを立ち下げ、２本目の複写先のワード線ＷＬn+1
を立ち上げてこれに複写する。次いでＷＬn+1 を立ち
下げ、３本目の複写先のワード線ＷＬn+2 を立ち上げて
これに複写する。このような動作を順次繰り返して、複
数本のワード線に複写することができる。

【００２７】しかし、この方法では、順次１本目，２本
目，・・・・，ｎ本目と複写するため、複写先のワード線が
多数ある場合には、時間がかかるという事情がある。そ
こで、本実施形態では、このような場合に、図６に示す
ように複写元のワード線ＷＬｏを立ち上げ、ビット線Ｂ
Ｌを立ち上げた後に、複写先の全ワード線ＷＬn，ＷＬn
+1 ，ＷＬn+2 を一気に立ち上げてしまう。こうするこ
とによって、複写元のワード線ＷＬ0のデータは、複写
先の全ワード線ＷＬn，ＷＬn+1，ＷＬn+2に一度に複写
される。

【００２８】このため、図５に示すような方法に比し
て、データの複写に要する時間を短縮することができ、
さらなる高速動作が可能になる。（３）第３の実施形態上記の第１，第２の実施形態では、複写元のワード線が
１本の場合について説明していたが、本発明はこれに限
らない。本実施形態では、複写元のワード線が複数本あ
るような場合の動作について説明する。

【００２９】図７は複写元のワード線を２本（ＷＬS1，
ＷＬS2）用意し、複数のワード線ＷＬ11〜ＷＬ18にそれ
ぞれのデータを複写する場合の状態を説明する図であ
る。図８に示すように複写元のワード線ＷＬS1にはデー
タＤ11が、ＷＬS2にはデータＤ12が、それぞれ書き込ま
れている。第１，第２の実施形態で説明した複写モード
において、まず１本目の複写元のワード線ＷＬS1に書き
込まれていたデータＤ11を、上記実施形態で説明した方
法によってワード線ＷＬ11，ＷＬ13，ＷＬ15，ＷＬ17に
複写する。

【００３０】次いで、２本目の複写元のワード線ＷＬS2
に書き込まれていたデータＤ12を、上記実施形態で説明
した方法によってワード線ＷＬ12，ＷＬ14，ＷＬ16，Ｗ
Ｌ18に複写する。すると、複写先のワード線において
は、図７に示すように一本おきのワード線に同じデータ
が複写されることになる。

【００３１】これにより、データの複写における自由度
が高まり、様々なパターンのデータの複写を容易にかつ
高速に実施することが可能になる。また、本実施形態で
は図７に示すように複写元のワード線を２本にし、複写
先のワード線については１本おきに同じデータが出現す
る様にしているが、本発明はこれに限らず、例えば複写
元のワード線を１０本選択して、複写先のワード線にお
いて１０本おきに同じデータが出現するようにしてもよ
いし、また規則的に同じデータが出現するように設定し
なくともよく、ランダムに同種類のデータが複写される
ようにしてもよい。この場合には、データ複写の自由度
はさらに高くなる。

【００３２】なお、上記の第１〜第３の実施形態では、
画像処理等に用いるシンクロナスＤＲＡＭを念頭におい
て説明しているが、本発明はこれに限らず、通常のＤＲ
ＡＭやフラッシュメモリ等に適用しても、同様の効果を
奏する。

【００３３】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、ワード線に書き込まれた全てのデ
ータを、他のワード線にそのまま複写するような場合に
は、複写元のワード線を立ち上げ、次にビット線を立ち
上げ、次いでビット線を立ち上げたまま複写先のワード
線を立ち上げることにより、複写元のワード線のデータ
を複写先のワード線に接続された全てのメモリセルに複
写している。

【００３４】このため、複写元のワード線及びビット線
を立ち上げることで、複写元のワード線の全データが、
ビット線に接続されたラッチ回路に一時保持され、次い
でビット線を立ち上げたまま複写先のワード線を立ち上
げることにより、複写先のワード線のデータがリセット
されるとともに、ラッチ回路に一時保持されたデータが
複写先のワード線に転写されることになるので、従来の
ように通常の読み出し／書き込みサイクルを経て、外部
のメモリとアクセスすることでデータの複写をしなくと
も済むので、高速なデータ複写が可能となる。

【００３５】なお、本発明の半導体記憶装置において、
例えば複写元のワード線を立ち上げ、ビット線を立ち上
げたのちに、ビット線を立ち上げたまま複写先のワード
線を全て一時に立ち上げて複写することにより、複数の
複写先のワード線に書き込まれたデータを、複数の複写
先のワード線に複写しているので、一度に複数本のワー
ド線へのデータの複写を行うことにより、より高速なデ
ータ複写が可能になる。

【００３６】また、ビット線，ワード線，メモリセル及
びラッチ回路を備えたメモリセルアレイを複数有する本
発明の半導体記憶装置において、少なくともワード線の
全データを一括して他のワード線に複写する場合には、
メモリセルアレイの行アドレスの制御を、ワード線選択
アドレスとセルアレイ選択アドレスとで別個に行ってい
るので、セルアレイ選択アドレスの如何に関らず、ワー
ド線のリセットを行うことができ、高速なデータ複写が
可能になる。

【００３７】さらに、本発明の半導体記憶装置におい
て、複写元のワード線は複数であって、複数の複写元の
ワード線のデータを、複数の複写先のワード線に複写し
ている。このため、データの複写における自由度が高ま
り、様々なパターンのデータの複写を容易にかつ高速に
実施することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
のメモリセルの要部を説明する図である。

【図２】本発明の第１の実施形態に係る半導体記憶装置
の複写モードにおける動作を説明するタイミングチャー
トである。

【図３】本発明の第１の実施形態に係る半導体記憶装置
におけるアドレス制御について説明する図である。

【図４】本発明の第２の実施形態に係る半導体記憶装置
の複写モードにおける複写先が複数ある場合のデータの
複写状態を説明する図である。

【図５】本発明の第２の実施形態に係る半導体記憶装置
の複写モードにおける複写先が複数ある場合のデータの
複写について説明する第１のタイミングチャートであ
る。

【図６】本発明の第２の実施形態に係る半導体記憶装置
の複写モードにおける複写先が複数ある場合のデータの
複写について説明する第２のタイミングチャートであ
る。

【図７】本発明の第３の実施形態に係る半導体記憶装置
の複写モードについて説明する図である。

【図８】従来の半導体記憶装置のメモリセルの要部の構
成を示す図である。

【図９】従来の半導体記憶装置のデータ複写について説
明するタイミングチャートである。

【図１０】従来の半導体記憶装置におけるアドレス制御
について説明する図である。

Claims

【特許請求の範囲】

【請求項１】データを転送する複数のビット線と、複
数のワード線と、前記ビット線及び前記ワード線に接続
する複数のメモリセルと、前記ビット線により転送され
るデータを一時保持して入出力するためのラッチ回路と
を有する半導体記憶装置であって、前記ワード線に書き込まれた全てのデータを、他のワー
ド線にそのまま複写するような場合には、複写元のワード線を立ち上げ、次にビット線を立ち上げ、次いでビット線を立ち上げたまま複写先のワード線を立
ち上げることにより、前記複写元のワード線のデータを
前記複写先のワード線に複写することを特徴とする半導
体記憶装置。
【請求項２】前記複写先のワード線を複数有し、１本
の複写元のワード線に書き込まれたデータを、複数の複
写先のワード線に複写することを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記複数の複写先のワード線に複写する
際には、まず複写元のワード線を立ち上げ、ビット線を立ち上げ
たのちに、ビット線を立ち上げたまま複写先のワード線
を全て一時に立ち上げて複写することを特徴とする請求
項２記載の半導体記憶装置。
【請求項４】前記ビット線，前記ワード線，前記メモ
リセル及び前記ラッチ回路を備えたメモリセルアレイを
複数有する請求項１記載の半導体記憶装置において、少なくとも前記ワード線の全データを一括して他のワー
ド線に複写する場合には、前記メモリセルアレイの行アドレスの制御を、前記メモ
リセルアレイの中でいずれのワード線を選択するかを示
すワード線選択アドレスと、前記メモリセルアレイのう
ち何れのメモリセルアレイを選択するかを示し該メモリ
セルアレイを活性化するセンスアンプ活性化信号とで別
々に制御することを特徴とする半導体記憶装置。
【請求項５】前記複写元のワード線は複数であって、
前記複数の複写元のワード線のデータを、複数の複写先
のワード線に複写することを特徴とする請求項１記載の
半導体記憶装置。