KR20040022857A - 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을위한 어드레스 카운터 및 그 카운터 리세트 상태검출회로 - Google Patents
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Abstract
본 발명은 반도체 메모리장치에서 테스트 시 리플레쉬 어드레스를 카운터를 리세트시켜 리플레쉬 어드레스 페일 상태를 검출하기 위한 어드레스 카운터 및 그 카운터 리세트 상태 검출회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터는, 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하고, 모드 레지스터 세트신호에 의해 리세트되는 다수의 어드레스 카운터들로 구성한다.
Description
본 발명은 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 및 그 카운터 리세트 상태 검출회로에 관한 것으로, 특히 반도체 메모리장치에서 테스트 시 리플레쉬 어드레스를 카운터를 리세트시켜 리플레쉬 어드레스 페일 상태를 검출하기 위한 어드레스 카운터 및 그 카운터 리세트 상태 검출회로에 관한 것이다.
일반적으로 동적 반도체 메모리 장치는 시간이 지남에 따라 셀에 저장된 전하가 방전되기 때문에 일정한 시간마다 리플레쉬를 해주어야 한다. 리플레쉬를 하는 방법에는 동기식 동적 반도체 메모리 장치에서는 외부에서 로우어드레스 스트로우브 신호(RASB), 컬럼 어드레스 스트로우브 신호(CASB), 및 라이트 인에이블 신호(WEB)에 의해서 리플레쉬 명령이 인가되면 리플레쉬 동작을 수행하고, 내부적으로 액티브 리스토어가 완료될 정도의 일정한 지연을 거친 후에 프리차아지 동작을 수행하게 되며 이를 오토 리플레쉬라고 한다. 그리고, 리플레쉬 동작이 자동적으로 이루어지게 되는 자기 리플레쉬(Self Refresh)에서는 동적 반도체 메모리 장치의 내부에서 발진기에 의해 발생한 주기적인 신호마다 로우 어드레스 스트로우브 신호(RAS)가 액티브될 수 있도록 펄스를 발생시키는 회로가 존재하여 그 기간동안 리스토어가 수행된다. 이때, 자기 리플레쉬를 마치는 시점에서 즉, 자기 리플레쉬 탈출 신호에 의해 로우 어드레스 스트로우브 신호(RAS)의 액티브를 유지시켜 주는 펄스가 중간에 디스에이블되지 않도록 하기 위해 자기 리플레쉬 탈출 때에 액티브 펄스를 블럭킹(blocking)해주는 방법으로 해결하였다.
PSRAM은 내부적으로 다이내믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory)의 셀 구조를 이용하면서, 외관상으로는 스태틱 랜덤 억세스 메모리(SRAM:static Random Access Memory)와 비슷하다. PSRAM의 셀 구조는, DRAM과 마찬가지로, 단일 트랜지스터(unit transistor)와 단일 커패시터를 구비하는 형태로 구성되어 있어 UtRAM이라고도 명명되고 있다. 따라서, 메모리셀에 저장된 데이터의 손실을 방지하기 위하여 리플레쉬는 필수 불가결하게 된다. PSRAM은 리플레쉬를 일정한 주기로 하기 위하여 내부 리플레쉬 발진기를 가지고 있으며, 상기 리플레쉬 발진기로부터 발생되는 리플레쉬 제어 펄스를 이용하여 자동으로 히든 리플레쉬(hidden refresh)를 수행하도록 구성되어 있다.
도 1은 종래의 리플레쉬 어드레스를 발생하는 리플레쉬 카운터의 블럭구성도이다.
리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하는 다수의 어드레스 카운터들(10~20)로 구성되어있다.
도 2는 종래의 리플레쉬 카운터의 상세회로도이고,
도 3은 도 1의 리플레쉬 카운터들(10~20)의 리플레쉬 어드레스를 발생하기 위한 동작타이밍도이다.
리플레쉬 명령이 발생되면 도 3의 CNTP와 같은 카운팅펄스(CNTP)가 발생되어 어드레스 카운터(10)로 인가된다. 어드레스 카운터(10)는 도 3의 CNT0와 같은 리플레쉬 어드레스를 발생한다. 어드레스 카운터(10)의 상세동작을 보면, 카운팅펄스(CNTP)가 하이상태이고, 리플레쉬 어드레스(CNT0)가 하이 상태라면, 카운팅펄스(CNTP)는 전송게이트(21, 30)의 N모오스 트랜지스터와 전송게이트(25, 27)의 P모오스 트랜지스터로 각각 인가되고, 인버터(22)를 통해 전송게이트(21, 30)의 P모오스 트랜지스터와 전송게이트(25, 27)의 N모오스 트랜지스터로 각각 인가된다. 이로인해 전송게이트(21, 30)가 턴온된다. 상기 전송게이트(21, 30)가 턴온될 때 인버터(28)의 출력은 로우상태가 되므로 인버터(29)를 통해 반전되어 전송게이트(30)로 하이신호를 인가하게 된다. 그리고 인버터(28)의 출력인 로우신호는 전송게이트(21)를 통해 인버터(23, 24)를 거쳐 전송게이트(27)로 인가되며, 이때 전송게이트(27)가 턴오프 상태가 된다. 그리고 상기 인버터(29)를 통해 반전된 하이신호는 전송게이트(30)를 통해 인버터(28)로 인가되며, 인버터(28)는 전송게이트(30)를 통해 출력된 하이신호를 반전시켜 로우신호를 출력하며, 이 신호는 인버터(31)를 통해 하이신호를 출력하게 된다. 그런 후 카운팅펄스(CNTP)가 로우신호로 천이되면 전송게이트(21, 30)는 오프되고 전송게이트(25, 27)는 턴온된다. 이로 인해 인버터(23, 24)를 통한 로우신호가 전송게이트(27)를 인버터(28)로 인가되며, 인버터(28)는 로우신호를 반전시켜 하이신호로 출력하고 다시 그 하이신호는 인버터(31)를 통해 로우신호로 출력된다. 이러한 동작을 반복하여 도 3의 CNT0와 같이 리플레쉬 어드레스를 출력한다. 그리고 어드레스 카운터들(11~20)도 도 2와 같은 동작을 하여 이전의 리플레쉬 어드레스를 받아 도 3의 CNT1~CNT11과 같은 리플레쉬 어드레스를 출력한다.
상기와 같은 종래의 어드레스 카운터는 리세트 기능이 없기 때문에 파워오프 후 파워를 다시 온하여도 0부터 시작하는 것이 아니라 바로 앞전에 리플레쉬 카운터에 저장한 어드레스부터 카운팅을 시작하므로, 리플레쉬 동작 중에 페일이 발생할 경우 어느 어드레스에서 페일이 발생했는지 인지할 수 없는 문제가 있었다.
따라서, 본 발명의 목적은 반도체 메모리장치에서 리플레쉬 동작 중에 발생된 페일 어드레스를 인지할 수 있는 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 및 그 카운터 리세트 상태 검출회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터는, 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하고, 모드 레지스터 세트신호에 의해 리세트되는 다수의 어드레스 카운터들로 구성함을 특징으로 한다.
상기 다수의 어드레스 카운터들은 테스트 시 상기 모드 레지스터 세트신호에 의해 리세트된 후 상기 리플레쉬 어드레스들을 발생하도록 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 리세트 상태 검출회로는, 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하는 어드레스 카운터부와, 상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스들을 받아 모드 레지스터 세트(MRS)신호가 인가될 시 어드레스 카운터 리세트상태를 검출하는 카운터 리세트 검출부와, 상기 카운터 리세트 검출부로부터 검출된 리세트 검출신호를 출력하는 데이터 출력부로 구성함을 특징으로 한다.
상기 카운터 리세트 검출부는, 상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스를 반전 논리합한 신호들을 상기 모드 레지스터 세트신호와 반전논리곱에 의해 리세트 상태를 검출함을 특징으로 한다.
상기 카운터 리세트 검출부는, 상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스를 반전논리곱한 신호들을 상기 모드 레지스터 세트신호와 반전논리합에 의해 리세트 상태를 검출함을 특징으로 한다.
도 1은 종래의 리플레쉬 어드레스를 발생하는 리플레쉬 카운터의 블록구성도
도 2는 종래의 리플레쉬 카운터의 상세회로도
도 3은 도 1의 리플레쉬 카운터들(10~20)의 리플레쉬 어드레스를 발생하기 위한 동작타이밍도
도 4는 본 발명의 실시 예에 따른 리플레쉬 카운터의 블록구성도
도 5는 본 발명의 실시 예에 따른 어드레스 카운터들(21~32)의 상세회로도
도 6은 본 발명의 바람직한 일 실시 예에 따른 리플레쉬 카운터의 리세트상태를 검출하기 위한 회로도
도 7은 본 발명의 바람직한 다른 실시 예에 따른 리플레쉬 카운터의 리세트상태를 검출하기 위한 회로도
* 도면의 주요부분에 대한 부호의 설명 *
21~32, 61~72: 어드레스 카운터 73~77: 노아게이트
77: 낸드게이트 78: P모오스 트랜지스터
79: N모오스 트랜지스터
100, 200: 어드레스 카운터부 102, 202: 카운터 리세트 상태 검출부
104, 204: 데이터 출력부
이하 본 발명의 바람직한 실시 예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시 예에 제한되지 않음을 이해하여야 한다. 하기의 다양한 실시 예들은 설명을위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략된다는 것과 동일한 기능을 하는 구성요소에는 가능한 동일한 참조부호가 부여됨에 유의하여야 한다.
도 4는 본 발명의 실시 예에 따른 리플레쉬 카운터의 블록구성도이다.
리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하고, MRS(Mode Register Set)신호에 의해 리세트되는 다수의 어드레스 카운터들(21~32)로 구성되어 있다.
도 5는 본 발명의 실시 예에 따른 어드레스 카운터들(21~32)의 상세회로도이다.
상술한 도 4 및 도 5를 참조하여 다수의 어드레스 카운터들(21~32)을 리세트시키는 동작을 설명한다.
리플레쉬 명령이 발생되면 도 3의 CNTP와 같은 카운팅펄스(CNTP)가 발생되어 어드레스 카운터(21)로 인가된다. 어드레스 카운터(21)는 도 3의 CNT0와 같은 리플레쉬 어드레스를 발생한다. 어드레스 카운터(21)의 상세 동작을 보면, 카운팅펄스(CNTP)가 하이상태이고, 리플레쉬 어드레스(CNT0)가 하이 상태라면, 카운팅펄스(CNTP)는 전송게이트(42, 48)의 N모오스 트랜지스터와 전송게이트(43, 47)의 P모오스 트랜지스터로 각각 인가되고, 인버터(41)를 통해 전송게이트(42, 48)의 P모오스 트랜지스터와 전송게이트(43, 47)의 N모오스 트랜지스터로 각각 인가된다. 이때 낸드게이트(45, 50)로 인가되는 모드세트 레지스트신호(MRS)는 하이신호로 인가된다. 이로인해 전송게이트(42, 48)가 턴온된다. 상기 전송게이트(42, 48)가 턴온될 때 낸드게이트(50)의 출력은 로우상태가 되므로 인버터(49)를 통해 반전되어 전송게이트(48)로 하이신호를 인가하게 된다. 그리고 낸드게이트(50)의 출력인 로우신호는 전송게이트(42)를 통해 낸드게이트(45) 및 인버터(46)를 거쳐 전송게이트(47)로 인가되며, 이때 전송게이트(47)가 턴오프 상태가 된다. 그리고 상기 인버터(49)를 통해 반전된 하이신호는 전송게이트(48)를 통해 낸드게이트(50)로 인가되며, 낸드게이트(50)는 전송게이트(48)를 통해 출력된 하이신호와 다른 입력단으로 입력되는 하이신호를 반전 논리곱하여 로우신호를 출력하며, 이 신호는 인버터(51)를 통해 하이신호를 출력하게 된다. 그런 후 카운팅펄스(CNTP)가 하이에서 로우신호로 천이되면 전송게이트(42, 48)는 오프되고 전송게이트(43, 47)는 턴온된다. 이로 인해 낸드게이트(45) 및 인버터(46)를 통한 로우신호가 전송게이트(47)를 통해 낸드게이트(50)로 인가되며, 낸드게이트(50)는 다른 입력단으로 입력되는 하이신호와 반전 논리곱하여 하이신호를 출력하고, 다시 그 하이신호는 인버터(31)를 통해 로우신호로 출력된다. 이러한 동작을 반복하여 도 3의 CNT0와 같이 리플레쉬 어드레스를 출력한다. 그리고 어드레스 카운터(21~32) 들도 도 5와 동일한 동작을 하여 이전의 리플레쉬 어드레스를 받아 도 3의 CNT1~CNT11과 같은 리플레쉬 어드레스를 출력한다.
이와 같이 동작하는 어드레스 카운터(21~32)들은 리플레쉬 페일 어드레스를 검출하기 위해 낸드게이트(45, 50)의 한 입력단에는 모드 레지스터 세트(MRS)신호를 로우신호로 인가한다. 이때 카운팅펄스(CNTP)가 하이상태이고, 리플레쉬 어드레스(CNT0)가 하이 상태라면, 카운팅펄스(CNTP)는 전송게이트(42, 48)의 N모오스 트랜지스터와 전송게이트(43, 47)의 P모오스 트랜지스터로 각각 인가되고, 인버터(41)를 통해 전송게이트(42, 48)의 P모오스 트랜지스터와 전송게이트(43, 47)의 N모오스 트랜지스터로 각각 인가된다. 이때 낸드게이트(45, 50)로 인가되는 모드세트 레지스트신호(MRS)는 로우신호로 인가된다. 이로인해 전송게이트(42, 48)가 턴온된다. 상기 전송게이트(42, 48)가 턴온될 때 낸드게이트(50)의 출력은 하이상태가 되므로 인버터(49)를 통해 반전되어 전송게이트(48)로 로우신호를 인가하게 된다. 그리고 낸드게이트(50)의 출력인 하이신호는 전송게이트(42)를 통해 낸드게이트(45)로 인가되며, 이때 낸드게이트(45)는 모스레지스터 세트신호(MRS)가 로우이므로 하이신호를 출력한다. 상기 낸드게이트(45)로부터 출력된 하이신호는 인버터(46)를 거쳐 반전되어 로우신호로 전송게이트(47)로 인가되며, 이때 전송게이트(47)는 턴오프 상태가 된다. 그리고 상기 인버터(49)를 통해 반전된 로우신호는 전송게이트(48)를 통해 낸드게이트(50)로 인가되며, 낸드게이트(50)는 전송게이트(48)를 통해 출력된 로우신호와 다른 입력단으로 입력되는 로우신호를 반전 논리곱하여 하이신호를 출력하며, 이 신호는 인버터(51)를 통해 로우신호를 출력하게 된다. 그런 후 카운팅펄스(CNTP)가 하이에서 로우신호로 천이되면 전송게이트(42, 48)는 오프되고 전송게이트(43, 47)는 턴온된다. 이로 인해 낸드게이트(45) 및 인버터(46)를 통한 로우신호가 전송게이트(47)를 통해 낸드게이트(50)로 인가되며, 낸드게이트(50)는 다른 입력단으로 입력되는 로우신호와 반전 논리곱하여 하이신호를 출력하고, 다시 그 하이신호는 인버터(51)를 통해 로우신호로 출력된다. 따라서 낸드게이트(45, 50)의 다른 입력단으로 모드레지스터 세트(MRS)가 로우신호로 인가되면 리플레쉬 어드레스는 모두 로우신호로 출력되어 카운터가 리세트된다. 이러한 동작에 의해 도 4의 어드레스 카운터(21~32)는 모두 로우신호가 출력되어 리세트된다. 도 4의 어드레스 카운터(21~32)가 리세트된 후 어드레스 카운터(21~32)를 동작시켜 리플레쉬 어드레스를 출력하도록 하여 이 출력값으로 테스트 장비에서 테스트하여 리플레쉬 어드레스 페일을 검출할 수 있다.
도 6은 본 발명의 바람직한 일 실시 예에 따른 리플레쉬 카운터의 리세트상태를 검출하기 위한 회로도이다.
다수의 어드레스 카운터(61~72)로 구성되어 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하는 어드레스 카운터부(100)와, 4개의 노아게이트(73~76)와 낸드게이트(77)로 구성되어 상기 어드레스 카운터(100)로부터 출력된 리플레쉬 어드레스를 받아 모드 레지스터 세트(MRS)신호가 인가될 시 어드레스 카운터 리세트상태를 검출하는 카운터 리세트 검출부(102)와, P모오스 트랜지스터(78)와 N모오스 트랜지스터(79)로 구성되어 상기 카운터 리세트 검출부(102)로부터 검출된 리세트 검출신호를 출력하는 데이터 출력부(104)로 구성되어 있다.
다수의 어드레스 카운터들(61~72)은 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스(CNT0~CNT11) 들을 순차적으로 생성하여 복수의 노아게이트(73~76)로 각각 출력한다. 상기 복수의 노아게이트(73~76)는 리플레쉬 어드레스(CNT0~CNT11)를 각각 반전 논리합하여 출력한다. 즉, 복수의노아게이트(73~76)는 리플레쉬 어드레스(CNT0~CNT11)가 모두 로우상태일 시 하이신호를 출력한다. 앤드게이트(77)는 모드 레지스터 세트(MRS)신호가 하이신호로 인가될 때 복수의 노아게이트(73~76)로부터 모두 하이신호가 출력되면 카운터 리세트 검출신호를 로우상태로 출력한다. 상기 낸드게이트(77)로부터 출력된 카운터 리세트 검출신호인 로우신호는 P모오스 트랜지스터(78)의 게이트로 인가되어 P모오스 트랜지스터(78)를 턴온시킨다. P모오스 트랜지스터(78)가 턴온되면 카운터 리세트 검출신호를 하이신호로 출력한다. 이렇게 카운터 리세트 검출신호가 하이신호로 출력되면 복수의 어드레스 카운터(61~72)가 모두 리세트된 것으로 판단하여 그 때부터 어드레스 카운터(61~72)를 동작시켜 리플레쉬 어드레스를 출력하도록 하여 이 출력값으로 테스트 장비에서 테스트하여 리플레쉬 어드레스 페일을 검출할 수 있다.
도 7은 본 발명의 바람직한 다른 실시 예에 따른 리플레쉬 카운터의 리세트상태를 검출하기 위한 회로도이다.
다수의 어드레스 카운터(81~92)로 구성되어 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하는 어드레스 카운터부(200)와, 4개의 낸드게이트(93~96)와 노아게이트(97)로 구성되어 상기 어드레스 카운터(200)로부터 출력된 리플레쉬 어드레스를 받아 모드 레지스터 세트(MRS)신호가 인가될 시 어드레스 카운터 리세트상태를 검출하는 카운터 리세트 검출부(202)와, P모오스 트랜지스터(98)와 N모오스 트랜지스터(99)로 구성되어 상기 카운터 리세트 검출부(202)로부터 검출된 리세트 검출신호를 출력하는 데이터출력부(204)로 구성되어 있다.
다수의 어드레스 카운터들(81~92)은 리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스(CNT0~CNT11) 들을 순차적으로 생성하여 복수의 낸드게이트(93~96)로 각각 출력한다. 상기 복수의 낸드게이트(93~96)는 리플레쉬 어드레스(CNT0~CNT11)를 각각 반전 논리합하여 출력한다. 즉, 복수의 낸드게이트(93~96)는 리플레쉬 어드레스(CNT0~CNT11)가 모두 하이상태일 시 로우신호를 출력한다. 노아게이트(97)는 모드 레지스터 세트(MRS)신호가 로우신호로 인가될 때 복수의 낸드게이트(93~96)로부터 모두 로우신호가 출력되면 카운터 리세트 검출신호를 하이상태로 출력한다. 상기 낸드게이트(97)로부터 출력된 카운터 리세트 검출신호인 하이신호는 N모오스 트랜지스터(99)의 게이트로 인가되어 N모오스 트랜지스터(99)를 턴온시킨다. N모오스 트랜지스터(99)가 턴온되면 카운터 리세트 검출신호를 로우신호로 출력한다. 이렇게 카운터 리세트 검출신호가 로우신호로 출력되면 복수의 어드레스 카운터(81~92)가 모두 리세트된 것으로 판단하여 그 때부터 어드레스 카운터(81~92)를 동작시켜 리플레쉬 어드레스를 출력하도록 하여 이 출력값으로 테스트 장비에서 테스트하여 리플레쉬 어드레스 페일을 검출할 수 있다.
상술한 바와 같이 본 발명은 리플레쉬 어드레스를 생성하는 어드레스 카운터를 리세트하거나 리세트되는 상태를 검출하여 리플레쉬 어드레스를 발생하여 리플레쉬 어드레스 페일상태를 검출함으로 테스트 시 불량분석을 정확히 할 수 있는 이점이 있다.
Claims (5)
- 반도체 메모리장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 에 있어서,리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하고, 모드 레지스터 세트신호에 의해 리세트되는 다수의 어드레스 카운터들로 구성함을 특징으로 하는 반도체 메모리장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터.
- 제1항에 있어서,상기 다수의 어드레스 카운터들은 테스트 시 상기 모드 레지스터 세트신호에 의해 리세트된 후 상기 리플레쉬 어드레스들을 발생함을 특징으로 하는 반도체 메모리장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터.
- 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 리세트 상태 검출회로에 있어서,리플레쉬 명령에 의해 발생된 카운팅펄스(CNTP)에 의해 리플레쉬 어드레스 들을 순차적으로 생성하여 출력하는 어드레스 카운터부와,상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스들을 받아 모드 레지스터 세트(MRS)신호가 인가될 시 어드레스 카운터 리세트상태를 검출하는 카운터 리세트 검출부와,상기 카운터 리세트 검출부로부터 검출된 리세트 검출신호를 출력하는 데이터 출력부로 구성함을 특징으로 하는 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 리세트 상태 검출회로.
- 제3항에 있어서,상기 카운터 리세트 검출부는, 상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스를 반전논리합한 신호들을 상기 모드 레지스터 세트신호가 인가될 시 반전논리곱에 의해 리세트 상태를 검출함을 특징으로 하는 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 리세트 상태 검출회로.
- 제3항에 있어서,상기 카운터 리세트 검출부는, 상기 어드레스 카운터로부터 출력된 리플레쉬 어드레스를 반전논리곱한 신호들을 상기 모드 레지스터 세트신호가 인가될 시 반전논리합에 의해 리세트 상태를 검출함을 특징으로 하는 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을 위한 어드레스 카운터 리세트 상태 검출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020054430A KR20040022857A (ko) | 2002-09-10 | 2002-09-10 | 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을위한 어드레스 카운터 및 그 카운터 리세트 상태검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020054430A KR20040022857A (ko) | 2002-09-10 | 2002-09-10 | 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을위한 어드레스 카운터 및 그 카운터 리세트 상태검출회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040022857A true KR20040022857A (ko) | 2004-03-18 |
Family
ID=37326571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020054430A KR20040022857A (ko) | 2002-09-10 | 2002-09-10 | 반도체 메모리 장치의 리플레쉬 어드레스 페일 검출을위한 어드레스 카운터 및 그 카운터 리세트 상태검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040022857A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709449B1 (ko) * | 2006-01-19 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 리프레쉬 카운터 및 그 테스트 방법 |
| US9129702B2 (en) | 2013-08-06 | 2015-09-08 | Samsung Electronics Co., Ltd. | Method of refreshing volatile memory device |
-
2002
- 2002-09-10 KR KR1020020054430A patent/KR20040022857A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709449B1 (ko) * | 2006-01-19 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 리프레쉬 카운터 및 그 테스트 방법 |
| US9129702B2 (en) | 2013-08-06 | 2015-09-08 | Samsung Electronics Co., Ltd. | Method of refreshing volatile memory device |
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