KR20010027372A - 디램 반도체 장치의 ｃｂｒ 카운터 - Google Patents

디램 반도체 장치의 ｃｂｒ 카운터 Download PDF

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Abstract

본 발명은 디램 반도체 장치의 CBR 카운터에 관한 것으로서, 제어 신호를 발생하는 로직 회로, 상기 제어 신호를 입력하고 리셋 신호를 출력하며 상기 제어 신호가 액티브되면 상기 리셋 신호는 펄스로써 발생하는 펄스 발생기, 상기 리셋 신호와 카운트용 클럭 신호를 입력하고 카운트 신호를 출력하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트 신호는 리셋되고 그 이후에 상기 카운트 신호는 상기 카운트용 클럭 신호에 응답하는 CBR 카운터 로직, 및 상기 리셋 신호와 로우 어드레스 신호를 입력하고 카운트용 로우 어드레스 신호를 발생하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트용 로우 어드레스 신호는 리셋되며 그 이후에는 상기 카운트용 로우 어드레스 신호는 상기 로우 어드레스에 응답하는 로우 어드레스 관련 회로를 구비함으로써 CBR 리프레쉬 동작시 특정 어드레스에서 CBR 카운트를 시작할 수 있다.

Description

디램 반도체 장치의 ＣＢＲ 카운터{CBR counter for DRAM semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 특히 디램(DRAM;Dynamic Random Access Memory) 반도체 장치의 CBR 카운터에 관한 것이다.
디램 반도체 장치는 데이터를 저장하는 디램 셀 어레이(Cell Array)를 구비한다. 디램 셀 어레이는 하나의 셀 트랜지스터와 하나의 셀 캐패시터로 구성되며 상기 셀 캐패시터에 데이터가 전하의 형태로 저장된다. 상기 셀 캐패시터는 완벽하지 않기 때문에 상기 셀 캐패시터에 저장된 누설 전류에 의해 시간이 지남에 따라 외부로 소멸된다. 따라서, 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써넣는 반복된 과정이 필요하며 이를 리프레쉬(Refresh) 동작이라 한다. 리프레쉬 동작에는 여러 가지가 있는데 그 중에 CBR 리프레쉬가 있다. CBR 리프레쉬에서는 외부에서 로우 어드레스가 입력되지 않고 대신 CBR 리프레쉬 요구가 있을 때마다 디램 반도체 장치 내부의 어드레스 발생 회로로부터 로우 어드레스를 발생시킨다. 외부로부터 디램 반도체 장치로 입력되는 로우 어드레스는 어드레스 버퍼를 통하여 디램 셀 어레이로 입력된다. 어드레스 버퍼에는 어드레스 스위치를 부착하여 정상 동작시 외부 어드레스를 받아들이고 CBR 리프레쉬시에는 내부 어드레스를 받아들이도록 한다.
이와 같은 CBR 리프레쉬 동작에서 종래에는 내부 어드레스에 의해 CBR 카운터가 항상 초기 상태로 되고 이 상태에서 디램 셀 어레이가 리프레쉬된다. 이 때, CBR 카운터의 올바른 동작을 검증하기 위해서는 디램 반도체 장치의 기입 및 독출 동작시에 리프레쉬 타임 주기 동안 자동 리프레쉬 주기에 의해 CBR 카운터를 동작시키는 방법이 전부다. 그러나, 일반적으로 디램 셀들의 리프레쉬 특성이 좋기 때문에 CBR 카운터가 제대로 동작하지 않더라도 디램 반도체 장치는 양품으로 판정될 가능성이 있다.
본 발명이 이루고자하는 기술적 과제는 특정 어드레스에서 CBR 카운트를 시작할 수 있는 디램 반도체 장치의 CBR 카운터를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 디램 반도체 장치의 CBR(CAS Before RAS) 카운터(Counter)의 블록도.
도 2는 상기 도 1에 도시된 펄스(pulse) 발생기의 회로도.
도 3은 상기 도 1에 도시된 CBR 카운터 로직의 회로도.
도 4는 상기 도 1에 도시된 로우 어드레스(row address) 관련 회로의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
제어 신호를 발생하는 로직 회로, 상기 제어 신호를 입력하고 리셋 신호를 출력하며 상기 제어 신호가 액티브되면 상기 리셋 신호는 펄스로써 발생하는 펄스 발생기, 상기 리셋 신호와 카운트용 클럭 신호를 입력하고 카운트 신호를 출력하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트 신호는 리셋되고 그 이후에 상기 카운트 신호는 상기 카운트용 클럭 신호에 응답하는 CBR 카운터 로직, 및 상기 리셋 신호와 로우 어드레스 신호를 입력하고 카운트용 로우 어드레스 신호를 발생하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트용 로우 어드레스 신호는 리셋되며 그 이후에는 상기 카운트용 로우 어드레스 신호는 상기 로우 어드레스에 응답하는 로우 어드레스 관련 회로를 구비하는 것을 특징으로 하는 디램 반도체 장치의 CBR 카운터를 제공한다.
바람직하기는, 상기 펄스 발생기는 상기 제어 신호가 논리 로우에서 논리 하이로 천이되면 소정 길이의 로우 펄스를 발생한다.
상기 본 발명에 의하여 CBR 카운터는 특정 어드레스에서 CBR 카운트를 시작할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 CBR(CAS Before RAS) 카운터(Counter)의 블록도이다. 도 1을 참조하면, CBR 카운터(101)는 MRS(Mode Register Set) 로직 회로(111), 펄스 발생기(121), CBR 카운터 로직(131) 및 로우 어드레스 관련 회로(141)를 구비한다.
MRS 로직 회로(111)는 CBR 카운터(101)를 초기화시키기 위한 제어 신호(P1)를 발생하여 펄스 발생기(121)에 제공한다.
펄스 발생기(121)는 제어 신호(P1)를 입력하고 리셋 신호(RESETCBRB)를 발생한다. 펄스 발생기(121)는 제어 신호(P1)가 액티브(avctive)되면 리셋 신호(RESETCBRB)를 액티브시킨다. 펄스 발생기(121)는 도 2에 도시되어있다. 도 2를 참조하면, 펄스 발생기(121)는 인버터 체인(211)과 낸드 게이트(221)를 구비한다. 인버터 체인(211)은 기수개의 인버터들로 구성한다. 낸드 게이트(221)는 제어 신호(P1)와 인버터 체인(211)의 출력을 입력하고 이들을 부정 논리곱하여 리셋 신호(RESETCBRB)를 출력한다. 제어 신호(P1)는 논리 로우(logic low)로 유지되다가 디램 반도체 장치가 CBR 리프레쉬 동작을 할 때 논리 하이(logic high)로 된다. 이와 같이 제어 신호(P1)가 논리 로우에서 논리 하이로 천이되면 낸드 게이트(221)는 로우 펄스(low pulse)를 발생한다. 즉, 리셋 신호(RESETCBRB)는 로우 펄스로써 출력된다. 인버터 체인(211)에 구비되는 인버터들의 수에 따라 낸드 게이트(221)에서 발생되는 로우 펄스의 길이가 결정된다. 즉, 인버터 체인(211)에 구비되는 인버터의 수가 많으면 많을수록 로우 펄스의 시간이 길어진다.
CBR 카운터 로직(131)은 리셋 신호(RESETCBRB)와 카운트용 클럭 신호(CNTP)를 입력하고 카운트 신호(CNTi)를 출력한다. CBR 카운터 로직(131)은 도 3에 도시되어있다. 도 3을 참조하면, CBR 카운터 로직(131)은 인버터들(311∼314), 낸드 게이트들(321,322) 및 전송 게이트들(331∼334)을 구비한다. 낸드 게이트(321)와 인버터(312) 및 전송 게이트(332)는 하나의 래치(latch) 회로를 형성하고, 낸드 게이트(322)와 인버터(314) 및 전송 게이트(334)는 다른 하나의 래치 회로를 형성한다.
CBR 카운터 로직(131)의 동작을 설명하기로 한다. 리셋 신호(RESETCBRB)는 평상시에는 논리 하이로 유지되다가 디램 반도체 장치가 CBR 리프레쉬 동작으로 진입하면 로우 펄스로써 발생된다. 리셋 신호(RESETCBRB)가 논리 하이에서 논리 로우로 천이되면 낸드 게이트(322)는 논리 하이를 출력하고 그로 인하여 인버터(315)의 출력인 카운트 신호(CNTi)는 논리 로우로써 리셋된다. 이 상태에서 카운트용 클럭 신호(CNTP)가 논리 하이이면 전송 게이트들(332,333)은 오프(off)되고 전송 게이트들(331,334)은 온(on)된다. 낸드 게이트(322)의 출력은 인버터(314)에 의해 반전되어 전송 게이트(334)를 통하여 낸드 게이트(322)에 입력되며, 낸드 게이트(322)와 인버터(314) 및 전송 게이트(334)는 래치 회로를 형성하므로 낸드 게이트(322)의 출력은 계속해서 논리 하이로 유지된다. 또한, 낸드 게이트(322)의 출력은 전송 게이트(331)를 통해 낸드 게이트(321)에 인가되고, 낸드 게이트(321)의 두 입력이 모두 논리 하이이므로 낸드 게이트(321)의 출력은 논리 로우로 되고 이것은 인버터(313)에 반전되므로 인버터(321)의 출력은 논리 하이로 된다.
그러다가 카운트용 클럭 신호(CNTP)가 논리 하이에서 논리 로우로 천이되면 전송 게이트들(332,333)은 온되고 전송 게이트들(331,334)은 오프된다. 그러면, 인버터(313)의 출력이 논리 하이이므로 낸드 게이트(322)의 출력은 논리 로우로 된다. 인버터(312)와 낸드 게이트(321) 및 전송 게이트(332)는 래치 회로를 형성하므로 인버터(313)의 출력은 논리 하이로 래치된다. 따라서, 낸드 게이트(322)의 출력은 카운트용 클럭 신호(CNTP)가 천이되지 않는 한 논리 로우로 유지된다.
이와 같이, 리셋 신호(RESETCBRB)가 논리 로우로써 액티브되면 카운트 신호(CNTi)는 논리 로우로 논리 로우로 리셋되고 이 상태에서 카운트용 클럭 신호(CNTP)가 입력되면 CBR 카운터(101)는 카운트를 수행한다.
로우 어드레스 관련 회로(141)는 리셋 신호(RESETCBRB)와 로우 어드레스(Row Address) 신호(RAi)를 입력하고 카운트용 로우 어드레스 신호(RRAi)를 출력한다. 로우 어드레스 관련 회로(141)는 도 4에 도시되어있다. 도 4를 참조하면, 로우 어드레스 관련 회로(141)는 낸드 게이트(411) 및 인버터들(421,422)을 구비한다. 낸드 게이트(411)와 인버터(421)는 래치 회로를 형성한다. 리셋 신호(RESETCBRB)가 논리 로우로써 액티브되면 카운트용 로우 어드레스 신호(RRAi)는 논리 로우로 리셋된다. 그런 다음 로우 어드레스 신호(RAi)가 입력되면 카운트용 로우 어드레스 신호(RRAi)는 로우 어드레스 신호(RAi)에 응답하여 특정 어드레스 신호를 출력한다. 즉, 로우 어드레스 신호(RAi)를 이용하여 카운트용 로우 어드레스 신호(RRAi)를 특정 어드레스 신호로 만들 수가 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, CBR 카운터(101)가 특정 어드레스 신호를 발생하므로 디램 반도체 장치가 CBR 리프레쉬 동작을 수행할 때 CBR 카운터(101)는 특정 어드레스에서부터 CBR 카운트를 시작할 수 있다.

Claims (3)

  1. 제어 신호를 발생하는 로직 회로;
    상기 제어 신호를 입력하고 리셋 신호를 출력하며 상기 제어 신호가 액티브되면 상기 리셋 신호는 펄스로써 발생하는 펄스 발생기;
    상기 리셋 신호와 카운트용 클럭 신호를 입력하고 카운트 신호를 출력하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트 신호는 리셋되고 그 이후에 상기 카운트 신호는 상기 카운트용 클럭 신호에 응답하는 CBR 카운터 로직; 및
    상기 리셋 신호와 로우 어드레스 신호를 입력하고 카운트용 로우 어드레스 신호를 발생하며 상기 리셋 신호가 펄스로써 발생하면 상기 카운트용 로우 어드레스 신호는 리셋되며 그 이후에는 상기 카운트용 로우 어드레스 신호는 상기 로우 어드레스에 응답하는 로우 어드레스 관련 회로를 구비하는 것을 특징으로 하는 디램 반도체 장치의 CBR 카운터.
  2. 제1항에 있어서, 상기 펄스 발생기는 상기 제어 신호가 논리 로우에서 논리 하이로 천이되면 소정 길이의 로우 펄스를 발생하는 것을 특징으로 하는 디램 반도체 장치의 CBR 카운터.
  3. 제1항에 있어서, 상기 로우 어드레스를 임의로 설정해줌으로써 상기 디램 반도체 장치가 CBR 리프레쉬 동작을 할 때 상기 CBR 카운터는 특정 어드레스에서 CBR 카운트를 시작할 수 있는 것을 특징으로 하는 디램 반도체 장치의 CBR 카운터.
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US9129702B2 (en) 2013-08-06 2015-09-08 Samsung Electronics Co., Ltd. Method of refreshing volatile memory device

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