KR19990009770A - 반도체 메모리장치의 리프레쉬 블락 선택 회로 및 리프레쉬 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조에서 각 뱅크의 메모리 셀 어레이의 행을 번갈아서 선택하는 리프레쉬 블락 선택 회로와 이를 이용한 메모리 장치 및 리프레슁 방법에 관한 것이다.

본 발명은 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, A뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 A뱅크 카운터, B뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 B뱅크 카운터 및 상기 A,B뱅크 카운터의 출력 신호를 각각 제1,2 입력 신호로 하며, A뱅크 또는 B뱅크의 메모리 셀의 리프레쉬가 수행될 때 마다 그자신의 출력 신호의 논리 상태가 천이되는 리프레쉬 블락 선택 회로를 구비하는 것을 특징으로 하여, 리프레쉬가 중복 또는 리프레쉬가 취약한 행의 셀들이 발생하지 않게 된다.

Description

반도체 메모리 장치의 리프레쉬 블락 선택 회로 및 리프레쉬 방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조에서 각 뱅크의 메모리 셀 어레이의 행을 번갈아서 선택하는 리프레쉬 블락 선택 회로와 이를 이용한 메모리 장치 및 리프레슁 방법에 관한 것이다.

반도체 메모리 장치에는 대표적으로 동적 랜덤 억세스 메모리(이하, DRAM이라 한다)와 정적 랜덤 억세스 메모리(이하, SRAM이라 한다)가 있다.

그런데 DRAM은 주기적으로 리프레쉬를 해 주어야 한다. 이것은 DRAM의 기본 셀이 1개의 트랜지스터와 1개의 캐퍼시터로 구성되어 캐퍼시터에 데이터를 저장하기 때문이다. 즉, 반도체 기판 위에 형성된 캐퍼시터는 주변과 완벽하게 전기적으로 분리되어 있지 아니하므로 필연적으로 누설 전류가 흐르게 되어 셀의 데이터가 파괴된다. 따라서, 정기적으로 메모리 셀내의 데이터를 리프레쉬하는 것이 필요하다.

그런데 반도체 메모리 장치는 리프레쉬 구간에 들어가면, 각 뱅크의 메모리 셀들은 모두 로우(ROW)를 리프레쉬하기 위하여 모든 동작을 중단하고 일정 시간 동안 외부에서 입력되는 어떠한 입력 신호에 대해서도 응답할 수 없는 상태로 된다. 이 때 소요되는 시간은 수십 us(micro second)로서 일반적으로 반도체 메모리 장치의 동작 시간 단위가 ns(nano second)임을 감안한다면, 엄청난 시간을 데이터 보존을 위한 동작에 소모되고 있는 셈이다. 이와 같은 문제점을 개선하기 위하여 뱅크별로 분리된 리프레쉬 동작을 유도하여 노말 동작 시간을 향상시키는 반도체 메모리 장치의 리프레쉬 구조가 제공되었다.

도 1은 종래 기술의 리프레쉬 구조와 리프레슁 순서를 나타낸 도면이다. 이를 참조하면, 각각의 메모리 셀 뱅크는 뱅크별로 리프레쉬 카운터를 가진다. 일반적으로 리프레쉬를 수행하기 위해서는 리프레쉬 어드레스를 카운팅하는 어드레스 카운터가 필요하다. 그리고 일반적으로 칩의 크기 등을 고려하여 CBR 리프레쉬 카운터와 셀프 리프레쉬 카운터가 공유된다.

그리고 종래 기술의 리프레쉬 순서는 다음과 같다. 먼저 각 뱅크의 메모리 셀 어레이의 워드라인의 수를 512개라 가정하고 1K 리프레쉬를 수행하는 경우를 생각하자. 그리고 셀프 리프레쉬 모드에 진입하기 전의 리프레쉬 어드레스가 A뱅크에서는 120이고 B뱅크에서는 220이라 가정하자.

이 경우 셀프 리프레쉬 모드 수행시의 리프레쉬 순서는 먼저 A뱅크의 120 어드레스에서 511 어드레스까지 수행된다. 그리고 다음으로 B뱅크의 220 어드레스에서 511 어드레스까지 수행된다. 그리고 A뱅크의 0 어드레스에서 511 어드레스까지 수행한 후, B뱅크의 0 어드레스에서 511 어드레스까지 수행된다.

그런데 종래 기술의 리프레쉬 구조는 도 1의 α부분에서는 다른 행과 대비하여 중복 리프레쉬가 수행하여 전류 및 동작 속도에서 손실을 발생하고, 도 1의 β부분에서는 리프레쉬 주기가 길어져 취약한 셀이 생기는 문제점이 있다.

따라서 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 특히 멀티 뱅크 구조에서 각 뱅크의 메모리 셀 어레이의 행을 번갈아서 리프레쉬하여 중복 리프레쉬 혹은 취약한 셀이 발생하지 않는 리프레쉬 블락 선택 회로 및 리프레슁 방법을 제공하는 데 있다.

도 1은 종래 기술의 리프레쉬 구조와 리프레슁 순서를 나타낸 도면이다.

도 2은 본 발명의 리프레쉬 블락 선택 회로를 이용한 반도체 메모리 장치의 블락도와 리프레슁 순서를 나타낸 도면이다.

도 3은 본 발명의 리프레쉬 블락 선택 회로의 실시예를 나타낸 도면이다.

도 4는 본 실시예의 주요단자의 타이밍도를 나타낸 도면이다.

도 5은 본 발명의 리프레쉬 블락 선택 회로를 이용한 또 다른 반도체 메모리 장치의 블락도와 리프레슁 순서를 나타낸 도면이다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 다음과 같은 특징을 가진다.

첫째, 본 발명은 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, A뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 A뱅크 카운터; B뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 B뱅크 카운터; 및 상기 A,B뱅크 카운터의 출력 신호를 각각 제1,2 입력 신호로 하며, A뱅크 또는 B뱅크의 메모리 셀의 리프레쉬가 수행될 때 마다 그자신의 출력 신호의 논리 상태가 천이되는 리프레쉬 블락 선택 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치라는 점이다.

둘째, 본 발명의 리프레쉬 블락 선택 회로는 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, 셀프 리프레쉬 모드에서 A뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 A뱅크 카운팅 감지 수단; 셀프 리프레쉬 모드에서 B뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 B뱅크 카운팅 감지 수단; 상기 A,B뱅크 카운팅 감지 수단의 출력 신호를 각각 제1,2 입력 신호로 하며, 상기 A뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 전원전압으로 드라이빙되고, 상기 B뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 접지전압으로 드라이빙되는 드라이버; 및 셀프 리프레쉬 모드에서 상기 드라이버의 출력 신호를 래치하는 래치수단을 구비하는 것이다.

셋째, 본 발명의 리프레쉬 방법은 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치를 셀프 리프레쉬하는 방법에 있어서, A뱅크 메모리 셀의 행과 B뱅크 메모리 셀의 행을 번갈아서 리프레쉬하는 리프레슁 단계를 구비하는 것을 특징으로 한다.

이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 2은 본 발명의 리프레쉬 블락 선택 회로를 이용한 반도체 메모리 장치의 블락도와 리프레슁 순서를 나타낸 도면이다. 이를 참조하면, 본 발명의 리프레쉬 블락 선택 회로를 이용한 반도체 메모리 장치는 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, A뱅크 카운터(201), B뱅크 카운터(203) 및 리프레쉬 블락 선택 회로(205)를 구비한다.

상기 A뱅크 카운터(201)는 A뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅한다. 그리고 상기 B뱅크 카운터(203)는 B뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅한다. 그리고 상기 리프레쉬 블락 선택 회로(205)는 상기 A,B뱅크 카운터(201,203)의 출력신호 CNTa, CNTb를 각각 제1,2 입력 신호로 한다. 그리고 상기 신호 CNTa와 CNTb는 최하위 유효 비트(LSB)어드레스에 의하여 논리 상태가 결정되는 신호이다. 따라서 상기 리프레쉬 블락 선택 회로(205)는 A뱅크 또는 B뱅크의 메모리 셀의 리프레쉬가 수행될 때 마다 그자신의 출력 신호의 논리 상태가 천이할 때마다 그 자신의 출력 신호의 논리 상태가 천이된다.

도 3은 본 발명의 리프레쉬 블락 선택 회로의 실시예를 나타낸 도면이다. 이를 참조하면, 본 발명의 리프레쉬 블락 선택 회로는 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, A뱅크 카운팅 감지 수단(301), B뱅크 카운팅 감지 수단(303), 드라이버(305) 및 래치수단(307)을 구비한다.

상기 A뱅크 카운팅 감지 수단(301)은 셀프 리프레쉬 모드에서 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 A뱅크 리프레쉬 카운팅 신호 CNTa의 논리 상태 천이를 감지하여 펄스를 발생한다. 그리고 상기 B뱅크 카운팅 감지 수단(303)는 셀프 리프레쉬 모드에서 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 B뱅크 리프레쉬 카운팅 신호 CNTb의 논리 상태 천이를 감지하여 펄스를 발생한다. 그리고 상기 드라이버(305)는 상기 A,B뱅크 카운팅 감지 수단의 출력(N302,N304) 신호를 각각 제1,2 입력 신호로 하며, 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 A뱅크 리프레쉬 카운팅 신호 CNTa의 논리 상태가 천이될 때 마다 전원전압 VCC로 드라이빙되고, 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 B뱅크 리프레쉬 카운팅 신호 CNTb의 논리 상태가 천이될 때 마다 접지전압 VSS로 드라이빙된다. 상기 래치수단(307)은 셀프 리프레쉬 모드에서 상기 드라이버(305)의 출력 신호(N306)를 래치한다.

도 4는 본 실시예의 주요단자의 타이밍도를 나타낸 도면이다. 도 3과 도 4를 참조하여 본 발명의 구성과 동작을 자세히 설명하면, 다음과 같다.

상기 A뱅크 카운팅 감지 수단(301)은 A카운팅 반전수단(309), A반전지연수단(311) 및 논리합수단(313)을 구비한다. 상기 A카운팅 반전수단(309)은 셀프 리프레쉬 모드에서 즉, 셀프 리프레쉬 지시 신호 PSELF가 하이일 때, 상기 A뱅크 리프레쉬 카운팅 신호 CNTPa를 반전한다. 그리고 상기 A반전지연수단(311)은 상기 A카운팅 반전수단의 출력(N310)신호를 반전하여 지연시킨다. 그리고 상기 논리합수단(313)은 셀프 리프레쉬 모드에서 상기 A카운팅 반전수단(309)의 출력(N310) 신호와 상기 A반전지연수단(311)의 출력(N312) 신호를 논리합하여 출력한다.

따라서 도 4에 나타난 바와 같이 상기 A뱅크 리프레쉬 카운팅 신호 CNTPa가 로우에서 하이로 천이가 발생할 때마다 상기 A뱅크 카운팅 감지 수단(301)의 출력(N302) 신호는 하이에서 로우로 액티브되는 펄스가 발생하게 된다.

그리고 상기 B뱅크 카운팅 감지 수단(303)은 B카운팅 반전수단(315), B반전지연수단(317) 및 논리합반전수단(319)을 구비한다. 상기 B카운팅 반전수단(315)은 셀프 리프레쉬 모드에서 즉, 셀프 리프레쉬 지시 신호 PSELF가 하이일 때, 상기 B뱅크 리프레쉬 카운팅 신호 CNTPb를 반전한다. 그리고 상기 B반전지연수단(317)은 상기 B카운팅 반전수단(315)의 출력(N316)신호를 반전하여 지연시킨다. 그리고 상기 논리합반전수단(319)은 셀프 리프레쉬 모드에서 상기 B카운팅 반전수단(315)의 출력(N316) 신호와 상기 B반전지연수단(317)의 출력(N318) 신호를 논리합하고 반전하여 출력한다.

따라서 도 4에 나타난 바와 같이 상기 B뱅크 리프레쉬 카운팅 신호 CNTPb가 로우에서 하이로 천이가 발생할 때마다 상기 B뱅크 카운팅 감지 수단(303)의 출력(N304) 신호는 로우에서 하이로 액티브되는 펄스가 발생하게 된다.

그리고 상기 드라이버(305)는 피모스 트랜지스터(321) 및 앤모스 트랜지스터(323)을 구비한다. 상기 피모스 트랜지스터(321)는 상기 A뱅크 카운팅 감지 수단(301)의 출력(N302) 신호가 그자신의 게이트에 인가되고, 그자신의 소스는 상기 전원전압 VCC에 접속된다. 그리고 상기 앤모스 트랜지스터(323)는 상기 B뱅크 카운팅 감지 수단(302)의 출력(N304) 신호가 그자신의 게이트에 인가되고, 그자신의 소스는 상기 접지전압 VSS에 접속된다. 그리고 상기 앤모스 트랜지스터(323)는 그자신의 드레인은 상기 피모스 트랜지스터(321)의 드레인과 공통접속된다.

따라서 상기 A뱅크 카운팅 감지 수단(301)의 출력(N302) 신호가 하이에서 로우로 되는 경우 즉 상기 A뱅크 리프레쉬 카운팅 신호 CNTPa가 로우에서 하이로 천이가 발생하는 경우에는, 상기 피모스 트랜지스터(321)이 턴온되므로 상기 드라이버(305)의 출력(N306)은 하이로 된다. 그리고 상기 B뱅크 카운팅 감지 수단(302)의 출력(N304) 신호는 로우에서 하이로 되는 경우 즉 상기 B뱅크 리프레쉬 카운팅 신호 CNTPb가 로우에서 하이로 천이가 발생하는 경우에는, 상기 앤모스 트랜지스터(323)이 턴온되므로 상기 드라이버(305)의 출력(N306)은 로우로 된다.

그리고 상기 드라이버(305)의 출력(N306) 신호는 래치수단(307)에 의하여 래치되어 CNT9를 발생한다.

따라서 A뱅크의 메모리 셀의 리프레쉬가 수행되면, 즉 상기 A뱅크 리프레쉬 카운팅 신호 CNTPa가 로우에서 하이로 천이가 발생하면, 본 실시예의 리프레쉬 블락 선택 회로의 출력 신호 CNT9는 하이로 된다. 그리고 B뱅크의 메모리 셀의 리프레쉬가 수행되면, 즉 상기 B뱅크 리프레쉬 카운팅 신호 CNTPb가 로우에서 하이로 천이가 발생하면, 상기 CNT9는 로우로 된다.

이와 같이 상기 CNT9는 상기 A뱅크와 B뱅크의 리프레쉬 동작이 수행될 때마다 하이와 로우의 상태가 번갈아서 반복적으로 나타난다.

따라서 도 2의 본 실시예의 리프레쉬 블락 선택 회로를 이용한 반도체 메모리 장치의 리프레쉬 순서를 살펴보면, 다음과 같다. 먼저 각 뱅크의 메모리 셀 어레이의 워드라인의 수를 512개라 가정하고 1K 리프레쉬를 수행하는 경우를 생각하자. 그리고 셀프 리프레쉬 모드에 진입하기 전의 리프레쉬 어드레스가 A뱅크에서는 120이고 B뱅크에서는 220이라 가정하자.

먼저 A뱅크의 120번에 해당하는 행의 메모리 셀들을 리프레쉬하고, 다음으로 B뱅크의 220에 해당하는 행의 메모리 셀들을 리프레쉬한다. 그리고 A뱅크의 121번에 해당하는 행의 메모리 셀들을 리프레쉬하고, 이어서 B뱅크의 221에 해당하는 행의 메모리 셀들을 리프레쉬한다. 이와같이 하여 A뱅크와 B뱅크의 메모리 셀들을 번갈아 가면서 리프레쉬한다. 그리고 A뱅크의 411번에 해당하는 행의 메모리 셀들을 리프레쉬한 후에는, B뱅크의 511번에 해당하는 행의 메모리 셀들을 리프레쉬한한다. 그리고 계속하여 A뱅크의 412번에 해당하는 행의 메모리 셀들을 리프레쉬한 후에는, B뱅크는 0번에 해당하는 행의 메모리 셀들을 리프레쉬한한다. 이와같이 A뱅크 메모리 셀의 행과 B뱅크 메모리 셀의 행을 번갈아서 리프레쉬함으로써, 중복되어 리프레쉬하는 행 또는 리프레쉬 주기가 취약한 행이 발생하지 않는다.

도 5은 본 발명의 리프레쉬 블락 선택 회로를 이용한 또 다른 반도체 메모리 장치의 블락도와 리프레슁 순서를 나타낸 도면이다. 이를 참조하면, 본 발명의 리프레쉬 블락 선택 회로를 이용한 반도체 메모리 장치는 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, A뱅크 카운터(501), B뱅크 카운터(503) 및 리프레쉬 블락 선택 회로(505)를 구비한다.

상기 A뱅크 카운터(501)는 A뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅한다. 그리고 상기 B뱅크 카운터(503)는 B뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅한다. 그리고 상기 리프레쉬 블락 선택 회로(505)는 상기 A,B뱅크 카운터(501,503)의 출력신호 CNTa, CNTb를 각각 제1,2 입력 신호로 한다. 그리고 상기 신호 CNTa와 CNTb는 최상위 유효 비트(MSB)어드레스에 의하여 논리 상태가 결정되도록 한다. 그러면 상기 리프레쉬 블락 선택 회로(505)는 A뱅크 또는 B뱅크의 메모리 셀의 마지막 어드레스 행의 리프레쉬가 수행될 때 마다 그자신의 출력 신호의 논리 상태가 천이할 때마다 그 자신의 출력 신호의 논리 상태가 천이된다.

도 5에서 리프레쉬 순서를 살펴보면, 다음과 같이 된다.

먼저 각 뱅크의 메모리 셀 어레이의 워드라인의 수를 512개라 가정하고 1K 리프레쉬를 수행하는 경우를 생각하자. 그리고 셀프 리프레쉬 모드에 진입하기 전의 리프레쉬 어드레스가 A뱅크에서는 120이고 B뱅크에서는 220이라 가정하자.

먼저 A뱅크의 120번에서 511번에 해당하는 행의 메모리 셀들을 순차적으로 리프레쉬한다. 그리고 B뱅크는 어드레스가 0으로 되는 리셋단계를 수행한다. 이어서 B뱅크의 0번에서 511번에 해당하는 행의 메모리 셀들을 순차적으로 리프레쉬한다. 그리고 다시 A뱅크의 0번에서 119번에 해당하는 행의 메모리 셀들을 순차적으로 리프레쉬한다. 도 5에서와 같은 방법으로 리프레쉬하는 경우에는 셀프 리프레쉬모드에 1K 행 보다 적은 수의 행 리프레쉬를 수행하는 때에는, 셀프 리프레쉬 모드가 끝난 후 1K CBR 리프레쉬를 버스트로 수행하여 B뱅크에서 취약한 셀들이 발생하지 않게 할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명의 리프레쉬 블락 선택 회로와 이를 이용한 메모리 장치 및 리프레슁 방법에 의해, 멀티 뱅크 구조에서 각 뱅크의 메모리 셀 어레이의 행을 번갈아서 선택하여 리프레쉬함으로써 리프레쉬가 중복 또는 리프레쉬가 취약한 행의 셀들이 발생하지 않게 된다.

Claims (8)

1. 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서,

   셀프 리프레쉬 모드에서 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 A뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 A뱅크 카운팅 감지 수단;

   셀프 리프레쉬 모드에서 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 B뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 B뱅크 카운팅 감지 수단;

   상기 A,B뱅크 카운팅 감지 수단의 출력 신호를 각각 제1,2 입력 신호로 하며, 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 상기 A뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 전원전압으로 드라이빙되고, 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 상기 B뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 접지전압으로 드라이빙되는 드라이버; 및

   셀프 리프레쉬 모드에서 상기 드라이버의 출력 신호를 래치하는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 블락 선택 회로.
2. 제1 항에 있어서, 상기 A뱅크 카운팅 감지 수단은

   셀프 리프레쉬 모드에서 상기 A뱅크 리프레쉬 카운팅 신호를 반전하는 A카운팅 반전수단;

   상기 A카운팅 반전수단의 출력신호를 반전하여 지연시키는 A반전지연수단; 및

   셀프 리프레쉬 모드에서 상기 A카운팅 반전수단의 출력 신호와 상기 A반전지연수단의 출력신호를 논리합하여 출력하는 논리합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 블락 선택 회로.
3. 제1 항에 있어서, 상기 B뱅크 카운팅 감지 수단은

   셀프 리프레쉬 모드에서 상기 B뱅크 리프레쉬 카운팅 신호를 반전하는 B카운팅 반전수단;

   상기 B카운팅 반전수단의 출력신호를 반전하여 지연시키는 B반전지연수단; 및

   셀프 리프레쉬 모드에서 상기 B카운팅 반전수단의 출력 신호와 상기 B반전지연수단의 출력신호를 논리합하고 반전하여 출력하는 논리합반전수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 블락 선택 회로.
4. 제1 항에 있어서, 상기 드라이버는

   상기 A뱅크 카운팅 감지 수단의 출력 신호가 그자신의 게이트에 인가되고, 그자신의 소스는 상기 전원전압에 접속되는 피모스 트랜지스터; 및

   상기 B뱅크 카운팅 감지 수단의 출력 신호가 그자신의 게이트에 인가되고, 그자신의 소스는 상기 접지전압에 접속되고, 그자신의 드레인은 상기 피모스 트랜지스터의 드레인과 공통접속되는 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 블락 선택 회로.
5. 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서,

   A뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 A뱅크 카운터;

   B뱅크의 메모리 셀 어레이의 리프레쉬를 카운팅하는 B뱅크 카운터; 및

   상기 A,B뱅크 카운터의 출력 신호를 각각 제1,2 입력 신호로 하며, A뱅크 또는 B뱅크의 메모리 셀의 리프레쉬가 수행될 때 마다 그자신의 출력 신호의 논리 상태가 천이되는 리프레쉬 블락 선택 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제5 항에 있어서, 상기 리프레쉬 블락 선택 회로는

   셀프 리프레쉬 모드에서 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 A뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 A뱅크 카운팅 감지 수단;

   셀프 리프레쉬 모드에서 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 B뱅크 리프레쉬 카운팅 신호의 논리 상태 천이를 감지하여 펄스를 발생하는 B뱅크 카운팅 감지 수단;

   상기 A,B뱅크 카운팅 감지 수단의 출력 신호를 각각 제1,2 입력 신호로 하며, 상기 A뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 상기 A뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 전원전압으로 드라이빙되고, 상기 B뱅크의 메모리 셀의 리프레쉬를 수행을 나타내는 방향의 상기 B뱅크 리프레쉬 카운팅 신호의 논리 상태가 천이될 때 마다 접지전압으로 드라이빙되는 드라이버; 및

   셀프 리프레쉬 모드에서 상기 드라이버의 출력 신호를 래치하는 래치수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
7. 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치를 셀프 리프레쉬하는 방법에 있어서,

   A뱅크 메모리 셀의 행과 B뱅크 메모리 셀의 행을 번갈아서 리프레쉬하는 리프레슁 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레슁 방법.
8. 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치를 셀프 리프레쉬하는 방법에 있어서,

   상기 A뱅크의 메모리 셀의 행을 순차적으로 리프레쉬하는 A뱅크 리프레슁 단계;

   상기 B뱅크의 리프레쉬 어드레스를 리셋하는 B뱅크 리셋단계; 후

   상기 A뱅크 리프레슁 단계와 상기 B뱅크 리셋단계를 수행한 후 B뱅크의 메모리 셀의 행을 순차적으로 리프레쉬하는 B뱅크 리프레슁 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레슁 방법.