JP3857444B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ部をチップ内部で自己検査する、いわゆるビルトインセルフテストを実施できる機能回路(以下、ＢＩＳＴ回路という)を内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置の高密度化、高集積化の要求から、複数の機能ブロックを単一のチップ内に集積したＬＳＩの普及が著しい。特に、最近では、大規模ロジック回路と大規模ＤＲＡＭとを同一チップ内に集積化した混載ＬＳＩが注目されている。これに伴い、各機能ブロックをチップ内部で自己検査するＢＩＳＴ回路の検討が盛んに行われている。
【０００３】
一般に、このＢＩＳＴ回路は、予めパターン化された所定の自己検査データをメモリ部に書き込んだ後、この自己検査データをメモリ部から読み出し、比較回路でこの読み出した自己検査データとメモリ部に書き込む前の自己検査データとを比較して両者の一致、不一致を調べ、これによって、メモリ部に対して正常にデータの読み書きが可能であるか否かを検査する。
【０００４】
ところが、このように、メモリ部へ書き込んだ自己検査データと、書き込み前の自己検査データとを比較回路で直接に比較する構成にすると、メモリ部のデータバス幅(ビット数)が増加するのに従って比較回路の回路規模が増加し、その結果、チップ上に占めるＢＩＳＴ回路の面積が大きくなって、上述した高密度化、高集積化の要求に沿わなくなってしまう。また、比較回路の回路規模の増大に伴って、比較結果が出るまでに時間がかかり、高速クロックで動作するメモリ部を短時間で検査することが困難となる。
【０００５】
そこで、本出願人は、上記のような問題を解消するために、図５に示すようなＢＩＳＴ回路を備えた半導体集積回路装置を提案している(たとえば、特願平１０−０６２７４５号参照)。
【０００６】
この半導体集積回路装置は、ＤＲＡＭ等からなるメモリ部１を有するとともに、このメモリ部１に対してＢＩＳＴ回路２0が設けられている。なお、ここでは説明の都合上、メモリ部１は、４Ｍビットの記憶容量をもち、８ビット単位でデータの書き込み、読み出しが行われるものとするが、本発明はこれに限定されるものではない。
【０００７】
上記のＢＩＳＴ回路２0は、アドレス発生器４、データジェネレータ６、メモリ制御信号発生器８、比較回路１０、およびミキサ回路１２を主体に構成されている。
【０００８】
アドレス発生器４は、図示しない複数のカウンタを組み合わせて構成されており、外部から与えられるクロックによって次の各種信号を発生する。すなわち、アドレス発生器４は、メモリ部１に対して自己検査データを読み書きするためのアドレスデータを発生するとともに、メモリ部１を動作させるための内部クロック(以下、ＩＣＬＫと表記する)を発生する。また、メモリ制御信号生成用の位相信号を発生し、さらに、自己検査データ生成用のコントロール信号を発生する。
【０００９】
上記のコントロール信号には２種類あって、予めパターン化された所定ビット(ここでは８ビット)からなる自己検査データがデータジェネレータ６から出力される周期でレベルが交互に反転するパターンコントロール信号(以下、ＰＡＴＣＮＴ信号と表記する)と、メモリ部１の４Ｍビット分の全記憶領域に自己検査データが書き込まれるたびにレベルが交互に反転する(換言すれば、メモリ部１の全アドレスをアクセスする周期でレベルが反転する)リバースコントロール信号(以下、ＲＥＶＣＮＴ信号と表記する)とがある。そして、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェネレータ６と比較回路１０とにそれぞれ共通に与えられ、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に与えられるようになっている。
【００１０】
データジェネレータ６は、アドレス発生器４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入力に応じて、たとえば図８に示すようなパターン化された自己検査データを発生する。すなわち、ＰＡＴＣＮＴ信号がレベル反転するたびに、これに応じて“０”、“１”がレベル反転された自己検査データが交互に出力される。しかも、ＲＥＶＣＮＴ信号がレベル反転するたびに(つまり、全アドレスをアクセスする周期で)、今回と前回の自己検査データの出力パターンが反転される。
【００１１】
メモリ制御信号発生器８は、前述のアドレス発生器４からのメモリ制御信号生成用の位相信号を受けてメモリ部１への自己検査データの書き込みおよび読み出し動作を制御するためのメモリ制御信号を発生する。このメモリ制御信号としては、ローアドレスストローブ信号(ＲＡＳ)、カラムアドレスストローブ信号(ＣＡＳ)、ライトイネーブル信号(ＷＥ)、出力イネーブル信号(ＯＥ)などがある。さらに、データラッチ用のクロック(以下、ＤＬＣＫと表記する)を発生し、これを比較回路１０に出力する。
【００１２】
上述したように、メモリ部１に書き込まれる自己検査データは、ランダムなパターンではなくて、図８に示したような単純なパターンの繰り返しであるため、比較回路１０は、メモリ部１から読み出される自己検査データがＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に対応した所定のデータパターンと一致しているか否かを判定し、その判定結果として一致しておればパス(良好)、不一致であればフェイル(不良)を示すフラグ信号(以下、ＲＥＣＯＧ信号と表記する)を出力するようになっている。すなわち、メモリ部１から読み出された自己検査データのパターンが、図８に示したＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンに一致しておればＲＥＣＯＧ信号はパスを示すローレベル、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００１３】
図６は比較回路１０の具体的な構成を示すブロック図である。
【００１４】
この比較回路１０は、メモリ部１から読み出される自己検査データ(ここでは８ビット)について、各ビットを一つ飛びで入力する一対のナンドゲート２０a，２０bおよび一対のオアゲート２２a，２２b、各々のナンドゲート２０a，２０bとオアゲート２２a，２２bの出力を入力する一対のオアゲート２４a，２４b、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号を共に入力するイクスクリューシブオアゲート２６、このイクスクリューシブオアゲート２６の出力に基づいて上記の各オアゲート２４a，２４bのいずれか一方の出力を選択するセレクタ２８、およびこのセレクタ２８の出力をメモリ制御信号発生器８から与えられるＤＣＬＫに同期してラッチするＤフリップフロップ３０から構成されている。
【００１５】
ミキサ回路１２は、図７に示すようなイクスクリューシブオアゲート３２で構成されており、比較回路１０から出力されるＲＥＣＯＧ信号と前述のＲＥＶＣＮＴ信号とを共に入力して両者の排他的論理和をとって検査結果信号(以下、ＭＯＵＴ信号と表記する)として出力する。
【００１６】
次に、上記構成を備えた半導体集積回路装置において、メモリ部１を検査する場合のＢＩＳＴ回路２0の動作について説明する。
【００１７】
アドレス発生器４は、外部クロックの入力に応じて、メモリ部１に対して自己検査データを読み書きするためのアドレスデータ、メモリ部１を動作させるためのＩＣＬＫをそれぞれ発生する。また、メモリ制御信号生成用の位相信号を発生しこれをメモリ制御信号発生器８に供給する。さらに、自己検査データ生成用のＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号を発生する。
【００１８】
ＰＡＴＣＮＴ信号は、図９に示すように、予めパターン化された所定ビット(ここでは８ビット)からなる自己検査データがデータジェネレータから出力される周期Ｔpでレベルが交互に反転する。また、ＲＥＶＣＮＴ信号は、同じく図９に示すように、全アドレスをアクセスする周期Ｔrで(つまり、この例では４Ｍビット分の自己検査データが全てメモリ部に書き込まれるごとに)レベルが反転する。そして、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェネレータ６と比較回路１０とにそれぞれ共通に供給され、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に与えられる。
【００１９】
メモリ制御信号発生器８は、アドレス発生器４からの位相信号を受けてメモリ制御信号(ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ)を発生しこれらメモリ部１に供給するとともに、比較回路１０に対してデータラッチ用のＤＣＬＫを供給する。
【００２０】
データジェネレータ６は、アドレス発生器４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入力に応じて、図８に示すようなパターン化された自己検査データを発生する。
【００２１】
すなわち、ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号が共にローレベルのときには、最上位ビット側から“１０１０１０１０”なる自己検査データが出力される。ＲＥＶＣＮＴ信号がローレベルで、ＰＡＴＣＮＴ信号がハイレベルのときには、最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。ＲＥＶＣＮＴ信号がハイレベルで、ＰＡＴＣＮＴ信号がローレベルのときには、最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号が共にハイレベルのときには、上記とはレベル反転された最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。
【００２２】
したがって、データジェネレータ６から供給される自己検査データは、メモリ部１において、次のような状態で書き込まれることになる。
【００２３】
たとえば、同じ行番号のアドレスでかつ８ビット分のメモリセル内では隣り合うビットが互いに反転したデータとなり、この８ビット分のメモリセルの上下左右にそれぞれ隣接する８ビットごとのメモリセルのデータは、このデータパターンを反転したデータが書き込まれている。たとえば、ある８ビット分のメモリセルに対して、自己検査データとして“１０１０１０１０”が書き込まれているときには、このメモリセルの上下左右にそれぞれ隣接した８ビット分のメモリセルには“０１０１０１０”の自己検査データが書き込まれている。また、今回、メモリ部１に４Ｍビット分の自己検査データが書き込まれると、次回にメモリ部１に書き込まれる４Ｍビット分の自己検査データのパターンは、今回メモリ部１に自己検査データを書き込んで得られたパターンの“０”、“１”を丁度逆にしたパターンとなる。
【００２４】
データジェネレータ６からの自己検査データがメモリ部１の全記憶領域に書き込まれると、メモリ部１からは、書き込んだときと同じアドレスから自己検査データが読み出され、この自己検査データが８ビット単位に順次比較回路１０に入力される。
【００２５】
比較回路１０には、メモリ部１から８ビット単位で順次読み出される自己検査データ、アドレス発生器４からのＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号、およびメモリ制御信号発生器８からのデータラッチ用のＤＣＬＫが共に入力されるが、これらの各信号は同期がとれている。
【００２６】
そして、図８から分かるように、ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号とが共にローレベルのとき(図８の状態１の場合)、あるいは共にハイレベルのとき(図８の状態４の場合)には、メモリ部１から読み出される自己検査データは、パスの場合、最上位ビット側から“１０１０１０１０”となる。また、このとき、イクスクリューシブオアゲート２６の出力はローレベルとなるが、これに応じてセレクタ２８は一方のオアゲート２４aの出力を選択する。このとき、ノアゲート２０aの出力とオアゲート２２bの出力とで決まるオアゲート２４aの出力はローレベルとなっている。また、メモリ部１から読み出された自己検査データ“１０１０１０１０”の内の１ビット分でも誤りがあれば、オアゲート２４aの出力はハイレベルとなる。そして、このオアゲート２４aの出力がセレクタ２８を通じてＤフリップフロップ３０に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信号としてラッチされる。したがって、メモリ部１から読み出された自己検査データのパターンが、図８に示したＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号との組み合わせによって決まるデータパターン“１０１０１０１０”に一致しておればＲＥＣＯＧ信号はパスを示すローレベルに、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００２７】
一方、ＲＥＶＣＮＴ信号がローレベルでＰＡＴＣＮＴ信号がハイレベルのとき(図８の状態２の場合)、あるいはＲＥＶＣＮＴ信号がハイレベルでＰＡＴＣＮＴ信号がローレベルのとき(図８の状態３の場合)には、メモリ部１から読み出される自己検査データは、パスの場合、最上位ビット側から“０１０１０１０１”となる。また、このとき、イクスクリューシブオアゲート２６の出力はハイレベルとなるが、これに応じてセレクタ２８は他方のオアゲート２４bの出力を選択する。このとき、ノアゲート２０bの出力とオアゲート２２aの出力とで決まるオアゲート２４bの出力はローレベルとなっている。また、メモリ部１から読み出された自己検査データ“０１０１０１０１”の内の１ビット分でも誤りがあれば、オアゲート２４bの出力はハイレベルとなる。そして、このオアゲート２４bの出力がセレクタ２８を通じてＤフリップフロップ３０に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信号としてラッチされる。したがって、この場合も、メモリ部１から読み出された自己検査データのパターンが、図８に示したＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターン“０１０１０１０１”に一致しておればＲＥＣＯＧ信号はパスを示すローレベル、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００２８】
以上により、図９に示すように、メモリ部１から読み出される自己検査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンと一致するパス状態が維持されれば、比較回路１０から出力されるＲＥＣＯＧ信号はローレベルが継続され、パターンの１ビットでも不一致になるフェイル状態になるとＲＥＣＯＧ信号はそのたびに局部的にハイレベルになる(図９の時刻t1，t2，t3など)。
【００２９】
こうして、比較回路１０から出力されるＲＥＣＯＧ信号は、ミキサ回路１２に入力され、ここでＲＥＣＯＧ信号とアドレス発生器４からのＲＥＶＣＮＴ信号との排他的論理和がとられて、ＭＯＵＴ信号として出力される。
【００３０】
したがって、このＭＯＵＴ信号は、図９に示すように、比較回路１０からのＲＥＣＯＧ信号がパス状態を示すときには、ＲＥＣＯＧ信号と全く同じ信号波形、つまり、常にメモリ部１の全アドレスをアクセスする周期Ｔrでレベル反転する波形をもつ信号となる。また、比較回路１０からのＲＥＣＯＧ信号がフェイル状態を示すときには、ＲＥＣＯＧ信号の波形が局部的にハイレベルあるいはローレベルに変化する信号となる。
【００３１】
このように、本出願人が提案した図５ないし図７に示した構成の半導体集積回路装置は、ＢＩＳＴ回路２0に比較回路１０を設け、メモリ部１から読み出された自己検査データが、コントロール信号に対応した所定のデータパターンと合致しているかどうかによってパスかフェイルかを判定したＲＥＣＯＧ信号を出力するので、つまり、従来のようにメモリ部１に対して読み書きする前後の自己検査データを直接比較してパス／フェイルを判定するのではないため、比較回路１０において、メモリ部１の自己検査をするのに必要なデータ量を減らすことが可能となる。したがって、比較回路１０の回路規模の削減やゲート段数を減らすことが可能となり、高速動作での検査を容易に行うことができる。
【００３２】
また、ミキサ回路１２を設けてそのＭＯＵＴ信号出力が常に一定の周期Ｔrで反転動作を行うようにしているので、ＢＩＳＴ回路２0の内部が正常に動作していることを確認することができる。さらに、メモリ部１の一部が故障してフェイルと判定されたときには、、ＭＯＵＴ信号の周期的に変化する波形の一部が局部的に不規則に変化するので、その周期的な波形と不規則な変化を起こした波形とのタイミングの差異から故障したアドレスを推定することが可能であり、メモリ部１の自己検査のための構成を簡略化できるなどの利点が得られる。
【００３３】
【発明が解決しようとする課題】
しかしながら、本出願人は、図５に示した構成の半導体集積回路装置において、ＢＩＳＴ回路２0について鋭意検討したところ、さらに改善の余地があるとの知見を得た。
【００３４】
すなわち、図５に示した構成の装置において、メモリ部１がパスかフェイルかを判定するためには、ミキサ回路１２の出力部に検査機器を接続することになるが、この場合、ミキサ回路１２から出力されるＭＯＵＴ信号は、図９に示したように、波形がリアルタイムで変化するので、メモリ部１のパス／フェイルの判断のためには、メモリ部１の全記憶領域をアクセスしている間中、検査機器は、常時、ミキサ回路１２の出力であるＭＯＵＴ信号を監視しておく必要に迫られる。
【００３５】
特に、モニタバーイン検査を実施する場合には、一定時間が経過するたびに(つまり、一定の時間間隔で)パス／フェイルの判断を行うが、その場合、検査機器においては、実質的な検査以外の時間においても、常時、ミキサ回路１２の出力を監視しておくのは余分な時間を浪費することになって効率的ではない。
【００３６】
本発明は、上記の課題を解決するためになされたもので、メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置において、メモリ部のパス／フェイルの判定を、従来のようにミキサ回路の出力を常時監視しなくても、メモリ部の全記憶領域をアクセスした後の任意のタイミングにおいてチェックするだけで済むようにして、検査効率を高めることを課題とする。
【００３７】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、次の構成を採用している。
【００３８】
すなわち、請求項１記載の半導体集積回路装置は、外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備え、前記ＢＩＳＴ回路は、外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、この比較回路から出力されるパス／フェイルフラグ信号を記憶する判定記憶回路とを備えている。
【００３９】
この請求項１記載の判定記憶回路としては、請求項２記載のように、前記パス／フェイルフラグ信号をラッチするフリップフロップと、前記パス／フェイルフラグ信号がフリップフロップでラッチされたタイミングに応じてフリップフロップへのパス／フェイルフラグ信号の入力を阻止するゲート回路とで構成することができる。
【００４０】
請求項３記載の半導体集積回路装置は、外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備え、このＢＩＳＴ回路は、外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かをモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、前記アドレス発生器から出力される前記コントロール信号に応じて前記比較回路の出力レベルを周期的に反転させて検査結果信号として出力するミキサ回路と、このミキサ回路の検査結果信号を記憶する判定記憶回路とを備えている。
【００４１】
この請求項３記載の判定記憶回路としては、請求項４記載のように、前記ミキサ回路からの検査結果信号と前記アドレス発生器からの前記コントロール信号との排他的論理和をとるイクスクリューシブオアゲートと、このイクスクリューシブオアゲートの出力をラッチするフリップフロップと、前記イクスクリューシブオアゲートの出力がフリップフロップでラッチされたタイミングに応じてフリップフロップへの検査結果信号の入力を阻止するゲート回路とで構成することができる。
【００４２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００４３】
図１は、この実施の形態に係る半導体集積回路装置の全体な基本構成を示すブロック図であり、図５に示した従来のものと対応する部分には、同一の符号を付す。
【００４４】
図１において、１はメモリ部、２はＢＩＳＴ回路、４はアドレス発生器、６はデータジェネレータ、８はメモリ制御信号発生器、１０は比較回路、１２はミキサ回路であり、これらの構成は図５に示したものと同様であるから、ここでは詳しい説明は省略する。
【００４５】
この実施の形態の特徴は、比較回路１０から出力されるＲＥＣＯＧ信号を記憶する判定記憶回路４０が設けられていることである。
【００４６】
この判定記憶回路４０は、図２に示すように、比較回路１０から出力されるＲＥＣＯＧ信号をラッチするＤフリップフロップ４２と、ＲＥＣＯＧ信号がＤフリップフロップ４２でラッチされたタイミングに応じてフリップフロップ４２へのＲＥＣＯＧ信号の入力を阻止するゲート回路としてのオアゲート４４とからなる。
【００４７】
そして、Ｄフリップフロップ４２は、そのリセット端子Ｒに対して図示しない検査機器からの判定記憶イネーブル信号(以下、ＪＥＮ信号と表記する)が、また、そのクロック端子ＣＫに外部クロックがそれぞれ加わるようになっている。さらに、Ｄフリップフロップ４２の正転出力部(Ｑ)がオアゲート４４の一方の入力端子に接続されている。
【００４８】
次に、図１の構成の半導体集積回路装置において、メモリ部１を検査する場合のＢＩＳＴ回路２の動作、特に、ここでは判定記憶回路４０の動作を主体に、図３に示すタイミングチャートを参照して説明する。
【００４９】
図１の装置において、ＢＩＳＴ回路２のアドレス発生器４、データジェネレータ６、メモリ制御信号発生器８、比較回路１０、およびミキサ回路１２の動作は、図５に示したものと全く同じである。
【００５０】
したがって、比較回路１０においては、図９に示したように、メモリ部１から読み出される自己検査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンと一致するパス状態が維持されれば、ＲＥＣＯＧ信号は継続してローレベルとなり、また、パターンの１ビットでも不一致になるフェイル状態になるとＲＥＣＯＧ信号はそのたびに一時的にハイレベルになる(図９の時刻t1，t2，t3など)。
【００５１】
また、ミキサ回路についても、図９に示したように、比較回路１０からのＲＥＣＯＧ信号がパス状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号と全く同じ信号波形、つまり、常にメモリ部１の全アドレスをアクセスする周期Ｔrでレベル反転する波形となる。また、比較回路１０からのＲＥＣＯＧ信号がフェイル状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号の波形が局部的にハイレベルあるいはローレベルに変化する。
【００５２】
ここで、たとえば、モニタバーイン検査を実施する場合には、一定時間が経過するたびにパス／フェイルの判断を行う必要があるが、そのときには、図外の検査機器からＤフリップフロップ４２のリセット端子Ｒに加わえるＪＥＮ信号を一時的にローレベルにする(図３の時刻t1)。
【００５３】
これにより、Ｄフリップフロップ４２がリセットされてその正転出力部Ｑがローレベルになる。これに伴い、オアゲート４４が開かれるため、比較回路１０からのＲＥＣＯＧ信号がＤフリップフロップ４２へ入力されるのが許容された状態になる。
【００５４】
ここで、メモリ部１から読み出される自己検査データのパターンが比較回路１０に予め設定されているデータパターンに常に一致していおれば(つまり、パス状態が維持されておれば)、比較回路１０から出力されるＲＥＣＯＧ信号は、図９に示したように常にローレベルとなるため、Ｄフリップフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧもそのままローレベルが維持される。
【００５５】
しかし、メモリ部１から読み出される自己検査データのパターンが、比較回路１０に予め設定されているデータパターンと１ビットでも不一致になると(つまり一時でもフェイル状態になると)、図９に示したように、ＲＥＣＯＧ信号はその不一致のときにハイレベルになる。そして、ハイレベルのＲＥＣＯＧ信号がＤフリップフロップ４２に加わった時点で、外部クロック入力があると、そのＲＥＣＯＧ信号がＤフリップフロップ４２でラッチされ、その結果、正転出力部Ｑの出力ＪＦＬＡＧはハイレベルになる(図３の時刻t2)。つまり、比較回路１０でフェイル状態であると判定された情報が判定記憶回路４０に記憶されたことになる。同時に、オアゲート４４のゲート出力はＤフリップフロップ４２のハイレベル出力を受けてハイレベルが出力され、以降はＲＥＣＯＧ信号を受付なくなる。
【００５６】
したがって、図外の検査機器においては、次回のモニタバーイン検査を実施する前に、つまり、従来のようにミキサ回路１２の出力を常時監視しなくても、ＪＥＮ信号をローレベルにしてＤフリップフロップ４２をリセットする前の任意の時刻において、Ｄフリップフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧがローレベルかハイレベルかを調べることで、メモリ部１のパス／フェイルの判定を行うことができる。
【００５７】
なお、上記の実施の形態では、比較回路から出力されるＲＥＣＯＧ信号を判定記憶回路４０で記憶するようにしているが、たとえば、図４に示すように、ミキサ回路１２から出力されるＭＯＵＴ信号を記憶する判定記憶回路５０を設けることもできる。
【００５８】
すなわち、図４に示す判定記憶回路５０は、ミキサ回路１２の出力であるＭＯＵＴ信号とアドレス発生器４からのＲＥＶＣＮＴ信号との排他的論理和をとるイクスクリューシブオアゲート５２と、このイクスクリューシブオアゲート５２の出力をラッチするＤフリップフロップ５４と、Ｄフリップフロップ５４で信号がラッチされたタイミングに応じてＤフリップフロップ５４への信号入力を阻止するオアゲート５６とからなる。
【００５９】
この構成においては、イクスクリューシブオアゲート５２でＭＯＵＴ信号とＲＥＶＣＮＴ信号との排他的論理和がとられる結果、その出力は、比較回路１０から出力されるＲＥＣＯＧ信号の信号波形と同じになる。したがって、Ｄフリップフロップ５４とオアゲート５６の動作は、図２に示した構成の判定記憶回路４０におけるＤフリップフロップ４２とオアゲート４４の動作と全く同じになる。
【００６０】
【発明の効果】
以上のように、本発明によれば、メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置において、メモリ部のパス／フェイルの判定を、従来のようにミキサ回路の出力を常時監視しなくても、メモリ部の全記憶領域をアクセスした後の任意のタイミングにおいてチェックするだけで済むため、検査効率を高めることができる。
【００６１】
特に、一定の時間間隔でモニタが必要となるモニタバーイン検査を実施する場合に有効となる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す半導体集積回路装置のブロック図
【図２】図１の装置の判定記憶回路の具体例を示すブロック図
【図３】図１の装置の動作説明に供するタイミングチャート
【図４】本発明の他の実施の形態を示す半導体集積回路装置のブロック図
【図５】従来の半導体集積回路装置のブロック図
【図６】図５の装置における比較回路の詳細を示すブロック図
【図７】図５の装置におけるミキサ回路の詳細を示すブロック図
【図８】図５の装置においてアドレス発生器から出力されるコントロール信号とデータジェネレータから出力される自己検査データとの関係を示す説明図
【図９】図５の装置における動作説明に供するタイミングチャート
【符号の説明】
１…メモリ部、２…ＢＩＳＴ回路、４…アドレス発生器、６…データジェネレータ、８…メモリ制御信号発生器、１０…比較回路、１２…ミキサ回路、４０，５０…判定記憶回路、４２…Ｄフリップフロップ、４４…オアゲート、５２…イクスクリューシブオアゲート、５４…Ｄフリップフロップ、５６…オアゲート。
【発明の属する技術分野】
本発明は、半導体メモリ部をチップ内部で自己検査する、いわゆるビルトインセルフテストを実施できる機能回路(以下、ＢＩＳＴ回路という)を内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置の高密度化、高集積化の要求から、複数の機能ブロックを単一のチップ内に集積したＬＳＩの普及が著しい。特に、最近では、大規模ロジック回路と大規模ＤＲＡＭとを同一チップ内に集積化した混載ＬＳＩが注目されている。これに伴い、各機能ブロックをチップ内部で自己検査するＢＩＳＴ回路の検討が盛んに行われている。
【０００３】
一般に、このＢＩＳＴ回路は、予めパターン化された所定の自己検査データをメモリ部に書き込んだ後、この自己検査データをメモリ部から読み出し、比較回路でこの読み出した自己検査データとメモリ部に書き込む前の自己検査データとを比較して両者の一致、不一致を調べ、これによって、メモリ部に対して正常にデータの読み書きが可能であるか否かを検査する。
【０００４】
ところが、このように、メモリ部へ書き込んだ自己検査データと、書き込み前の自己検査データとを比較回路で直接に比較する構成にすると、メモリ部のデータバス幅(ビット数)が増加するのに従って比較回路の回路規模が増加し、その結果、チップ上に占めるＢＩＳＴ回路の面積が大きくなって、上述した高密度化、高集積化の要求に沿わなくなってしまう。また、比較回路の回路規模の増大に伴って、比較結果が出るまでに時間がかかり、高速クロックで動作するメモリ部を短時間で検査することが困難となる。
【０００５】
そこで、本出願人は、上記のような問題を解消するために、図５に示すようなＢＩＳＴ回路を備えた半導体集積回路装置を提案している(たとえば、特願平１０−０６２７４５号参照)。
【０００６】
この半導体集積回路装置は、ＤＲＡＭ等からなるメモリ部１を有するとともに、このメモリ部１に対してＢＩＳＴ回路２0が設けられている。なお、ここでは説明の都合上、メモリ部１は、４Ｍビットの記憶容量をもち、８ビット単位でデータの書き込み、読み出しが行われるものとするが、本発明はこれに限定されるものではない。
【０００７】
上記のＢＩＳＴ回路２0は、アドレス発生器４、データジェネレータ６、メモリ制御信号発生器８、比較回路１０、およびミキサ回路１２を主体に構成されている。
【０００８】
アドレス発生器４は、図示しない複数のカウンタを組み合わせて構成されており、外部から与えられるクロックによって次の各種信号を発生する。すなわち、アドレス発生器４は、メモリ部１に対して自己検査データを読み書きするためのアドレスデータを発生するとともに、メモリ部１を動作させるための内部クロック(以下、ＩＣＬＫと表記する)を発生する。また、メモリ制御信号生成用の位相信号を発生し、さらに、自己検査データ生成用のコントロール信号を発生する。
【０００９】
上記のコントロール信号には２種類あって、予めパターン化された所定ビット(ここでは８ビット)からなる自己検査データがデータジェネレータ６から出力される周期でレベルが交互に反転するパターンコントロール信号(以下、ＰＡＴＣＮＴ信号と表記する)と、メモリ部１の４Ｍビット分の全記憶領域に自己検査データが書き込まれるたびにレベルが交互に反転する(換言すれば、メモリ部１の全アドレスをアクセスする周期でレベルが反転する)リバースコントロール信号(以下、ＲＥＶＣＮＴ信号と表記する)とがある。そして、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェネレータ６と比較回路１０とにそれぞれ共通に与えられ、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に与えられるようになっている。
【００１０】
データジェネレータ６は、アドレス発生器４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入力に応じて、たとえば図８に示すようなパターン化された自己検査データを発生する。すなわち、ＰＡＴＣＮＴ信号がレベル反転するたびに、これに応じて“０”、“１”がレベル反転された自己検査データが交互に出力される。しかも、ＲＥＶＣＮＴ信号がレベル反転するたびに(つまり、全アドレスをアクセスする周期で)、今回と前回の自己検査データの出力パターンが反転される。
【００１１】
メモリ制御信号発生器８は、前述のアドレス発生器４からのメモリ制御信号生成用の位相信号を受けてメモリ部１への自己検査データの書き込みおよび読み出し動作を制御するためのメモリ制御信号を発生する。このメモリ制御信号としては、ローアドレスストローブ信号(ＲＡＳ)、カラムアドレスストローブ信号(ＣＡＳ)、ライトイネーブル信号(ＷＥ)、出力イネーブル信号(ＯＥ)などがある。さらに、データラッチ用のクロック(以下、ＤＬＣＫと表記する)を発生し、これを比較回路１０に出力する。
【００１２】
上述したように、メモリ部１に書き込まれる自己検査データは、ランダムなパターンではなくて、図８に示したような単純なパターンの繰り返しであるため、比較回路１０は、メモリ部１から読み出される自己検査データがＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に対応した所定のデータパターンと一致しているか否かを判定し、その判定結果として一致しておればパス(良好)、不一致であればフェイル(不良)を示すフラグ信号(以下、ＲＥＣＯＧ信号と表記する)を出力するようになっている。すなわち、メモリ部１から読み出された自己検査データのパターンが、図８に示したＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンに一致しておればＲＥＣＯＧ信号はパスを示すローレベル、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００１３】
図６は比較回路１０の具体的な構成を示すブロック図である。
【００１４】
この比較回路１０は、メモリ部１から読み出される自己検査データ(ここでは８ビット)について、各ビットを一つ飛びで入力する一対のナンドゲート２０a，２０bおよび一対のオアゲート２２a，２２b、各々のナンドゲート２０a，２０bとオアゲート２２a，２２bの出力を入力する一対のオアゲート２４a，２４b、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号を共に入力するイクスクリューシブオアゲート２６、このイクスクリューシブオアゲート２６の出力に基づいて上記の各オアゲート２４a，２４bのいずれか一方の出力を選択するセレクタ２８、およびこのセレクタ２８の出力をメモリ制御信号発生器８から与えられるＤＣＬＫに同期してラッチするＤフリップフロップ３０から構成されている。
【００１５】
ミキサ回路１２は、図７に示すようなイクスクリューシブオアゲート３２で構成されており、比較回路１０から出力されるＲＥＣＯＧ信号と前述のＲＥＶＣＮＴ信号とを共に入力して両者の排他的論理和をとって検査結果信号(以下、ＭＯＵＴ信号と表記する)として出力する。
【００１６】
次に、上記構成を備えた半導体集積回路装置において、メモリ部１を検査する場合のＢＩＳＴ回路２0の動作について説明する。
【００１７】
アドレス発生器４は、外部クロックの入力に応じて、メモリ部１に対して自己検査データを読み書きするためのアドレスデータ、メモリ部１を動作させるためのＩＣＬＫをそれぞれ発生する。また、メモリ制御信号生成用の位相信号を発生しこれをメモリ制御信号発生器８に供給する。さらに、自己検査データ生成用のＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号を発生する。
【００１８】
ＰＡＴＣＮＴ信号は、図９に示すように、予めパターン化された所定ビット(ここでは８ビット)からなる自己検査データがデータジェネレータから出力される周期Ｔpでレベルが交互に反転する。また、ＲＥＶＣＮＴ信号は、同じく図９に示すように、全アドレスをアクセスする周期Ｔrで(つまり、この例では４Ｍビット分の自己検査データが全てメモリ部に書き込まれるごとに)レベルが反転する。そして、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェネレータ６と比較回路１０とにそれぞれ共通に供給され、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に与えられる。
【００１９】
メモリ制御信号発生器８は、アドレス発生器４からの位相信号を受けてメモリ制御信号(ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ)を発生しこれらメモリ部１に供給するとともに、比較回路１０に対してデータラッチ用のＤＣＬＫを供給する。
【００２０】
データジェネレータ６は、アドレス発生器４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入力に応じて、図８に示すようなパターン化された自己検査データを発生する。
【００２１】
すなわち、ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号が共にローレベルのときには、最上位ビット側から“１０１０１０１０”なる自己検査データが出力される。ＲＥＶＣＮＴ信号がローレベルで、ＰＡＴＣＮＴ信号がハイレベルのときには、最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。ＲＥＶＣＮＴ信号がハイレベルで、ＰＡＴＣＮＴ信号がローレベルのときには、最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号が共にハイレベルのときには、上記とはレベル反転された最上位ビット側から“０１０１０１０１”なる自己検査データが出力される。
【００２２】
したがって、データジェネレータ６から供給される自己検査データは、メモリ部１において、次のような状態で書き込まれることになる。
【００２３】
たとえば、同じ行番号のアドレスでかつ８ビット分のメモリセル内では隣り合うビットが互いに反転したデータとなり、この８ビット分のメモリセルの上下左右にそれぞれ隣接する８ビットごとのメモリセルのデータは、このデータパターンを反転したデータが書き込まれている。たとえば、ある８ビット分のメモリセルに対して、自己検査データとして“１０１０１０１０”が書き込まれているときには、このメモリセルの上下左右にそれぞれ隣接した８ビット分のメモリセルには“０１０１０１０”の自己検査データが書き込まれている。また、今回、メモリ部１に４Ｍビット分の自己検査データが書き込まれると、次回にメモリ部１に書き込まれる４Ｍビット分の自己検査データのパターンは、今回メモリ部１に自己検査データを書き込んで得られたパターンの“０”、“１”を丁度逆にしたパターンとなる。
【００２４】
データジェネレータ６からの自己検査データがメモリ部１の全記憶領域に書き込まれると、メモリ部１からは、書き込んだときと同じアドレスから自己検査データが読み出され、この自己検査データが８ビット単位に順次比較回路１０に入力される。
【００２５】
比較回路１０には、メモリ部１から８ビット単位で順次読み出される自己検査データ、アドレス発生器４からのＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号、およびメモリ制御信号発生器８からのデータラッチ用のＤＣＬＫが共に入力されるが、これらの各信号は同期がとれている。
【００２６】
そして、図８から分かるように、ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号とが共にローレベルのとき(図８の状態１の場合)、あるいは共にハイレベルのとき(図８の状態４の場合)には、メモリ部１から読み出される自己検査データは、パスの場合、最上位ビット側から“１０１０１０１０”となる。また、このとき、イクスクリューシブオアゲート２６の出力はローレベルとなるが、これに応じてセレクタ２８は一方のオアゲート２４aの出力を選択する。このとき、ノアゲート２０aの出力とオアゲート２２bの出力とで決まるオアゲート２４aの出力はローレベルとなっている。また、メモリ部１から読み出された自己検査データ“１０１０１０１０”の内の１ビット分でも誤りがあれば、オアゲート２４aの出力はハイレベルとなる。そして、このオアゲート２４aの出力がセレクタ２８を通じてＤフリップフロップ３０に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信号としてラッチされる。したがって、メモリ部１から読み出された自己検査データのパターンが、図８に示したＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号との組み合わせによって決まるデータパターン“１０１０１０１０”に一致しておればＲＥＣＯＧ信号はパスを示すローレベルに、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００２７】
一方、ＲＥＶＣＮＴ信号がローレベルでＰＡＴＣＮＴ信号がハイレベルのとき(図８の状態２の場合)、あるいはＲＥＶＣＮＴ信号がハイレベルでＰＡＴＣＮＴ信号がローレベルのとき(図８の状態３の場合)には、メモリ部１から読み出される自己検査データは、パスの場合、最上位ビット側から“０１０１０１０１”となる。また、このとき、イクスクリューシブオアゲート２６の出力はハイレベルとなるが、これに応じてセレクタ２８は他方のオアゲート２４bの出力を選択する。このとき、ノアゲート２０bの出力とオアゲート２２aの出力とで決まるオアゲート２４bの出力はローレベルとなっている。また、メモリ部１から読み出された自己検査データ“０１０１０１０１”の内の１ビット分でも誤りがあれば、オアゲート２４bの出力はハイレベルとなる。そして、このオアゲート２４bの出力がセレクタ２８を通じてＤフリップフロップ３０に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信号としてラッチされる。したがって、この場合も、メモリ部１から読み出された自己検査データのパターンが、図８に示したＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターン“０１０１０１０１”に一致しておればＲＥＣＯＧ信号はパスを示すローレベル、不一致であればＲＥＣＯＧ信号はフェイルを示すハイレベルとなる。
【００２８】
以上により、図９に示すように、メモリ部１から読み出される自己検査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンと一致するパス状態が維持されれば、比較回路１０から出力されるＲＥＣＯＧ信号はローレベルが継続され、パターンの１ビットでも不一致になるフェイル状態になるとＲＥＣＯＧ信号はそのたびに局部的にハイレベルになる(図９の時刻t1，t2，t3など)。
【００２９】
こうして、比較回路１０から出力されるＲＥＣＯＧ信号は、ミキサ回路１２に入力され、ここでＲＥＣＯＧ信号とアドレス発生器４からのＲＥＶＣＮＴ信号との排他的論理和がとられて、ＭＯＵＴ信号として出力される。
【００３０】
したがって、このＭＯＵＴ信号は、図９に示すように、比較回路１０からのＲＥＣＯＧ信号がパス状態を示すときには、ＲＥＣＯＧ信号と全く同じ信号波形、つまり、常にメモリ部１の全アドレスをアクセスする周期Ｔrでレベル反転する波形をもつ信号となる。また、比較回路１０からのＲＥＣＯＧ信号がフェイル状態を示すときには、ＲＥＣＯＧ信号の波形が局部的にハイレベルあるいはローレベルに変化する信号となる。
【００３１】
このように、本出願人が提案した図５ないし図７に示した構成の半導体集積回路装置は、ＢＩＳＴ回路２0に比較回路１０を設け、メモリ部１から読み出された自己検査データが、コントロール信号に対応した所定のデータパターンと合致しているかどうかによってパスかフェイルかを判定したＲＥＣＯＧ信号を出力するので、つまり、従来のようにメモリ部１に対して読み書きする前後の自己検査データを直接比較してパス／フェイルを判定するのではないため、比較回路１０において、メモリ部１の自己検査をするのに必要なデータ量を減らすことが可能となる。したがって、比較回路１０の回路規模の削減やゲート段数を減らすことが可能となり、高速動作での検査を容易に行うことができる。
【００３２】
また、ミキサ回路１２を設けてそのＭＯＵＴ信号出力が常に一定の周期Ｔrで反転動作を行うようにしているので、ＢＩＳＴ回路２0の内部が正常に動作していることを確認することができる。さらに、メモリ部１の一部が故障してフェイルと判定されたときには、、ＭＯＵＴ信号の周期的に変化する波形の一部が局部的に不規則に変化するので、その周期的な波形と不規則な変化を起こした波形とのタイミングの差異から故障したアドレスを推定することが可能であり、メモリ部１の自己検査のための構成を簡略化できるなどの利点が得られる。
【００３３】
【発明が解決しようとする課題】
しかしながら、本出願人は、図５に示した構成の半導体集積回路装置において、ＢＩＳＴ回路２0について鋭意検討したところ、さらに改善の余地があるとの知見を得た。
【００３４】
すなわち、図５に示した構成の装置において、メモリ部１がパスかフェイルかを判定するためには、ミキサ回路１２の出力部に検査機器を接続することになるが、この場合、ミキサ回路１２から出力されるＭＯＵＴ信号は、図９に示したように、波形がリアルタイムで変化するので、メモリ部１のパス／フェイルの判断のためには、メモリ部１の全記憶領域をアクセスしている間中、検査機器は、常時、ミキサ回路１２の出力であるＭＯＵＴ信号を監視しておく必要に迫られる。
【００３５】
特に、モニタバーイン検査を実施する場合には、一定時間が経過するたびに(つまり、一定の時間間隔で)パス／フェイルの判断を行うが、その場合、検査機器においては、実質的な検査以外の時間においても、常時、ミキサ回路１２の出力を監視しておくのは余分な時間を浪費することになって効率的ではない。
【００３６】
本発明は、上記の課題を解決するためになされたもので、メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置において、メモリ部のパス／フェイルの判定を、従来のようにミキサ回路の出力を常時監視しなくても、メモリ部の全記憶領域をアクセスした後の任意のタイミングにおいてチェックするだけで済むようにして、検査効率を高めることを課題とする。
【００３７】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、次の構成を採用している。
【００３８】
すなわち、請求項１記載の半導体集積回路装置は、外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備え、前記ＢＩＳＴ回路は、外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、この比較回路から出力されるパス／フェイルフラグ信号を記憶する判定記憶回路とを備えている。
【００３９】
この請求項１記載の判定記憶回路としては、請求項２記載のように、前記パス／フェイルフラグ信号をラッチするフリップフロップと、前記パス／フェイルフラグ信号がフリップフロップでラッチされたタイミングに応じてフリップフロップへのパス／フェイルフラグ信号の入力を阻止するゲート回路とで構成することができる。
【００４０】
請求項３記載の半導体集積回路装置は、外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備え、このＢＩＳＴ回路は、外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かをモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、前記アドレス発生器から出力される前記コントロール信号に応じて前記比較回路の出力レベルを周期的に反転させて検査結果信号として出力するミキサ回路と、このミキサ回路の検査結果信号を記憶する判定記憶回路とを備えている。
【００４１】
この請求項３記載の判定記憶回路としては、請求項４記載のように、前記ミキサ回路からの検査結果信号と前記アドレス発生器からの前記コントロール信号との排他的論理和をとるイクスクリューシブオアゲートと、このイクスクリューシブオアゲートの出力をラッチするフリップフロップと、前記イクスクリューシブオアゲートの出力がフリップフロップでラッチされたタイミングに応じてフリップフロップへの検査結果信号の入力を阻止するゲート回路とで構成することができる。
【００４２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００４３】
図１は、この実施の形態に係る半導体集積回路装置の全体な基本構成を示すブロック図であり、図５に示した従来のものと対応する部分には、同一の符号を付す。
【００４４】
図１において、１はメモリ部、２はＢＩＳＴ回路、４はアドレス発生器、６はデータジェネレータ、８はメモリ制御信号発生器、１０は比較回路、１２はミキサ回路であり、これらの構成は図５に示したものと同様であるから、ここでは詳しい説明は省略する。
【００４５】
この実施の形態の特徴は、比較回路１０から出力されるＲＥＣＯＧ信号を記憶する判定記憶回路４０が設けられていることである。
【００４６】
この判定記憶回路４０は、図２に示すように、比較回路１０から出力されるＲＥＣＯＧ信号をラッチするＤフリップフロップ４２と、ＲＥＣＯＧ信号がＤフリップフロップ４２でラッチされたタイミングに応じてフリップフロップ４２へのＲＥＣＯＧ信号の入力を阻止するゲート回路としてのオアゲート４４とからなる。
【００４７】
そして、Ｄフリップフロップ４２は、そのリセット端子Ｒに対して図示しない検査機器からの判定記憶イネーブル信号(以下、ＪＥＮ信号と表記する)が、また、そのクロック端子ＣＫに外部クロックがそれぞれ加わるようになっている。さらに、Ｄフリップフロップ４２の正転出力部(Ｑ)がオアゲート４４の一方の入力端子に接続されている。
【００４８】
次に、図１の構成の半導体集積回路装置において、メモリ部１を検査する場合のＢＩＳＴ回路２の動作、特に、ここでは判定記憶回路４０の動作を主体に、図３に示すタイミングチャートを参照して説明する。
【００４９】
図１の装置において、ＢＩＳＴ回路２のアドレス発生器４、データジェネレータ６、メモリ制御信号発生器８、比較回路１０、およびミキサ回路１２の動作は、図５に示したものと全く同じである。
【００５０】
したがって、比較回路１０においては、図９に示したように、メモリ部１から読み出される自己検査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによって決まるデータパターンと一致するパス状態が維持されれば、ＲＥＣＯＧ信号は継続してローレベルとなり、また、パターンの１ビットでも不一致になるフェイル状態になるとＲＥＣＯＧ信号はそのたびに一時的にハイレベルになる(図９の時刻t1，t2，t3など)。
【００５１】
また、ミキサ回路についても、図９に示したように、比較回路１０からのＲＥＣＯＧ信号がパス状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号と全く同じ信号波形、つまり、常にメモリ部１の全アドレスをアクセスする周期Ｔrでレベル反転する波形となる。また、比較回路１０からのＲＥＣＯＧ信号がフェイル状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号の波形が局部的にハイレベルあるいはローレベルに変化する。
【００５２】
ここで、たとえば、モニタバーイン検査を実施する場合には、一定時間が経過するたびにパス／フェイルの判断を行う必要があるが、そのときには、図外の検査機器からＤフリップフロップ４２のリセット端子Ｒに加わえるＪＥＮ信号を一時的にローレベルにする(図３の時刻t1)。
【００５３】
これにより、Ｄフリップフロップ４２がリセットされてその正転出力部Ｑがローレベルになる。これに伴い、オアゲート４４が開かれるため、比較回路１０からのＲＥＣＯＧ信号がＤフリップフロップ４２へ入力されるのが許容された状態になる。
【００５４】
ここで、メモリ部１から読み出される自己検査データのパターンが比較回路１０に予め設定されているデータパターンに常に一致していおれば(つまり、パス状態が維持されておれば)、比較回路１０から出力されるＲＥＣＯＧ信号は、図９に示したように常にローレベルとなるため、Ｄフリップフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧもそのままローレベルが維持される。
【００５５】
しかし、メモリ部１から読み出される自己検査データのパターンが、比較回路１０に予め設定されているデータパターンと１ビットでも不一致になると(つまり一時でもフェイル状態になると)、図９に示したように、ＲＥＣＯＧ信号はその不一致のときにハイレベルになる。そして、ハイレベルのＲＥＣＯＧ信号がＤフリップフロップ４２に加わった時点で、外部クロック入力があると、そのＲＥＣＯＧ信号がＤフリップフロップ４２でラッチされ、その結果、正転出力部Ｑの出力ＪＦＬＡＧはハイレベルになる(図３の時刻t2)。つまり、比較回路１０でフェイル状態であると判定された情報が判定記憶回路４０に記憶されたことになる。同時に、オアゲート４４のゲート出力はＤフリップフロップ４２のハイレベル出力を受けてハイレベルが出力され、以降はＲＥＣＯＧ信号を受付なくなる。
【００５６】
したがって、図外の検査機器においては、次回のモニタバーイン検査を実施する前に、つまり、従来のようにミキサ回路１２の出力を常時監視しなくても、ＪＥＮ信号をローレベルにしてＤフリップフロップ４２をリセットする前の任意の時刻において、Ｄフリップフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧがローレベルかハイレベルかを調べることで、メモリ部１のパス／フェイルの判定を行うことができる。
【００５７】
なお、上記の実施の形態では、比較回路から出力されるＲＥＣＯＧ信号を判定記憶回路４０で記憶するようにしているが、たとえば、図４に示すように、ミキサ回路１２から出力されるＭＯＵＴ信号を記憶する判定記憶回路５０を設けることもできる。
【００５８】
すなわち、図４に示す判定記憶回路５０は、ミキサ回路１２の出力であるＭＯＵＴ信号とアドレス発生器４からのＲＥＶＣＮＴ信号との排他的論理和をとるイクスクリューシブオアゲート５２と、このイクスクリューシブオアゲート５２の出力をラッチするＤフリップフロップ５４と、Ｄフリップフロップ５４で信号がラッチされたタイミングに応じてＤフリップフロップ５４への信号入力を阻止するオアゲート５６とからなる。
【００５９】
この構成においては、イクスクリューシブオアゲート５２でＭＯＵＴ信号とＲＥＶＣＮＴ信号との排他的論理和がとられる結果、その出力は、比較回路１０から出力されるＲＥＣＯＧ信号の信号波形と同じになる。したがって、Ｄフリップフロップ５４とオアゲート５６の動作は、図２に示した構成の判定記憶回路４０におけるＤフリップフロップ４２とオアゲート４４の動作と全く同じになる。
【００６０】
【発明の効果】
以上のように、本発明によれば、メモリ部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した半導体集積回路装置において、メモリ部のパス／フェイルの判定を、従来のようにミキサ回路の出力を常時監視しなくても、メモリ部の全記憶領域をアクセスした後の任意のタイミングにおいてチェックするだけで済むため、検査効率を高めることができる。
【００６１】
特に、一定の時間間隔でモニタが必要となるモニタバーイン検査を実施する場合に有効となる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す半導体集積回路装置のブロック図
【図２】図１の装置の判定記憶回路の具体例を示すブロック図
【図３】図１の装置の動作説明に供するタイミングチャート
【図４】本発明の他の実施の形態を示す半導体集積回路装置のブロック図
【図５】従来の半導体集積回路装置のブロック図
【図６】図５の装置における比較回路の詳細を示すブロック図
【図７】図５の装置におけるミキサ回路の詳細を示すブロック図
【図８】図５の装置においてアドレス発生器から出力されるコントロール信号とデータジェネレータから出力される自己検査データとの関係を示す説明図
【図９】図５の装置における動作説明に供するタイミングチャート
【符号の説明】
１…メモリ部、２…ＢＩＳＴ回路、４…アドレス発生器、６…データジェネレータ、８…メモリ制御信号発生器、１０…比較回路、１２…ミキサ回路、４０，５０…判定記憶回路、４２…Ｄフリップフロップ、４４…オアゲート、５２…イクスクリューシブオアゲート、５４…Ｄフリップフロップ、５６…オアゲート。
Claims (4)
- 外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備えた半導体集積回路装置において、
前記ＢＩＳＴ回路は、
外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、
前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、
前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、
前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、
この比較回路から出力されるパス／フェイルフラグ信号を記憶する判定記憶回路と、
を備えることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記判定記憶回路は、
前記パス／フェイルフラグ信号をラッチするフリップフロップと、
前記パス／フェイルフラグ信号がフリップフロップでラッチされたタイミングに応じてフリップフロップへのパス／フェイルフラグ信号の入力を阻止するゲート回路と、
からなることを特徴とする半導体集積回路装置。 - 外部クロックに同期して動作するメモリ部と、このメモリ部の良否を自己検査するＢＩＳＴ回路とを備えた半導体集積回路装置において、
前記ＢＩＳＴ回路は、
外部クロックの入力に応じて前記メモリ部の自己検査用のアドレスデータ、コントロール信号、および位相信号をそれぞれ発生するアドレス発生器と、
前記アドレス発生器から出力される前記コントコール信号に対応した所定のデータパターンをもつ自己検査データを発生するデータジエネレータと、
前記アドレス発生器から出力される前記位相信号を受けて前記メモリ部のアクセス動作制御用のメモリ制御信号を発生するメモリ制御信号発生器と、
前記メモリ部からアドレス発生器のアドレス指定により読み出された自己検査データのデータパターンを、前記アドレス発生器からの前記コントロール信号に対応した所定のデータパターンと比較して、両者が一致しているか否かをモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する比較回路と、
前記アドレス発生器から出力される前記コントロール信号に応じて前記比較回路の出力レベルを周期的に反転させて検査結果信号として出力するミキサ回路と、
このミキサ回路の検査結果信号を記憶する判定記憶回路と、
を備えることを特徴とする半導体集積回路装置。 - 請求項３記載の半導体集積回路装置において、
前記判定記憶回路は、
前記ミキサ回路からの検査結果信号と前記アドレス発生器からの前記コントロール信号との排他的論理和をとるイクスクリューシブオアゲートと、
このイクスクリューシブオアゲートの出力をラッチするフリップフロップと、
前記イクスクリューシブオアゲートの出力がフリップフロップでラッチされたタイミングに応じてフリップフロップへの検査結果信号の入力を阻止するゲート回路と、
からなることを特徴とする半導体集積回路装置。
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| JP33545698A JP3857444B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
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| JP33545698A JP3857444B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
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-
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