JP2000163991A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2000163991A JP2000163991A JP10335456A JP33545698A JP2000163991A JP 2000163991 A JP2000163991 A JP 2000163991A JP 10335456 A JP10335456 A JP 10335456A JP 33545698 A JP33545698 A JP 33545698A JP 2000163991 A JP2000163991 A JP 2000163991A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- self
- circuit
- memory unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】 （修正有）
【課題】 メモリ部をチップ内部で自己検査するＢＩＳ
Ｔ回路を内蔵した半導体集積回路装置において、メモリ
部のパス／フェイルの判定を常時監視していなくても任
意のタイミングにおいてチェックできるようにして、検
査効率を高める。 【解決手段】 外部クロックに同期して動作するメモリ
部１の良否を自己検査するＢＩＳＴ回路２が、メモリ部
アクセス用アドレス発生器４、自己検査データを発生す
るデータジェネレータ６、メモリ部制御用のメモリ制御
信号発生器８を備え、メモリ部から読み出された自己検
査データのパターンを予め設定された所定のデータパタ
ーンと比較して、両者が一致しているか否かを判定し、
判定結果としてパス／フェイルフラグ信号を出力する比
較回路１０と、この比較回路１０から出力されるパス／
フェイルフラグ信号を記憶する判定記憶回路４０とを備
える。
Ｔ回路を内蔵した半導体集積回路装置において、メモリ
部のパス／フェイルの判定を常時監視していなくても任
意のタイミングにおいてチェックできるようにして、検
査効率を高める。 【解決手段】 外部クロックに同期して動作するメモリ
部１の良否を自己検査するＢＩＳＴ回路２が、メモリ部
アクセス用アドレス発生器４、自己検査データを発生す
るデータジェネレータ６、メモリ部制御用のメモリ制御
信号発生器８を備え、メモリ部から読み出された自己検
査データのパターンを予め設定された所定のデータパタ
ーンと比較して、両者が一致しているか否かを判定し、
判定結果としてパス／フェイルフラグ信号を出力する比
較回路１０と、この比較回路１０から出力されるパス／
フェイルフラグ信号を記憶する判定記憶回路４０とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ部を
チップ内部で自己検査する、いわゆるビルトインセルフ
テストを実施できる機能回路(以下、ＢＩＳＴ回路とい
う)を内蔵した半導体集積回路装置に関する。
チップ内部で自己検査する、いわゆるビルトインセルフ
テストを実施できる機能回路(以下、ＢＩＳＴ回路とい
う)を内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置の高密度化、高集積
化の要求から、複数の機能ブロックを単一のチップ内に
集積したＬＳＩの普及が著しい。特に、最近では、大規
模ロジック回路と大規模ＤＲＡＭとを同一チップ内に集
積化した混載ＬＳＩが注目されている。これに伴い、各
機能ブロックをチップ内部で自己検査するＢＩＳＴ回路
の検討が盛んに行われている。
化の要求から、複数の機能ブロックを単一のチップ内に
集積したＬＳＩの普及が著しい。特に、最近では、大規
模ロジック回路と大規模ＤＲＡＭとを同一チップ内に集
積化した混載ＬＳＩが注目されている。これに伴い、各
機能ブロックをチップ内部で自己検査するＢＩＳＴ回路
の検討が盛んに行われている。
【０００３】一般に、このＢＩＳＴ回路は、予めパター
ン化された所定の自己検査データをメモリ部に書き込ん
だ後、この自己検査データをメモリ部から読み出し、比
較回路でこの読み出した自己検査データとメモリ部に書
き込む前の自己検査データとを比較して両者の一致、不
一致を調べ、これによって、メモリ部に対して正常にデ
ータの読み書きが可能であるか否かを検査する。
ン化された所定の自己検査データをメモリ部に書き込ん
だ後、この自己検査データをメモリ部から読み出し、比
較回路でこの読み出した自己検査データとメモリ部に書
き込む前の自己検査データとを比較して両者の一致、不
一致を調べ、これによって、メモリ部に対して正常にデ
ータの読み書きが可能であるか否かを検査する。
【０００４】ところが、このように、メモリ部へ書き込
んだ自己検査データと、書き込み前の自己検査データと
を比較回路で直接に比較する構成にすると、メモリ部の
データバス幅(ビット数)が増加するのに従って比較回路
の回路規模が増加し、その結果、チップ上に占めるＢＩ
ＳＴ回路の面積が大きくなって、上述した高密度化、高
集積化の要求に沿わなくなってしまう。また、比較回路
の回路規模の増大に伴って、比較結果が出るまでに時間
がかかり、高速クロックで動作するメモリ部を短時間で
検査することが困難となる。
んだ自己検査データと、書き込み前の自己検査データと
を比較回路で直接に比較する構成にすると、メモリ部の
データバス幅(ビット数)が増加するのに従って比較回路
の回路規模が増加し、その結果、チップ上に占めるＢＩ
ＳＴ回路の面積が大きくなって、上述した高密度化、高
集積化の要求に沿わなくなってしまう。また、比較回路
の回路規模の増大に伴って、比較結果が出るまでに時間
がかかり、高速クロックで動作するメモリ部を短時間で
検査することが困難となる。
【０００５】そこで、本出願人は、上記のような問題を
解消するために、図５に示すようなＢＩＳＴ回路を備え
た半導体集積回路装置を提案している(たとえば、特願
平１０−０６２７４５号参照)。
解消するために、図５に示すようなＢＩＳＴ回路を備え
た半導体集積回路装置を提案している(たとえば、特願
平１０−０６２７４５号参照)。
【０００６】この半導体集積回路装置は、ＤＲＡＭ等か
らなるメモリ部１を有するとともに、このメモリ部１に
対してＢＩＳＴ回路２0が設けられている。なお、ここ
では説明の都合上、メモリ部１は、４Ｍビットの記憶容
量をもち、８ビット単位でデータの書き込み、読み出し
が行われるものとするが、本発明はこれに限定されるも
のではない。
らなるメモリ部１を有するとともに、このメモリ部１に
対してＢＩＳＴ回路２0が設けられている。なお、ここ
では説明の都合上、メモリ部１は、４Ｍビットの記憶容
量をもち、８ビット単位でデータの書き込み、読み出し
が行われるものとするが、本発明はこれに限定されるも
のではない。
【０００７】上記のＢＩＳＴ回路２0は、アドレス発生
器４、データジェネレータ６、メモリ制御信号発生器
８、比較回路１０、およびミキサ回路１２を主体に構成
されている。
器４、データジェネレータ６、メモリ制御信号発生器
８、比較回路１０、およびミキサ回路１２を主体に構成
されている。
【０００８】アドレス発生器４は、図示しない複数のカ
ウンタを組み合わせて構成されており、外部から与えら
れるクロックによって次の各種信号を発生する。すなわ
ち、アドレス発生器４は、メモリ部１に対して自己検査
データを読み書きするためのアドレスデータを発生する
とともに、メモリ部１を動作させるための内部クロック
(以下、ＩＣＬＫと表記する)を発生する。また、メモリ
制御信号生成用の位相信号を発生し、さらに、自己検査
データ生成用のコントロール信号を発生する。
ウンタを組み合わせて構成されており、外部から与えら
れるクロックによって次の各種信号を発生する。すなわ
ち、アドレス発生器４は、メモリ部１に対して自己検査
データを読み書きするためのアドレスデータを発生する
とともに、メモリ部１を動作させるための内部クロック
(以下、ＩＣＬＫと表記する)を発生する。また、メモリ
制御信号生成用の位相信号を発生し、さらに、自己検査
データ生成用のコントロール信号を発生する。
【０００９】上記のコントロール信号には２種類あっ
て、予めパターン化された所定ビット(ここでは８ビッ
ト)からなる自己検査データがデータジェネレータ６か
ら出力される周期でレベルが交互に反転するパターンコ
ントロール信号(以下、ＰＡＴＣＮＴ信号と表記する)
と、メモリ部１の４Ｍビット分の全記憶領域に自己検査
データが書き込まれるたびにレベルが交互に反転する
(換言すれば、メモリ部１の全アドレスをアクセスする
周期でレベルが反転する)リバースコントロール信号(以
下、ＲＥＶＣＮＴ信号と表記する)とがある。そして、
ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェ
ネレータ６と比較回路１０とにそれぞれ共通に与えら
れ、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に
与えられるようになっている。
て、予めパターン化された所定ビット(ここでは８ビッ
ト)からなる自己検査データがデータジェネレータ６か
ら出力される周期でレベルが交互に反転するパターンコ
ントロール信号(以下、ＰＡＴＣＮＴ信号と表記する)
と、メモリ部１の４Ｍビット分の全記憶領域に自己検査
データが書き込まれるたびにレベルが交互に反転する
(換言すれば、メモリ部１の全アドレスをアクセスする
周期でレベルが反転する)リバースコントロール信号(以
下、ＲＥＶＣＮＴ信号と表記する)とがある。そして、
ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とは、データジェ
ネレータ６と比較回路１０とにそれぞれ共通に与えら
れ、また、ＲＥＶＣＮＴ信号は単独でミキサ回路１２に
与えられるようになっている。
【００１０】データジェネレータ６は、アドレス発生器
４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入
力に応じて、たとえば図８に示すようなパターン化され
た自己検査データを発生する。すなわち、ＰＡＴＣＮＴ
信号がレベル反転するたびに、これに応じて“０”、
“１”がレベル反転された自己検査データが交互に出力
される。しかも、ＲＥＶＣＮＴ信号がレベル反転するた
びに(つまり、全アドレスをアクセスする周期で)、今回
と前回の自己検査データの出力パターンが反転される。
４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入
力に応じて、たとえば図８に示すようなパターン化され
た自己検査データを発生する。すなわち、ＰＡＴＣＮＴ
信号がレベル反転するたびに、これに応じて“０”、
“１”がレベル反転された自己検査データが交互に出力
される。しかも、ＲＥＶＣＮＴ信号がレベル反転するた
びに(つまり、全アドレスをアクセスする周期で)、今回
と前回の自己検査データの出力パターンが反転される。
【００１１】メモリ制御信号発生器８は、前述のアドレ
ス発生器４からのメモリ制御信号生成用の位相信号を受
けてメモリ部１への自己検査データの書き込みおよび読
み出し動作を制御するためのメモリ制御信号を発生す
る。このメモリ制御信号としては、ローアドレスストロ
ーブ信号(ＲＡＳ)、カラムアドレスストローブ信号(Ｃ
ＡＳ)、ライトイネーブル信号(ＷＥ)、出力イネーブル
信号(ＯＥ)などがある。さらに、データラッチ用のクロ
ック(以下、ＤＬＣＫと表記する)を発生し、これを比較
回路１０に出力する。
ス発生器４からのメモリ制御信号生成用の位相信号を受
けてメモリ部１への自己検査データの書き込みおよび読
み出し動作を制御するためのメモリ制御信号を発生す
る。このメモリ制御信号としては、ローアドレスストロ
ーブ信号(ＲＡＳ)、カラムアドレスストローブ信号(Ｃ
ＡＳ)、ライトイネーブル信号(ＷＥ)、出力イネーブル
信号(ＯＥ)などがある。さらに、データラッチ用のクロ
ック(以下、ＤＬＣＫと表記する)を発生し、これを比較
回路１０に出力する。
【００１２】上述したように、メモリ部１に書き込まれ
る自己検査データは、ランダムなパターンではなくて、
図８に示したような単純なパターンの繰り返しであるた
め、比較回路１０は、メモリ部１から読み出される自己
検査データがＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号
に対応した所定のデータパターンと一致しているか否か
を判定し、その判定結果として一致しておればパス(良
好)、不一致であればフェイル(不良)を示すフラグ信号
(以下、ＲＥＣＯＧ信号と表記する)を出力するようにな
っている。すなわち、メモリ部１から読み出された自己
検査データのパターンが、図８に示したＰＡＴＣＮＴ信
号およびＲＥＶＣＮＴ信号の組み合わせによって決まる
データパターンに一致しておればＲＥＣＯＧ信号はパス
を示すローレベル、不一致であればＲＥＣＯＧ信号はフ
ェイルを示すハイレベルとなる。
る自己検査データは、ランダムなパターンではなくて、
図８に示したような単純なパターンの繰り返しであるた
め、比較回路１０は、メモリ部１から読み出される自己
検査データがＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号
に対応した所定のデータパターンと一致しているか否か
を判定し、その判定結果として一致しておればパス(良
好)、不一致であればフェイル(不良)を示すフラグ信号
(以下、ＲＥＣＯＧ信号と表記する)を出力するようにな
っている。すなわち、メモリ部１から読み出された自己
検査データのパターンが、図８に示したＰＡＴＣＮＴ信
号およびＲＥＶＣＮＴ信号の組み合わせによって決まる
データパターンに一致しておればＲＥＣＯＧ信号はパス
を示すローレベル、不一致であればＲＥＣＯＧ信号はフ
ェイルを示すハイレベルとなる。
【００１３】図６は比較回路１０の具体的な構成を示す
ブロック図である。
ブロック図である。
【００１４】この比較回路１０は、メモリ部１から読み
出される自己検査データ(ここでは８ビット)について、
各ビットを一つ飛びで入力する一対のナンドゲート２０
a，２０bおよび一対のオアゲート２２a，２２b、各々の
ナンドゲート２０a，２０bとオアゲート２２a，２２bの
出力を入力する一対のオアゲート２４a，２４b、ＰＡＴ
ＣＮＴ信号とＲＥＶＣＮＴ信号を共に入力するイクスク
リューシブオアゲート２６、このイクスクリューシブオ
アゲート２６の出力に基づいて上記の各オアゲート２４
a，２４bのいずれか一方の出力を選択するセレクタ２
８、およびこのセレクタ２８の出力をメモリ制御信号発
生器８から与えられるＤＣＬＫに同期してラッチするＤ
フリップフロップ３０から構成されている。
出される自己検査データ(ここでは８ビット)について、
各ビットを一つ飛びで入力する一対のナンドゲート２０
a，２０bおよび一対のオアゲート２２a，２２b、各々の
ナンドゲート２０a，２０bとオアゲート２２a，２２bの
出力を入力する一対のオアゲート２４a，２４b、ＰＡＴ
ＣＮＴ信号とＲＥＶＣＮＴ信号を共に入力するイクスク
リューシブオアゲート２６、このイクスクリューシブオ
アゲート２６の出力に基づいて上記の各オアゲート２４
a，２４bのいずれか一方の出力を選択するセレクタ２
８、およびこのセレクタ２８の出力をメモリ制御信号発
生器８から与えられるＤＣＬＫに同期してラッチするＤ
フリップフロップ３０から構成されている。
【００１５】ミキサ回路１２は、図７に示すようなイク
スクリューシブオアゲート３２で構成されており、比較
回路１０から出力されるＲＥＣＯＧ信号と前述のＲＥＶ
ＣＮＴ信号とを共に入力して両者の排他的論理和をとっ
て検査結果信号(以下、ＭＯＵＴ信号と表記する)として
出力する。
スクリューシブオアゲート３２で構成されており、比較
回路１０から出力されるＲＥＣＯＧ信号と前述のＲＥＶ
ＣＮＴ信号とを共に入力して両者の排他的論理和をとっ
て検査結果信号(以下、ＭＯＵＴ信号と表記する)として
出力する。
【００１６】次に、上記構成を備えた半導体集積回路装
置において、メモリ部１を検査する場合のＢＩＳＴ回路
２0の動作について説明する。
置において、メモリ部１を検査する場合のＢＩＳＴ回路
２0の動作について説明する。
【００１７】アドレス発生器４は、外部クロックの入力
に応じて、メモリ部１に対して自己検査データを読み書
きするためのアドレスデータ、メモリ部１を動作させる
ためのＩＣＬＫをそれぞれ発生する。また、メモリ制御
信号生成用の位相信号を発生しこれをメモリ制御信号発
生器８に供給する。さらに、自己検査データ生成用のＰ
ＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号を発生する。
に応じて、メモリ部１に対して自己検査データを読み書
きするためのアドレスデータ、メモリ部１を動作させる
ためのＩＣＬＫをそれぞれ発生する。また、メモリ制御
信号生成用の位相信号を発生しこれをメモリ制御信号発
生器８に供給する。さらに、自己検査データ生成用のＰ
ＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号を発生する。
【００１８】ＰＡＴＣＮＴ信号は、図９に示すように、
予めパターン化された所定ビット(ここでは８ビット)か
らなる自己検査データがデータジェネレータから出力さ
れる周期Ｔpでレベルが交互に反転する。また、ＲＥＶ
ＣＮＴ信号は、同じく図９に示すように、全アドレスを
アクセスする周期Ｔrで(つまり、この例では４Ｍビット
分の自己検査データが全てメモリ部に書き込まれるごと
に)レベルが反転する。そして、ＰＡＴＣＮＴ信号とＲ
ＥＶＣＮＴ信号とは、データジェネレータ６と比較回路
１０とにそれぞれ共通に供給され、また、ＲＥＶＣＮＴ
信号は単独でミキサ回路１２に与えられる。
予めパターン化された所定ビット(ここでは８ビット)か
らなる自己検査データがデータジェネレータから出力さ
れる周期Ｔpでレベルが交互に反転する。また、ＲＥＶ
ＣＮＴ信号は、同じく図９に示すように、全アドレスを
アクセスする周期Ｔrで(つまり、この例では４Ｍビット
分の自己検査データが全てメモリ部に書き込まれるごと
に)レベルが反転する。そして、ＰＡＴＣＮＴ信号とＲ
ＥＶＣＮＴ信号とは、データジェネレータ６と比較回路
１０とにそれぞれ共通に供給され、また、ＲＥＶＣＮＴ
信号は単独でミキサ回路１２に与えられる。
【００１９】メモリ制御信号発生器８は、アドレス発生
器４からの位相信号を受けてメモリ制御信号(ＲＡＳ、
ＣＡＳ、ＷＥ、ＯＥ)を発生しこれらメモリ部１に供給
するとともに、比較回路１０に対してデータラッチ用の
ＤＣＬＫを供給する。
器４からの位相信号を受けてメモリ制御信号(ＲＡＳ、
ＣＡＳ、ＷＥ、ＯＥ)を発生しこれらメモリ部１に供給
するとともに、比較回路１０に対してデータラッチ用の
ＤＣＬＫを供給する。
【００２０】データジェネレータ６は、アドレス発生器
４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入
力に応じて、図８に示すようなパターン化された自己検
査データを発生する。
４からのＰＡＴＣＮＴ信号およびＲＥＶＣＮＴ信号に入
力に応じて、図８に示すようなパターン化された自己検
査データを発生する。
【００２１】すなわち、ＲＥＶＣＮＴ信号とＰＡＴＣＮ
Ｔ信号が共にローレベルのときには、最上位ビット側か
ら“１０１０１０１０”なる自己検査データが出力され
る。ＲＥＶＣＮＴ信号がローレベルで、ＰＡＴＣＮＴ信
号がハイレベルのときには、最上位ビット側から“０１
０１０１０１”なる自己検査データが出力される。ＲＥ
ＶＣＮＴ信号がハイレベルで、ＰＡＴＣＮＴ信号がロー
レベルのときには、最上位ビット側から“０１０１０１
０１”なる自己検査データが出力される。ＲＥＶＣＮＴ
信号とＰＡＴＣＮＴ信号が共にハイレベルのときには、
上記とはレベル反転された最上位ビット側から“０１０
１０１０１”なる自己検査データが出力される。
Ｔ信号が共にローレベルのときには、最上位ビット側か
ら“１０１０１０１０”なる自己検査データが出力され
る。ＲＥＶＣＮＴ信号がローレベルで、ＰＡＴＣＮＴ信
号がハイレベルのときには、最上位ビット側から“０１
０１０１０１”なる自己検査データが出力される。ＲＥ
ＶＣＮＴ信号がハイレベルで、ＰＡＴＣＮＴ信号がロー
レベルのときには、最上位ビット側から“０１０１０１
０１”なる自己検査データが出力される。ＲＥＶＣＮＴ
信号とＰＡＴＣＮＴ信号が共にハイレベルのときには、
上記とはレベル反転された最上位ビット側から“０１０
１０１０１”なる自己検査データが出力される。
【００２２】したがって、データジェネレータ６から供
給される自己検査データは、メモリ部１において、次の
ような状態で書き込まれることになる。
給される自己検査データは、メモリ部１において、次の
ような状態で書き込まれることになる。
【００２３】たとえば、同じ行番号のアドレスでかつ８
ビット分のメモリセル内では隣り合うビットが互いに反
転したデータとなり、この８ビット分のメモリセルの上
下左右にそれぞれ隣接する８ビットごとのメモリセルの
データは、このデータパターンを反転したデータが書き
込まれている。たとえば、ある８ビット分のメモリセル
に対して、自己検査データとして“１０１０１０１０”
が書き込まれているときには、このメモリセルの上下左
右にそれぞれ隣接した８ビット分のメモリセルには“０
１０１０１０”の自己検査データが書き込まれている。
また、今回、メモリ部１に４Ｍビット分の自己検査デー
タが書き込まれると、次回にメモリ部１に書き込まれる
４Ｍビット分の自己検査データのパターンは、今回メモ
リ部１に自己検査データを書き込んで得られたパターン
の“０”、“１”を丁度逆にしたパターンとなる。
ビット分のメモリセル内では隣り合うビットが互いに反
転したデータとなり、この８ビット分のメモリセルの上
下左右にそれぞれ隣接する８ビットごとのメモリセルの
データは、このデータパターンを反転したデータが書き
込まれている。たとえば、ある８ビット分のメモリセル
に対して、自己検査データとして“１０１０１０１０”
が書き込まれているときには、このメモリセルの上下左
右にそれぞれ隣接した８ビット分のメモリセルには“０
１０１０１０”の自己検査データが書き込まれている。
また、今回、メモリ部１に４Ｍビット分の自己検査デー
タが書き込まれると、次回にメモリ部１に書き込まれる
４Ｍビット分の自己検査データのパターンは、今回メモ
リ部１に自己検査データを書き込んで得られたパターン
の“０”、“１”を丁度逆にしたパターンとなる。
【００２４】データジェネレータ６からの自己検査デー
タがメモリ部１の全記憶領域に書き込まれると、メモリ
部１からは、書き込んだときと同じアドレスから自己検
査データが読み出され、この自己検査データが８ビット
単位に順次比較回路１０に入力される。
タがメモリ部１の全記憶領域に書き込まれると、メモリ
部１からは、書き込んだときと同じアドレスから自己検
査データが読み出され、この自己検査データが８ビット
単位に順次比較回路１０に入力される。
【００２５】比較回路１０には、メモリ部１から８ビッ
ト単位で順次読み出される自己検査データ、アドレス発
生器４からのＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号、お
よびメモリ制御信号発生器８からのデータラッチ用のＤ
ＣＬＫが共に入力されるが、これらの各信号は同期がと
れている。
ト単位で順次読み出される自己検査データ、アドレス発
生器４からのＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号、お
よびメモリ制御信号発生器８からのデータラッチ用のＤ
ＣＬＫが共に入力されるが、これらの各信号は同期がと
れている。
【００２６】そして、図８から分かるように、ＲＥＶＣ
ＮＴ信号とＰＡＴＣＮＴ信号とが共にローレベルのとき
(図８の状態１の場合)、あるいは共にハイレベルのとき
(図８の状態４の場合)には、メモリ部１から読み出され
る自己検査データは、パスの場合、最上位ビット側から
“１０１０１０１０”となる。また、このとき、イクス
クリューシブオアゲート２６の出力はローレベルとなる
が、これに応じてセレクタ２８は一方のオアゲート２４
aの出力を選択する。このとき、ノアゲート２０aの出力
とオアゲート２２bの出力とで決まるオアゲート２４aの
出力はローレベルとなっている。また、メモリ部１から
読み出された自己検査データ“１０１０１０１０”の内
の１ビット分でも誤りがあれば、オアゲート２４aの出
力はハイレベルとなる。そして、このオアゲート２４a
の出力がセレクタ２８を通じてＤフリップフロップ３０
に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信
号としてラッチされる。したがって、メモリ部１から読
み出された自己検査データのパターンが、図８に示した
ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号との組み合わせに
よって決まるデータパターン“１０１０１０１０”に一
致しておればＲＥＣＯＧ信号はパスを示すローレベル
に、不一致であればＲＥＣＯＧ信号はフェイルを示すハ
イレベルとなる。
ＮＴ信号とＰＡＴＣＮＴ信号とが共にローレベルのとき
(図８の状態１の場合)、あるいは共にハイレベルのとき
(図８の状態４の場合)には、メモリ部１から読み出され
る自己検査データは、パスの場合、最上位ビット側から
“１０１０１０１０”となる。また、このとき、イクス
クリューシブオアゲート２６の出力はローレベルとなる
が、これに応じてセレクタ２８は一方のオアゲート２４
aの出力を選択する。このとき、ノアゲート２０aの出力
とオアゲート２２bの出力とで決まるオアゲート２４aの
出力はローレベルとなっている。また、メモリ部１から
読み出された自己検査データ“１０１０１０１０”の内
の１ビット分でも誤りがあれば、オアゲート２４aの出
力はハイレベルとなる。そして、このオアゲート２４a
の出力がセレクタ２８を通じてＤフリップフロップ３０
に入力されてＤＣＬＫの入力タイミングでＲＥＣＯＧ信
号としてラッチされる。したがって、メモリ部１から読
み出された自己検査データのパターンが、図８に示した
ＲＥＶＣＮＴ信号とＰＡＴＣＮＴ信号との組み合わせに
よって決まるデータパターン“１０１０１０１０”に一
致しておればＲＥＣＯＧ信号はパスを示すローレベル
に、不一致であればＲＥＣＯＧ信号はフェイルを示すハ
イレベルとなる。
【００２７】一方、ＲＥＶＣＮＴ信号がローレベルでＰ
ＡＴＣＮＴ信号がハイレベルのとき(図８の状態２の場
合)、あるいはＲＥＶＣＮＴ信号がハイレベルでＰＡＴ
ＣＮＴ信号がローレベルのとき(図８の状態３の場合)に
は、メモリ部１から読み出される自己検査データは、パ
スの場合、最上位ビット側から“０１０１０１０１”と
なる。また、このとき、イクスクリューシブオアゲート
２６の出力はハイレベルとなるが、これに応じてセレク
タ２８は他方のオアゲート２４bの出力を選択する。こ
のとき、ノアゲート２０bの出力とオアゲート２２aの出
力とで決まるオアゲート２４bの出力はローレベルとな
っている。また、メモリ部１から読み出された自己検査
データ“０１０１０１０１”の内の１ビット分でも誤り
があれば、オアゲート２４bの出力はハイレベルとな
る。そして、このオアゲート２４bの出力がセレクタ２
８を通じてＤフリップフロップ３０に入力されてＤＣＬ
Ｋの入力タイミングでＲＥＣＯＧ信号としてラッチされ
る。したがって、この場合も、メモリ部１から読み出さ
れた自己検査データのパターンが、図８に示したＰＡＴ
ＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによっ
て決まるデータパターン“０１０１０１０１”に一致し
ておればＲＥＣＯＧ信号はパスを示すローレベル、不一
致であればＲＥＣＯＧ信号はフェイルを示すハイレベル
となる。
ＡＴＣＮＴ信号がハイレベルのとき(図８の状態２の場
合)、あるいはＲＥＶＣＮＴ信号がハイレベルでＰＡＴ
ＣＮＴ信号がローレベルのとき(図８の状態３の場合)に
は、メモリ部１から読み出される自己検査データは、パ
スの場合、最上位ビット側から“０１０１０１０１”と
なる。また、このとき、イクスクリューシブオアゲート
２６の出力はハイレベルとなるが、これに応じてセレク
タ２８は他方のオアゲート２４bの出力を選択する。こ
のとき、ノアゲート２０bの出力とオアゲート２２aの出
力とで決まるオアゲート２４bの出力はローレベルとな
っている。また、メモリ部１から読み出された自己検査
データ“０１０１０１０１”の内の１ビット分でも誤り
があれば、オアゲート２４bの出力はハイレベルとな
る。そして、このオアゲート２４bの出力がセレクタ２
８を通じてＤフリップフロップ３０に入力されてＤＣＬ
Ｋの入力タイミングでＲＥＣＯＧ信号としてラッチされ
る。したがって、この場合も、メモリ部１から読み出さ
れた自己検査データのパターンが、図８に示したＰＡＴ
ＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによっ
て決まるデータパターン“０１０１０１０１”に一致し
ておればＲＥＣＯＧ信号はパスを示すローレベル、不一
致であればＲＥＣＯＧ信号はフェイルを示すハイレベル
となる。
【００２８】以上により、図９に示すように、メモリ部
１から読み出される自己検査データのパターンが、ＰＡ
ＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによ
って決まるデータパターンと一致するパス状態が維持さ
れれば、比較回路１０から出力されるＲＥＣＯＧ信号は
ローレベルが継続され、パターンの１ビットでも不一致
になるフェイル状態になるとＲＥＣＯＧ信号はそのたび
に局部的にハイレベルになる(図９の時刻t1，t2，t3な
ど)。
１から読み出される自己検査データのパターンが、ＰＡ
ＴＣＮＴ信号およびＲＥＶＣＮＴ信号の組み合わせによ
って決まるデータパターンと一致するパス状態が維持さ
れれば、比較回路１０から出力されるＲＥＣＯＧ信号は
ローレベルが継続され、パターンの１ビットでも不一致
になるフェイル状態になるとＲＥＣＯＧ信号はそのたび
に局部的にハイレベルになる(図９の時刻t1，t2，t3な
ど)。
【００２９】こうして、比較回路１０から出力されるＲ
ＥＣＯＧ信号は、ミキサ回路１２に入力され、ここでＲ
ＥＣＯＧ信号とアドレス発生器４からのＲＥＶＣＮＴ信
号との排他的論理和がとられて、ＭＯＵＴ信号として出
力される。
ＥＣＯＧ信号は、ミキサ回路１２に入力され、ここでＲ
ＥＣＯＧ信号とアドレス発生器４からのＲＥＶＣＮＴ信
号との排他的論理和がとられて、ＭＯＵＴ信号として出
力される。
【００３０】したがって、このＭＯＵＴ信号は、図９に
示すように、比較回路１０からのＲＥＣＯＧ信号がパス
状態を示すときには、ＲＥＣＯＧ信号と全く同じ信号波
形、つまり、常にメモリ部１の全アドレスをアクセスす
る周期Ｔrでレベル反転する波形をもつ信号となる。ま
た、比較回路１０からのＲＥＣＯＧ信号がフェイル状態
を示すときには、ＲＥＣＯＧ信号の波形が局部的にハイ
レベルあるいはローレベルに変化する信号となる。
示すように、比較回路１０からのＲＥＣＯＧ信号がパス
状態を示すときには、ＲＥＣＯＧ信号と全く同じ信号波
形、つまり、常にメモリ部１の全アドレスをアクセスす
る周期Ｔrでレベル反転する波形をもつ信号となる。ま
た、比較回路１０からのＲＥＣＯＧ信号がフェイル状態
を示すときには、ＲＥＣＯＧ信号の波形が局部的にハイ
レベルあるいはローレベルに変化する信号となる。
【００３１】このように、本出願人が提案した図５ない
し図７に示した構成の半導体集積回路装置は、ＢＩＳＴ
回路２0に比較回路１０を設け、メモリ部１から読み出
された自己検査データが、コントロール信号に対応した
所定のデータパターンと合致しているかどうかによって
パスかフェイルかを判定したＲＥＣＯＧ信号を出力する
ので、つまり、従来のようにメモリ部１に対して読み書
きする前後の自己検査データを直接比較してパス／フェ
イルを判定するのではないため、比較回路１０におい
て、メモリ部１の自己検査をするのに必要なデータ量を
減らすことが可能となる。したがって、比較回路１０の
回路規模の削減やゲート段数を減らすことが可能とな
り、高速動作での検査を容易に行うことができる。
し図７に示した構成の半導体集積回路装置は、ＢＩＳＴ
回路２0に比較回路１０を設け、メモリ部１から読み出
された自己検査データが、コントロール信号に対応した
所定のデータパターンと合致しているかどうかによって
パスかフェイルかを判定したＲＥＣＯＧ信号を出力する
ので、つまり、従来のようにメモリ部１に対して読み書
きする前後の自己検査データを直接比較してパス／フェ
イルを判定するのではないため、比較回路１０におい
て、メモリ部１の自己検査をするのに必要なデータ量を
減らすことが可能となる。したがって、比較回路１０の
回路規模の削減やゲート段数を減らすことが可能とな
り、高速動作での検査を容易に行うことができる。
【００３２】また、ミキサ回路１２を設けてそのＭＯＵ
Ｔ信号出力が常に一定の周期Ｔrで反転動作を行うよう
にしているので、ＢＩＳＴ回路２0の内部が正常に動作
していることを確認することができる。さらに、メモリ
部１の一部が故障してフェイルと判定されたときに
は、、ＭＯＵＴ信号の周期的に変化する波形の一部が局
部的に不規則に変化するので、その周期的な波形と不規
則な変化を起こした波形とのタイミングの差異から故障
したアドレスを推定することが可能であり、メモリ部１
の自己検査のための構成を簡略化できるなどの利点が得
られる。
Ｔ信号出力が常に一定の周期Ｔrで反転動作を行うよう
にしているので、ＢＩＳＴ回路２0の内部が正常に動作
していることを確認することができる。さらに、メモリ
部１の一部が故障してフェイルと判定されたときに
は、、ＭＯＵＴ信号の周期的に変化する波形の一部が局
部的に不規則に変化するので、その周期的な波形と不規
則な変化を起こした波形とのタイミングの差異から故障
したアドレスを推定することが可能であり、メモリ部１
の自己検査のための構成を簡略化できるなどの利点が得
られる。
【００３３】
【発明が解決しようとする課題】しかしながら、本出願
人は、図５に示した構成の半導体集積回路装置におい
て、ＢＩＳＴ回路２0について鋭意検討したところ、さ
らに改善の余地があるとの知見を得た。
人は、図５に示した構成の半導体集積回路装置におい
て、ＢＩＳＴ回路２0について鋭意検討したところ、さ
らに改善の余地があるとの知見を得た。
【００３４】すなわち、図５に示した構成の装置におい
て、メモリ部１がパスかフェイルかを判定するために
は、ミキサ回路１２の出力部に検査機器を接続すること
になるが、この場合、ミキサ回路１２から出力されるＭ
ＯＵＴ信号は、図９に示したように、波形がリアルタイ
ムで変化するので、メモリ部１のパス／フェイルの判断
のためには、メモリ部１の全記憶領域をアクセスしてい
る間中、検査機器は、常時、ミキサ回路１２の出力であ
るＭＯＵＴ信号を監視しておく必要に迫られる。
て、メモリ部１がパスかフェイルかを判定するために
は、ミキサ回路１２の出力部に検査機器を接続すること
になるが、この場合、ミキサ回路１２から出力されるＭ
ＯＵＴ信号は、図９に示したように、波形がリアルタイ
ムで変化するので、メモリ部１のパス／フェイルの判断
のためには、メモリ部１の全記憶領域をアクセスしてい
る間中、検査機器は、常時、ミキサ回路１２の出力であ
るＭＯＵＴ信号を監視しておく必要に迫られる。
【００３５】特に、モニタバーイン検査を実施する場合
には、一定時間が経過するたびに(つまり、一定の時間
間隔で)パス／フェイルの判断を行うが、その場合、検
査機器においては、実質的な検査以外の時間において
も、常時、ミキサ回路１２の出力を監視しておくのは余
分な時間を浪費することになって効率的ではない。
には、一定時間が経過するたびに(つまり、一定の時間
間隔で)パス／フェイルの判断を行うが、その場合、検
査機器においては、実質的な検査以外の時間において
も、常時、ミキサ回路１２の出力を監視しておくのは余
分な時間を浪費することになって効率的ではない。
【００３６】本発明は、上記の課題を解決するためにな
されたもので、メモリ部をチップ内部で自己検査するＢ
ＩＳＴ回路を内蔵した半導体集積回路装置において、メ
モリ部のパス／フェイルの判定を、従来のようにミキサ
回路の出力を常時監視しなくても、メモリ部の全記憶領
域をアクセスした後の任意のタイミングにおいてチェッ
クするだけで済むようにして、検査効率を高めることを
課題とする。
されたもので、メモリ部をチップ内部で自己検査するＢ
ＩＳＴ回路を内蔵した半導体集積回路装置において、メ
モリ部のパス／フェイルの判定を、従来のようにミキサ
回路の出力を常時監視しなくても、メモリ部の全記憶領
域をアクセスした後の任意のタイミングにおいてチェッ
クするだけで済むようにして、検査効率を高めることを
課題とする。
【００３７】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、次の構成を採用している。
解決するため、次の構成を採用している。
【００３８】すなわち、請求項１記載の半導体集積回路
装置は、外部クロックに同期して動作するメモリ部と、
このメモリ部の良否を自己検査するＢＩＳＴ回路とを備
え、前記ＢＩＳＴ回路は、外部クロックの入力に応じて
前記メモリ部の自己検査用のアドレスデータ、コントロ
ール信号、および位相信号をそれぞれ発生するアドレス
発生器と、前記アドレス発生器から出力される前記コン
トコール信号に対応した所定のデータパターンをもつ自
己検査データを発生するデータジエネレータと、前記ア
ドレス発生器から出力される前記位相信号を受けて前記
メモリ部のアクセス動作制御用のメモリ制御信号を発生
するメモリ制御信号発生器と、前記メモリ部からアドレ
ス発生器のアドレス指定により読み出された自己検査デ
ータのデータパターンを、前記アドレス発生器からの前
記コントロール信号に指定される所定のデータパターン
と比較して、両者が一致しているか否かを判定し、その
判定結果としてパス／フェイルフラグ信号を出力する比
較回路と、この比較回路から出力されるパス／フェイル
フラグ信号を記憶する判定記憶回路とを備えている。
装置は、外部クロックに同期して動作するメモリ部と、
このメモリ部の良否を自己検査するＢＩＳＴ回路とを備
え、前記ＢＩＳＴ回路は、外部クロックの入力に応じて
前記メモリ部の自己検査用のアドレスデータ、コントロ
ール信号、および位相信号をそれぞれ発生するアドレス
発生器と、前記アドレス発生器から出力される前記コン
トコール信号に対応した所定のデータパターンをもつ自
己検査データを発生するデータジエネレータと、前記ア
ドレス発生器から出力される前記位相信号を受けて前記
メモリ部のアクセス動作制御用のメモリ制御信号を発生
するメモリ制御信号発生器と、前記メモリ部からアドレ
ス発生器のアドレス指定により読み出された自己検査デ
ータのデータパターンを、前記アドレス発生器からの前
記コントロール信号に指定される所定のデータパターン
と比較して、両者が一致しているか否かを判定し、その
判定結果としてパス／フェイルフラグ信号を出力する比
較回路と、この比較回路から出力されるパス／フェイル
フラグ信号を記憶する判定記憶回路とを備えている。
【００３９】この請求項１記載の判定記憶回路として
は、請求項２記載のように、前記パス／フェイルフラグ
信号をラッチするフリップフロップと、前記パス／フェ
イルフラグ信号がフリップフロップでラッチされたタイ
ミングに応じてフリップフロップへのパス／フェイルフ
ラグ信号の入力を阻止するゲート回路とで構成すること
ができる。
は、請求項２記載のように、前記パス／フェイルフラグ
信号をラッチするフリップフロップと、前記パス／フェ
イルフラグ信号がフリップフロップでラッチされたタイ
ミングに応じてフリップフロップへのパス／フェイルフ
ラグ信号の入力を阻止するゲート回路とで構成すること
ができる。
【００４０】請求項３記載の半導体集積回路装置は、外
部クロックに同期して動作するメモリ部と、このメモリ
部の良否を自己検査するＢＩＳＴ回路とを備え、このＢ
ＩＳＴ回路は、外部クロックの入力に応じて前記メモリ
部の自己検査用のアドレスデータ、コントロール信号、
および位相信号をそれぞれ発生するアドレス発生器と、
前記アドレス発生器から出力される前記コントコール信
号に対応した所定のデータパターンをもつ自己検査デー
タを発生するデータジエネレータと、前記アドレス発生
器から出力される前記位相信号を受けて前記メモリ部の
アクセス動作制御用のメモリ制御信号を発生するメモリ
制御信号発生器と、前記メモリ部からアドレス発生器の
アドレス指定により読み出された自己検査データのデー
タパターンを、前記アドレス発生器からの前記コントロ
ール信号に指定される所定のデータパターンと比較し
て、両者が一致しているか否かをモリ実出力データのパ
ス／フェイルを判定し、その判定結果としてパス／フェ
イルフラグ信号を出力する比較回路と、前記アドレス発
生器から出力される前記コントロール信号に応じて前記
比較回路の出力レベルを周期的に反転させて検査結果信
号として出力するミキサ回路と、このミキサ回路の検査
結果信号を記憶する判定記憶回路とを備えている。
部クロックに同期して動作するメモリ部と、このメモリ
部の良否を自己検査するＢＩＳＴ回路とを備え、このＢ
ＩＳＴ回路は、外部クロックの入力に応じて前記メモリ
部の自己検査用のアドレスデータ、コントロール信号、
および位相信号をそれぞれ発生するアドレス発生器と、
前記アドレス発生器から出力される前記コントコール信
号に対応した所定のデータパターンをもつ自己検査デー
タを発生するデータジエネレータと、前記アドレス発生
器から出力される前記位相信号を受けて前記メモリ部の
アクセス動作制御用のメモリ制御信号を発生するメモリ
制御信号発生器と、前記メモリ部からアドレス発生器の
アドレス指定により読み出された自己検査データのデー
タパターンを、前記アドレス発生器からの前記コントロ
ール信号に指定される所定のデータパターンと比較し
て、両者が一致しているか否かをモリ実出力データのパ
ス／フェイルを判定し、その判定結果としてパス／フェ
イルフラグ信号を出力する比較回路と、前記アドレス発
生器から出力される前記コントロール信号に応じて前記
比較回路の出力レベルを周期的に反転させて検査結果信
号として出力するミキサ回路と、このミキサ回路の検査
結果信号を記憶する判定記憶回路とを備えている。
【００４１】この請求項３記載の判定記憶回路として
は、請求項４記載のように、前記ミキサ回路からの検査
結果信号と前記アドレス発生器からの前記コントロール
信号との排他的論理和をとるイクスクリューシブオアゲ
ートと、このイクスクリューシブオアゲートの出力をラ
ッチするフリップフロップと、前記イクスクリューシブ
オアゲートの出力がフリップフロップでラッチされたタ
イミングに応じてフリップフロップへの検査結果信号の
入力を阻止するゲート回路とで構成することができる。
は、請求項４記載のように、前記ミキサ回路からの検査
結果信号と前記アドレス発生器からの前記コントロール
信号との排他的論理和をとるイクスクリューシブオアゲ
ートと、このイクスクリューシブオアゲートの出力をラ
ッチするフリップフロップと、前記イクスクリューシブ
オアゲートの出力がフリップフロップでラッチされたタ
イミングに応じてフリップフロップへの検査結果信号の
入力を阻止するゲート回路とで構成することができる。
【００４２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００４３】図１は、この実施の形態に係る半導体集積
回路装置の全体な基本構成を示すブロック図であり、図
５に示した従来のものと対応する部分には、同一の符号
を付す。
回路装置の全体な基本構成を示すブロック図であり、図
５に示した従来のものと対応する部分には、同一の符号
を付す。
【００４４】図１において、１はメモリ部、２はＢＩＳ
Ｔ回路、４はアドレス発生器、６はデータジェネレー
タ、８はメモリ制御信号発生器、１０は比較回路、１２
はミキサ回路であり、これらの構成は図５に示したもの
と同様であるから、ここでは詳しい説明は省略する。
Ｔ回路、４はアドレス発生器、６はデータジェネレー
タ、８はメモリ制御信号発生器、１０は比較回路、１２
はミキサ回路であり、これらの構成は図５に示したもの
と同様であるから、ここでは詳しい説明は省略する。
【００４５】この実施の形態の特徴は、比較回路１０か
ら出力されるＲＥＣＯＧ信号を記憶する判定記憶回路４
０が設けられていることである。
ら出力されるＲＥＣＯＧ信号を記憶する判定記憶回路４
０が設けられていることである。
【００４６】この判定記憶回路４０は、図２に示すよう
に、比較回路１０から出力されるＲＥＣＯＧ信号をラッ
チするＤフリップフロップ４２と、ＲＥＣＯＧ信号がＤ
フリップフロップ４２でラッチされたタイミングに応じ
てフリップフロップ４２へのＲＥＣＯＧ信号の入力を阻
止するゲート回路としてのオアゲート４４とからなる。
に、比較回路１０から出力されるＲＥＣＯＧ信号をラッ
チするＤフリップフロップ４２と、ＲＥＣＯＧ信号がＤ
フリップフロップ４２でラッチされたタイミングに応じ
てフリップフロップ４２へのＲＥＣＯＧ信号の入力を阻
止するゲート回路としてのオアゲート４４とからなる。
【００４７】そして、Ｄフリップフロップ４２は、その
リセット端子Ｒに対して図示しない検査機器からの判定
記憶イネーブル信号(以下、ＪＥＮ信号と表記する)が、
また、そのクロック端子ＣＫに外部クロックがそれぞれ
加わるようになっている。さらに、Ｄフリップフロップ
４２の正転出力部(Ｑ)がオアゲート４４の一方の入力端
子に接続されている。
リセット端子Ｒに対して図示しない検査機器からの判定
記憶イネーブル信号(以下、ＪＥＮ信号と表記する)が、
また、そのクロック端子ＣＫに外部クロックがそれぞれ
加わるようになっている。さらに、Ｄフリップフロップ
４２の正転出力部(Ｑ)がオアゲート４４の一方の入力端
子に接続されている。
【００４８】次に、図１の構成の半導体集積回路装置に
おいて、メモリ部１を検査する場合のＢＩＳＴ回路２の
動作、特に、ここでは判定記憶回路４０の動作を主体
に、図３に示すタイミングチャートを参照して説明す
る。
おいて、メモリ部１を検査する場合のＢＩＳＴ回路２の
動作、特に、ここでは判定記憶回路４０の動作を主体
に、図３に示すタイミングチャートを参照して説明す
る。
【００４９】図１の装置において、ＢＩＳＴ回路２のア
ドレス発生器４、データジェネレータ６、メモリ制御信
号発生器８、比較回路１０、およびミキサ回路１２の動
作は、図５に示したものと全く同じである。
ドレス発生器４、データジェネレータ６、メモリ制御信
号発生器８、比較回路１０、およびミキサ回路１２の動
作は、図５に示したものと全く同じである。
【００５０】したがって、比較回路１０においては、図
９に示したように、メモリ部１から読み出される自己検
査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶ
ＣＮＴ信号の組み合わせによって決まるデータパターン
と一致するパス状態が維持されれば、ＲＥＣＯＧ信号は
継続してローレベルとなり、また、パターンの１ビット
でも不一致になるフェイル状態になるとＲＥＣＯＧ信号
はそのたびに一時的にハイレベルになる(図９の時刻
t1，t2，t3など)。
９に示したように、メモリ部１から読み出される自己検
査データのパターンが、ＰＡＴＣＮＴ信号およびＲＥＶ
ＣＮＴ信号の組み合わせによって決まるデータパターン
と一致するパス状態が維持されれば、ＲＥＣＯＧ信号は
継続してローレベルとなり、また、パターンの１ビット
でも不一致になるフェイル状態になるとＲＥＣＯＧ信号
はそのたびに一時的にハイレベルになる(図９の時刻
t1，t2，t3など)。
【００５１】また、ミキサ回路についても、図９に示し
たように、比較回路１０からのＲＥＣＯＧ信号がパス状
態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号と
全く同じ信号波形、つまり、常にメモリ部１の全アドレ
スをアクセスする周期Ｔrでレベル反転する波形とな
る。また、比較回路１０からのＲＥＣＯＧ信号がフェイ
ル状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信
号の波形が局部的にハイレベルあるいはローレベルに変
化する。
たように、比較回路１０からのＲＥＣＯＧ信号がパス状
態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信号と
全く同じ信号波形、つまり、常にメモリ部１の全アドレ
スをアクセスする周期Ｔrでレベル反転する波形とな
る。また、比較回路１０からのＲＥＣＯＧ信号がフェイ
ル状態を示すときには、ＭＯＵＴ信号は、ＲＥＣＯＧ信
号の波形が局部的にハイレベルあるいはローレベルに変
化する。
【００５２】ここで、たとえば、モニタバーイン検査を
実施する場合には、一定時間が経過するたびにパス／フ
ェイルの判断を行う必要があるが、そのときには、図外
の検査機器からＤフリップフロップ４２のリセット端子
Ｒに加わえるＪＥＮ信号を一時的にローレベルにする
(図３の時刻t1)。
実施する場合には、一定時間が経過するたびにパス／フ
ェイルの判断を行う必要があるが、そのときには、図外
の検査機器からＤフリップフロップ４２のリセット端子
Ｒに加わえるＪＥＮ信号を一時的にローレベルにする
(図３の時刻t1)。
【００５３】これにより、Ｄフリップフロップ４２がリ
セットされてその正転出力部Ｑがローレベルになる。こ
れに伴い、オアゲート４４が開かれるため、比較回路１
０からのＲＥＣＯＧ信号がＤフリップフロップ４２へ入
力されるのが許容された状態になる。
セットされてその正転出力部Ｑがローレベルになる。こ
れに伴い、オアゲート４４が開かれるため、比較回路１
０からのＲＥＣＯＧ信号がＤフリップフロップ４２へ入
力されるのが許容された状態になる。
【００５４】ここで、メモリ部１から読み出される自己
検査データのパターンが比較回路１０に予め設定されて
いるデータパターンに常に一致していおれば(つまり、
パス状態が維持されておれば)、比較回路１０から出力
されるＲＥＣＯＧ信号は、図９に示したように常にロー
レベルとなるため、Ｄフリップフロップ４２の正転出力
部Ｑの出力ＪＦＬＡＧもそのままローレベルが維持され
る。
検査データのパターンが比較回路１０に予め設定されて
いるデータパターンに常に一致していおれば(つまり、
パス状態が維持されておれば)、比較回路１０から出力
されるＲＥＣＯＧ信号は、図９に示したように常にロー
レベルとなるため、Ｄフリップフロップ４２の正転出力
部Ｑの出力ＪＦＬＡＧもそのままローレベルが維持され
る。
【００５５】しかし、メモリ部１から読み出される自己
検査データのパターンが、比較回路１０に予め設定され
ているデータパターンと１ビットでも不一致になると
(つまり一時でもフェイル状態になると)、図９に示した
ように、ＲＥＣＯＧ信号はその不一致のときにハイレベ
ルになる。そして、ハイレベルのＲＥＣＯＧ信号がＤフ
リップフロップ４２に加わった時点で、外部クロック入
力があると、そのＲＥＣＯＧ信号がＤフリップフロップ
４２でラッチされ、その結果、正転出力部Ｑの出力ＪＦ
ＬＡＧはハイレベルになる(図３の時刻t2)。つまり、比
較回路１０でフェイル状態であると判定された情報が判
定記憶回路４０に記憶されたことになる。同時に、オア
ゲート４４のゲート出力はＤフリップフロップ４２のハ
イレベル出力を受けてハイレベルが出力され、以降はＲ
ＥＣＯＧ信号を受付なくなる。
検査データのパターンが、比較回路１０に予め設定され
ているデータパターンと１ビットでも不一致になると
(つまり一時でもフェイル状態になると)、図９に示した
ように、ＲＥＣＯＧ信号はその不一致のときにハイレベ
ルになる。そして、ハイレベルのＲＥＣＯＧ信号がＤフ
リップフロップ４２に加わった時点で、外部クロック入
力があると、そのＲＥＣＯＧ信号がＤフリップフロップ
４２でラッチされ、その結果、正転出力部Ｑの出力ＪＦ
ＬＡＧはハイレベルになる(図３の時刻t2)。つまり、比
較回路１０でフェイル状態であると判定された情報が判
定記憶回路４０に記憶されたことになる。同時に、オア
ゲート４４のゲート出力はＤフリップフロップ４２のハ
イレベル出力を受けてハイレベルが出力され、以降はＲ
ＥＣＯＧ信号を受付なくなる。
【００５６】したがって、図外の検査機器においては、
次回のモニタバーイン検査を実施する前に、つまり、従
来のようにミキサ回路１２の出力を常時監視しなくて
も、ＪＥＮ信号をローレベルにしてＤフリップフロップ
４２をリセットする前の任意の時刻において、Ｄフリッ
プフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧがロー
レベルかハイレベルかを調べることで、メモリ部１のパ
ス／フェイルの判定を行うことができる。
次回のモニタバーイン検査を実施する前に、つまり、従
来のようにミキサ回路１２の出力を常時監視しなくて
も、ＪＥＮ信号をローレベルにしてＤフリップフロップ
４２をリセットする前の任意の時刻において、Ｄフリッ
プフロップ４２の正転出力部Ｑの出力ＪＦＬＡＧがロー
レベルかハイレベルかを調べることで、メモリ部１のパ
ス／フェイルの判定を行うことができる。
【００５７】なお、上記の実施の形態では、比較回路か
ら出力されるＲＥＣＯＧ信号を判定記憶回路４０で記憶
するようにしているが、たとえば、図４に示すように、
ミキサ回路１２から出力されるＭＯＵＴ信号を記憶する
判定記憶回路５０を設けることもできる。
ら出力されるＲＥＣＯＧ信号を判定記憶回路４０で記憶
するようにしているが、たとえば、図４に示すように、
ミキサ回路１２から出力されるＭＯＵＴ信号を記憶する
判定記憶回路５０を設けることもできる。
【００５８】すなわち、図４に示す判定記憶回路５０
は、ミキサ回路１２の出力であるＭＯＵＴ信号とアドレ
ス発生器４からのＲＥＶＣＮＴ信号との排他的論理和を
とるイクスクリューシブオアゲート５２と、このイクス
クリューシブオアゲート５２の出力をラッチするＤフリ
ップフロップ５４と、Ｄフリップフロップ５４で信号が
ラッチされたタイミングに応じてＤフリップフロップ５
４への信号入力を阻止するオアゲート５６とからなる。
は、ミキサ回路１２の出力であるＭＯＵＴ信号とアドレ
ス発生器４からのＲＥＶＣＮＴ信号との排他的論理和を
とるイクスクリューシブオアゲート５２と、このイクス
クリューシブオアゲート５２の出力をラッチするＤフリ
ップフロップ５４と、Ｄフリップフロップ５４で信号が
ラッチされたタイミングに応じてＤフリップフロップ５
４への信号入力を阻止するオアゲート５６とからなる。
【００５９】この構成においては、イクスクリューシブ
オアゲート５２でＭＯＵＴ信号とＲＥＶＣＮＴ信号との
排他的論理和がとられる結果、その出力は、比較回路１
０から出力されるＲＥＣＯＧ信号の信号波形と同じにな
る。したがって、Ｄフリップフロップ５４とオアゲート
５６の動作は、図２に示した構成の判定記憶回路４０に
おけるＤフリップフロップ４２とオアゲート４４の動作
と全く同じになる。
オアゲート５２でＭＯＵＴ信号とＲＥＶＣＮＴ信号との
排他的論理和がとられる結果、その出力は、比較回路１
０から出力されるＲＥＣＯＧ信号の信号波形と同じにな
る。したがって、Ｄフリップフロップ５４とオアゲート
５６の動作は、図２に示した構成の判定記憶回路４０に
おけるＤフリップフロップ４２とオアゲート４４の動作
と全く同じになる。
【００６０】
【発明の効果】以上のように、本発明によれば、メモリ
部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した
半導体集積回路装置において、メモリ部のパス／フェイ
ルの判定を、従来のようにミキサ回路の出力を常時監視
しなくても、メモリ部の全記憶領域をアクセスした後の
任意のタイミングにおいてチェックするだけで済むた
め、検査効率を高めることができる。
部をチップ内部で自己検査するＢＩＳＴ回路を内蔵した
半導体集積回路装置において、メモリ部のパス／フェイ
ルの判定を、従来のようにミキサ回路の出力を常時監視
しなくても、メモリ部の全記憶領域をアクセスした後の
任意のタイミングにおいてチェックするだけで済むた
め、検査効率を高めることができる。
【００６１】特に、一定の時間間隔でモニタが必要とな
るモニタバーイン検査を実施する場合に有効となる。
るモニタバーイン検査を実施する場合に有効となる。
【図１】本発明の実施の形態を示す半導体集積回路装置
のブロック図
のブロック図
【図２】図１の装置の判定記憶回路の具体例を示すブロ
ック図
ック図
【図３】図１の装置の動作説明に供するタイミングチャ
ート
ート
【図４】本発明の他の実施の形態を示す半導体集積回路
装置のブロック図
装置のブロック図
【図５】従来の半導体集積回路装置のブロック図
【図６】図５の装置における比較回路の詳細を示すブロ
ック図
ック図
【図７】図５の装置におけるミキサ回路の詳細を示すブ
ロック図
ロック図
【図８】図５の装置においてアドレス発生器から出力さ
れるコントロール信号とデータジェネレータから出力さ
れる自己検査データとの関係を示す説明図
れるコントロール信号とデータジェネレータから出力さ
れる自己検査データとの関係を示す説明図
【図９】図５の装置における動作説明に供するタイミン
グチャート
グチャート
１…メモリ部、２…ＢＩＳＴ回路、４…アドレス発生
器、６…データジェネレータ、８…メモリ制御信号発生
器、１０…比較回路、１２…ミキサ回路、４０，５０…
判定記憶回路、４２…Ｄフリップフロップ、４４…オア
ゲート、５２…イクスクリューシブオアゲート、５４…
Ｄフリップフロップ、５６…オアゲート。
器、６…データジェネレータ、８…メモリ制御信号発生
器、１０…比較回路、１２…ミキサ回路、４０，５０…
判定記憶回路、４２…Ｄフリップフロップ、４４…オア
ゲート、５２…イクスクリューシブオアゲート、５４…
Ｄフリップフロップ、５６…オアゲート。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA04 AA07 AE08 AE10 AE11 AG07 AK19 5B018 GA03 HA32 JA04 JA12 JA21 KA01 NA02 QA13 RA11 5F038 DT08 EZ20 5L106 DD08 DD22 DD23 DD24
Claims (4)
- 【請求項１】 外部クロックに同期して動作するメモリ
部と、このメモリ部の良否を自己検査するＢＩＳＴ回路
とを備えた半導体集積回路装置において、 前記ＢＩＳＴ回路は、 外部クロックの入力に応じて前記メモリ部の自己検査用
のアドレスデータ、コントロール信号、および位相信号
をそれぞれ発生するアドレス発生器と、 前記アドレス発生器から出力される前記コントコール信
号に対応した所定のデータパターンをもつ自己検査デー
タを発生するデータジエネレータと、 前記アドレス発生器から出力される前記位相信号を受け
て前記メモリ部のアクセス動作制御用のメモリ制御信号
を発生するメモリ制御信号発生器と、 前記メモリ部からアドレス発生器のアドレス指定により
読み出された自己検査データのデータパターンを、前記
アドレス発生器からの前記コントロール信号に指定され
る所定のデータパターンと比較して、両者が一致してい
るか否かを判定し、その判定結果としてパス／フェイル
フラグ信号を出力する比較回路と、 この比較回路から出力されるパス／フェイルフラグ信号
を記憶する判定記憶回路と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記判定記憶回路は、 前記パス／フェイルフラグ信号をラッチするフリップフ
ロップと、 前記パス／フェイルフラグ信号がフリップフロップでラ
ッチされたタイミングに応じてフリップフロップへのパ
ス／フェイルフラグ信号の入力を阻止するゲート回路
と、 からなることを特徴とする半導体集積回路装置。 - 【請求項３】 外部クロックに同期して動作するメモリ
部と、このメモリ部の良否を自己検査するＢＩＳＴ回路
とを備えた半導体集積回路装置において、 前記ＢＩＳＴ回路は、 外部クロックの入力に応じて前記メモリ部の自己検査用
のアドレスデータ、コントロール信号、および位相信号
をそれぞれ発生するアドレス発生器と、 前記アドレス発生器から出力される前記コントコール信
号に対応した所定のデータパターンをもつ自己検査デー
タを発生するデータジエネレータと、 前記アドレス発生器から出力される前記位相信号を受け
て前記メモリ部のアクセス動作制御用のメモリ制御信号
を発生するメモリ制御信号発生器と、 前記メモリ部からアドレス発生器のアドレス指定により
読み出された自己検査データのデータパターンを、前記
アドレス発生器からの前記コントロール信号に指定され
る所定のデータパターンと比較して、両者が一致してい
るか否かをモリ実出力データのパス／フェイルを判定
し、その判定結果としてパス／フェイルフラグ信号を出
力する比較回路と、 前記アドレス発生器から出力される前記コントロール信
号に応じて前記比較回路の出力レベルを周期的に反転さ
せて検査結果信号として出力するミキサ回路と、 このミキサ回路の検査結果信号を記憶する判定記憶回路
と、 を備えることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 前記判定記憶回路は、 前記ミキサ回路からの検査結果信号と前記アドレス発生
器からの前記コントロール信号との排他的論理和をとる
イクスクリューシブオアゲートと、 このイクスクリューシブオアゲートの出力をラッチする
フリップフロップと、 前記イクスクリューシブオアゲートの出力がフリップフ
ロップでラッチされたタイミングに応じてフリップフロ
ップへの検査結果信号の入力を阻止するゲート回路と、 からなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33545698A JP3857444B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33545698A JP3857444B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163991A true JP2000163991A (ja) | 2000-06-16 |
| JP3857444B2 JP3857444B2 (ja) | 2006-12-13 |
Family
ID=18288770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33545698A Expired - Lifetime JP3857444B2 (ja) | 1998-11-26 | 1998-11-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3857444B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222279B2 (en) | 2003-01-17 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit and test system for testing the same |
-
1998
- 1998-11-26 JP JP33545698A patent/JP3857444B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222279B2 (en) | 2003-01-17 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit and test system for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3857444B2 (ja) | 2006-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4872168A (en) | Integrated circuit with memory self-test | |
| US7366965B2 (en) | Semiconductor integrated circuit | |
| US6237122B1 (en) | Semiconductor memory device having scan flip-flops | |
| US6907555B1 (en) | Self-test circuit and memory device incorporating it | |
| US5604756A (en) | Testing device for concurrently testing a plurality of semiconductor memories | |
| JP2743268B2 (ja) | 自己試験機能を有するｄｒａｍ | |
| US7213186B2 (en) | Memory built-in self test circuit with full error mapping capability | |
| JP3553786B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001006395A (ja) | 半導体メモリ装置及びそのテストモード時の読出方法 | |
| KR100557517B1 (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
| JPH09128998A (ja) | テスト回路 | |
| JP3797810B2 (ja) | 半導体装置 | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| US6591384B1 (en) | Comparable circuits for parallel testing DRAM device | |
| EP2149885B1 (en) | Integrated circuit and method for testing the circuit | |
| US6920590B2 (en) | Semiconductor apparatus for providing reliable data analysis of signals | |
| JP2000163991A (ja) | 半導体集積回路装置 | |
| JP2005129174A (ja) | メモリ自己検査機能を有する半導体装置 | |
| JPS6366798A (ja) | 半導体記憶装置 | |
| US20070079201A1 (en) | Power-saving apparatus according to the operating mode of an embedded memory | |
| KR20020017771A (ko) | Ｄｒａｍ의 ｂｉｓｔ 회로 | |
| CA1299289C (en) | Integrated circuit with memory self-test | |
| JP2002243801A (ja) | 半導体集積回路 | |
| KR20040002116A (ko) | 반도체 테스트 회로 | |
| JPH0628896A (ja) | Ｂｉｓｔによるメモリのテスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060914 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |